JPH11191727A - パルス整形回路 - Google Patents
パルス整形回路Info
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- JPH11191727A JPH11191727A JP10275533A JP27553398A JPH11191727A JP H11191727 A JPH11191727 A JP H11191727A JP 10275533 A JP10275533 A JP 10275533A JP 27553398 A JP27553398 A JP 27553398A JP H11191727 A JPH11191727 A JP H11191727A
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- 238000007493 shaping process Methods 0.000 title claims description 17
- 239000000872 buffer Substances 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims 1
- 230000005669 field effect Effects 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000001208 nuclear magnetic resonance pulse sequence Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010079 rubber tapping Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 ディジタル信号から擾乱エッジを消去する。
【解決手段】 スイッチ１〜４に対する制御装置が、バ
ッファ９、１０の出力端に与えられている信号の第１の
エッジの生起の際に、特定の継続時間Δｔ1 の第１の制
御パルスを、また、第２のエッジの生起の際に、特定の
継続時間Δｔ2 の第２の制御パルスを発生し、その際に
第１の制御パルスにより、第１のスイッチ１がオン状態
からオフ状態へ、かつ第４のスイッチ４がオフ状態から
オン状態へ切換えられ、また第２の制御パルスにより、
第２のスイッチ２がオン状態からオフ状態へ、かつ第３
のスイッチ３がオフ状態からオン状態へ切換えられる。
ッファ９、１０の出力端に与えられている信号の第１の
エッジの生起の際に、特定の継続時間Δｔ1 の第１の制
御パルスを、また、第２のエッジの生起の際に、特定の
継続時間Δｔ2 の第２の制御パルスを発生し、その際に
第１の制御パルスにより、第１のスイッチ１がオン状態
からオフ状態へ、かつ第４のスイッチ４がオフ状態から
オン状態へ切換えられ、また第２の制御パルスにより、
第２のスイッチ２がオン状態からオフ状態へ、かつ第３
のスイッチ３がオフ状態からオン状態へ切換えられる。
Description
【０００１】
【発明の属する技術分野】本発明はパルス整形回路に関
する。
する。
【０００２】
【従来の技術】ディジタル回路においてしばしば生ずる
問題は、特にディジタル信号の切換エッジにおいて生起
し、正または負方向のオーバシュートにより本来のディ
ジタル信号を歪ませるいわゆる擾乱エッジ（グリッチ）
である。擾乱エッジの原因は多様であり、従ってそれら
の生起を阻止するのには困難を伴う。しかし、生起する
擾乱エッジによりディジタル回路の機能が著しく損なわ
れ得る。
問題は、特にディジタル信号の切換エッジにおいて生起
し、正または負方向のオーバシュートにより本来のディ
ジタル信号を歪ませるいわゆる擾乱エッジ（グリッチ）
である。擾乱エッジの原因は多様であり、従ってそれら
の生起を阻止するのには困難を伴う。しかし、生起する
擾乱エッジによりディジタル回路の機能が著しく損なわ
れ得る。
【０００３】
【発明が解決しようとする課題】本発明の課題は、ディ
ジタル信号から擾乱エッジを消去する回路を提供するこ
とである。
ジタル信号から擾乱エッジを消去する回路を提供するこ
とである。
【０００４】
【課題を解決するための手段】この課題は請求項１によ
るパルス整形回路により解決される。本発明思想の実施
態様は従属請求項の対象である。
るパルス整形回路により解決される。本発明思想の実施
態様は従属請求項の対象である。
【０００５】本発明によるパルス整形回路は、特に１つ
の入力端、１つの出力端および２つの供給電圧端子を有
するバッファと、供給電圧端子の１つと第１の供給電位
との間を接続する制御可能な第１のスイッチと、供給電
圧端子の他方と第２の供給電位との間を接続する制御可
能な第２のスイッチと、バッファの出力端と第１の供給
電位との間を接続する制御可能な第３のスイッチと、バ
ッファの出力端と第２の供給電位との間を接続する制御
可能な第４のスイッチと、バッファの出力端に接続され
ている、スイッチに対する制御装置とを含んでおり、こ
の制御装置が、バッファの出力端に与えられている信号
の第１のエッジの生起の際に、特定の継続時間の第１の
制御パルスを、また、第２のエッジの生起の際に、特定
の継続時間の第２の制御パルスを発生し、その際に第１
の制御パルスにより、第１のスイッチがオン状態からオ
フ状態へ、かつ第４のスイッチがオフ状態からオン状態
へ切換えられ、また第２の制御パルスにより、第２のス
イッチがオン状態からオフ状態へ、かつ第３のスイッチ
がオフ状態からオン状態へ切換えられる。
の入力端、１つの出力端および２つの供給電圧端子を有
するバッファと、供給電圧端子の１つと第１の供給電位
との間を接続する制御可能な第１のスイッチと、供給電
圧端子の他方と第２の供給電位との間を接続する制御可
能な第２のスイッチと、バッファの出力端と第１の供給
電位との間を接続する制御可能な第３のスイッチと、バ
ッファの出力端と第２の供給電位との間を接続する制御
可能な第４のスイッチと、バッファの出力端に接続され
ている、スイッチに対する制御装置とを含んでおり、こ
の制御装置が、バッファの出力端に与えられている信号
の第１のエッジの生起の際に、特定の継続時間の第１の
制御パルスを、また、第２のエッジの生起の際に、特定
の継続時間の第２の制御パルスを発生し、その際に第１
の制御パルスにより、第１のスイッチがオン状態からオ
フ状態へ、かつ第４のスイッチがオフ状態からオン状態
へ切換えられ、また第２の制御パルスにより、第２のス
イッチがオン状態からオフ状態へ、かつ第３のスイッチ
がオフ状態からオン状態へ切換えられる。
【０００６】本発明によるパルス整形回路では出力端と
入力端との間にただ１つのバッファが接続されている。
その他の回路部分により、入力信号の各エッジ切換わり
の際に、特定の長さを有するパルスが発生される。この
パルスがバッファを機能不能とし、またバッファの出力
端における新たなエッジ切換わりを許さない。パルス長
さにより定められるむだ時間の後に初めて、バッファは
再び機能可能になり、また出力端の状態は再び入力状態
に関係している。このむだ時間制御は、入力信号の上昇
エッジに対しても下降エッジに対しても行われる。本発
明によるパルス整形回路が直接に信号経路に組み込まれ
得ること、またただ１つのバッファが信号経路に位置し
ているので最小の追加的な遅れしか惹起しないことは有
利である。
入力端との間にただ１つのバッファが接続されている。
その他の回路部分により、入力信号の各エッジ切換わり
の際に、特定の長さを有するパルスが発生される。この
パルスがバッファを機能不能とし、またバッファの出力
端における新たなエッジ切換わりを許さない。パルス長
さにより定められるむだ時間の後に初めて、バッファは
再び機能可能になり、また出力端の状態は再び入力状態
に関係している。このむだ時間制御は、入力信号の上昇
エッジに対しても下降エッジに対しても行われる。本発
明によるパルス整形回路が直接に信号経路に組み込まれ
得ること、またただ１つのバッファが信号経路に位置し
ているので最小の追加的な遅れしか惹起しないことは有
利である。
【０００７】本発明の実施態様では、第１および第３の
スイッチがそれぞれ第１の伝導形式の第１および第３の
トランジスタにより、第２および第４のスイッチがそれ
ぞれ第２の伝導形式の第２および第４のトランジスタに
より形成され、第１および第４のトランジスタの制御端
子が互いに接続され、かつ第１の制御パルスにより制御
され、第２および第３のトランジスタの制御端子が互い
に接続され、かつ第２の制御パルスにより制御される。
スイッチがそれぞれ第１の伝導形式の第１および第３の
トランジスタにより、第２および第４のスイッチがそれ
ぞれ第２の伝導形式の第２および第４のトランジスタに
より形成され、第１および第４のトランジスタの制御端
子が互いに接続され、かつ第１の制御パルスにより制御
され、第２および第３のトランジスタの制御端子が互い
に接続され、かつ第２の制御パルスにより制御される。
【０００８】本発明の実施態様では、制御装置は、出力
端で第１および第４のトランジスタの制御端子と接続さ
れているノアゲートと、出力端で第２および第３のトラ
ンジスタの制御端子と接続されているナンドゲートとを
有し、その際にノアゲートおよびナンドゲートのそれぞ
れ一方の入力端にバッファの出力信号が、またそれぞれ
他方の入力端にバッファの時間的に遅らされた、反転さ
れた出力信号が与えられている。その際に、有利な仕方
で、制御回路の実現のために必要な回路技術的な費用が
非常にわずかである。
端で第１および第４のトランジスタの制御端子と接続さ
れているノアゲートと、出力端で第２および第３のトラ
ンジスタの制御端子と接続されているナンドゲートとを
有し、その際にノアゲートおよびナンドゲートのそれぞ
れ一方の入力端にバッファの出力信号が、またそれぞれ
他方の入力端にバッファの時間的に遅らされた、反転さ
れた出力信号が与えられている。その際に、有利な仕方
で、制御回路の実現のために必要な回路技術的な費用が
非常にわずかである。
【０００９】バッファがインバータにより形成されるこ
とは好ましい。なぜならば、これの最良の回路特性が非
常にわずかな回路技術的な費用で保証されているからで
ある。
とは好ましい。なぜならば、これの最良の回路特性が非
常にわずかな回路技術的な費用で保証されているからで
ある。
【００１０】インバータの好ましい実施例は、第１の伝
導形式の第５のトランジスタおよび第２の伝導形式の第
６のトランジスタを有し、それらの制御端子がインバー
タの入力端を形成して互いに接続されており、それらの
被制御区間が互いに直列に供給端子の間に接続されてお
り、その際に両方の被制御区間の間の取り出し点がイン
バータの出力端を形成する。
導形式の第５のトランジスタおよび第２の伝導形式の第
６のトランジスタを有し、それらの制御端子がインバー
タの入力端を形成して互いに接続されており、それらの
被制御区間が互いに直列に供給端子の間に接続されてお
り、その際に両方の被制御区間の間の取り出し点がイン
バータの出力端を形成する。
【００１１】
【発明の実施の形態】以下、図面に示されている実施例
により本発明を一層詳細に説明する。
により本発明を一層詳細に説明する。
【００１２】図１による実施例では、制御可能なスイッ
チとして作動するｐチャネル形式のＭＯＳ電界効果トラ
ンジスタ１と、同じくスイッチとして作動するｎチャネ
ル形式のＭＯＳ電界効果トランジスタ２とが設けられて
おり、これらはそれぞれバッファ回路の供給端子Ｐまた
はＮと、それぞれ１つの供給電位ＶまたはＭとの間を接
続する。バッファ回路は、ｐチャネル形式のＭＯＳ電界
効果トランジスタ９およびｎチャネル形式のＭＯＳ電界
効果トランジスタ１０を有するインバータにより形成さ
れる。その際に両トランジスタ９および１０のドレイン
端子は、パルス整形回路の出力端Ａを形成して互いに接
続されている。パルス整形回路の入力端Ｅは、両トラン
ジスタ９および１０の互いに接続されているゲート端子
により実現される。
チとして作動するｐチャネル形式のＭＯＳ電界効果トラ
ンジスタ１と、同じくスイッチとして作動するｎチャネ
ル形式のＭＯＳ電界効果トランジスタ２とが設けられて
おり、これらはそれぞれバッファ回路の供給端子Ｐまた
はＮと、それぞれ１つの供給電位ＶまたはＭとの間を接
続する。バッファ回路は、ｐチャネル形式のＭＯＳ電界
効果トランジスタ９およびｎチャネル形式のＭＯＳ電界
効果トランジスタ１０を有するインバータにより形成さ
れる。その際に両トランジスタ９および１０のドレイン
端子は、パルス整形回路の出力端Ａを形成して互いに接
続されている。パルス整形回路の入力端Ｅは、両トラン
ジスタ９および１０の互いに接続されているゲート端子
により実現される。
【００１３】最後にインバータの供給端子Ｐ、Ｎは、ト
ランジスタ９および１０のソース端子により与えられて
おり、トランジスタ９のソース端子はトランジスタ１の
被制御区間を介して供給電位Ｖと、またトランジスタ１
０のソース端子はトランジスタ２の被制御区間を介して
供給電位Ｍと接続されている。詳細には、そのためにト
ランジスタ９のソース端子およびトランジスタ１のドレ
イン端子は互いに接続され、またトランジスタソース端
子およびトランジスタ２のドレイン端子は互いに接続さ
れている。その結果として、トランジスタ１のソース端
子は供給電位Ｖに、またトランジスタ２のソース端子は
供給電位Ｍに接続されている。
ランジスタ９および１０のソース端子により与えられて
おり、トランジスタ９のソース端子はトランジスタ１の
被制御区間を介して供給電位Ｖと、またトランジスタ１
０のソース端子はトランジスタ２の被制御区間を介して
供給電位Ｍと接続されている。詳細には、そのためにト
ランジスタ９のソース端子およびトランジスタ１のドレ
イン端子は互いに接続され、またトランジスタソース端
子およびトランジスタ２のドレイン端子は互いに接続さ
れている。その結果として、トランジスタ１のソース端
子は供給電位Ｖに、またトランジスタ２のソース端子は
供給電位Ｍに接続されている。
【００１４】さらに、出力端Ａと供給電位Ｖとの間なら
びに出力端Ａと供給電位Ｍとの間に、それぞれｐチャネ
ル形式のＭＯＳ電界効果トランジスタ３またはｎチャネ
ル形式のＭＯＳ電界効果トランジスタ４の被制御区間
が、それぞれドレイン端子が出力端Ａと接続され、それ
ぞれのソース端子が供給電位Ｖまたは供給電位Ｍに接続
されているように接続されている。その際にトランジス
タ１および４のゲート端子は互いに、またトランジスタ
２および３のゲート端子は互いに接続されている。トラ
ンジスタ１および４の互いに接続されているゲート端子
は、ノアゲート５の出力により制御され、該ノアゲート
５の一方の入力端と出力端Ａが直接に、またその他方の
入力端と出力端Ａが反転する遅れ要素６を中間に介して
接続されている。トランジスタ２および３のゲート端子
は、ナンドゲート７の出力端に接続されており、該ナン
ドゲート７の一方の入力端は直接に、またその他方の入
力端は反転する遅れ要素８を中間に介して出力端Ａと接
続されている。
びに出力端Ａと供給電位Ｍとの間に、それぞれｐチャネ
ル形式のＭＯＳ電界効果トランジスタ３またはｎチャネ
ル形式のＭＯＳ電界効果トランジスタ４の被制御区間
が、それぞれドレイン端子が出力端Ａと接続され、それ
ぞれのソース端子が供給電位Ｖまたは供給電位Ｍに接続
されているように接続されている。その際にトランジス
タ１および４のゲート端子は互いに、またトランジスタ
２および３のゲート端子は互いに接続されている。トラ
ンジスタ１および４の互いに接続されているゲート端子
は、ノアゲート５の出力により制御され、該ノアゲート
５の一方の入力端と出力端Ａが直接に、またその他方の
入力端と出力端Ａが反転する遅れ要素６を中間に介して
接続されている。トランジスタ２および３のゲート端子
は、ナンドゲート７の出力端に接続されており、該ナン
ドゲート７の一方の入力端は直接に、またその他方の入
力端は反転する遅れ要素８を中間に介して出力端Ａと接
続されている。
【００１５】図１による回路の機能の仕方は図２により
説明される。入力端Ｅに方形波信号が供給されると、出
力端Ａに本質的にそれに対して反転された信号が生ず
る。ノアゲート５の出力端Ｂには、その際に処理されて
いない出力信号Ａと時間的に遅らされかつ反転された出
力信号Ａとの論理演算に基づいて、それぞれ出力信号Ａ
の各下降エッジの後または入力信号Ｅの各上昇エッジの
後に、継続時間Δｔ1 を有するパルスが生ずる。等しい
仕方でナンドゲート７の出力端Ｃには、入力端Ｅにおけ
る信号の各下降エッジの際または出力端Ａにおける信号
の各上昇エッジの際に、長さΔｔ2 の信号が発生され
る。出力端Ｂにおける信号は正のパルスであるが、出力
端Ｃには負のパルスを有する信号が与えられる。それぞ
れのパルスにより、トランジスタ１および４または２お
よび３により出力Ａは特定のむだ時間の間はパッシブに
制御され、またそれぞれ最後の状態にとどまる。切換エ
ッジの後に生起するグリッチがこうして無視される。
説明される。入力端Ｅに方形波信号が供給されると、出
力端Ａに本質的にそれに対して反転された信号が生ず
る。ノアゲート５の出力端Ｂには、その際に処理されて
いない出力信号Ａと時間的に遅らされかつ反転された出
力信号Ａとの論理演算に基づいて、それぞれ出力信号Ａ
の各下降エッジの後または入力信号Ｅの各上昇エッジの
後に、継続時間Δｔ1 を有するパルスが生ずる。等しい
仕方でナンドゲート７の出力端Ｃには、入力端Ｅにおけ
る信号の各下降エッジの際または出力端Ａにおける信号
の各上昇エッジの際に、長さΔｔ2 の信号が発生され
る。出力端Ｂにおける信号は正のパルスであるが、出力
端Ｃには負のパルスを有する信号が与えられる。それぞ
れのパルスにより、トランジスタ１および４または２お
よび３により出力Ａは特定のむだ時間の間はパッシブに
制御され、またそれぞれ最後の状態にとどまる。切換エ
ッジの後に生起するグリッチがこうして無視される。
【００１６】図３による実施例は、図１の例にくらべ
て、両方の遅れ要素６および８の代わりにただ１つの遅
れ要素１１が使用されるように変更されており、その際
にノアゲート５およびナンドゲート７の入力端はそれぞ
れ互いに並列に接続されており、またそれぞれ反転する
遅れ要素１１の入力端または出力端に接続されている。
て、両方の遅れ要素６および８の代わりにただ１つの遅
れ要素１１が使用されるように変更されており、その際
にノアゲート５およびナンドゲート７の入力端はそれぞ
れ互いに並列に接続されており、またそれぞれ反転する
遅れ要素１１の入力端または出力端に接続されている。
【００１７】図３による回路装置の作動の仕方は、本質
的に図１のそれに相応しているが、むだ時間Δｔが図３
による実施例では遅れ要素１１によってのみ決定され、
従ってまた両方のゲートに対して本質的に等しい。図４
には、再び入力端Ｅにおける信号およびそれに対して反
転された出力端Ａにおける信号が示されている。その際
にノアゲート５の出力端Ｂには、出力端Ａにおける信号
の各下降エッジの際または入力端Ｅにおける信号の各上
昇エッジの際に、長さΔｔのパルスが現れる。相応して
ナンドゲート７の出力端Ｃには、出力端Ａにおける信号
の各上昇エッジの際または入力端Ｅにおける信号の各下
降エッジの際に、長さΔｔの負のパルスが生起する。パ
ルスの１つが出力端ＢまたはＣに生起する範囲内では、
入力端Ｅにおける信号の変化は考慮に入れられない。
的に図１のそれに相応しているが、むだ時間Δｔが図３
による実施例では遅れ要素１１によってのみ決定され、
従ってまた両方のゲートに対して本質的に等しい。図４
には、再び入力端Ｅにおける信号およびそれに対して反
転された出力端Ａにおける信号が示されている。その際
にノアゲート５の出力端Ｂには、出力端Ａにおける信号
の各下降エッジの際または入力端Ｅにおける信号の各上
昇エッジの際に、長さΔｔのパルスが現れる。相応して
ナンドゲート７の出力端Ｃには、出力端Ａにおける信号
の各上昇エッジの際または入力端Ｅにおける信号の各下
降エッジの際に、長さΔｔの負のパルスが生起する。パ
ルスの１つが出力端ＢまたはＣに生起する範囲内では、
入力端Ｅにおける信号の変化は考慮に入れられない。
【図１】本発明によるパルス整形回路の第１の実施例の
回路図。
回路図。
【図２】図１による回路の作動の仕方を説明するための
パルス経過図。
パルス経過図。
【図３】本発明によるパルス整形回路の第２の実施例の
回路図。
回路図。
【図４】図３による回路の作動の仕方を説明するための
パルス経過図。
パルス経過図。
Ａ 出力端 Ｅ 入力端 Ｎ、Ｐ 供給電圧端子 １〜４ 制御可能なスイッチ ９、１０ バッファ ５ ノアゲート ６、８ 遅れ要素 ７ ナンドゲート
Claims (5)
- 【請求項１】 パルス整形回路において、 １つの入力端（Ｅ）、１つの出力端（Ａ）および２つの
供給電圧端子を有するバッファと、 供給電圧端子の１つ（Ｐ）と第１の供給電位（Ｖ）との
間を接続する制御可能な第１のスイッチ（１）と、 供給電圧端子の他方（Ｎ）と第２の供給電位（Ｍ）との
間を接続する制御可能な第２のスイッチ（２）と、 バッファ（９、１０）の出力端と第１の供給電位（Ｖ）
との間を接続する制御可能な第３のスイッチ（３）と、 バッファ（９、１０）の出力端と第２の供給電位（Ｍ）
との間を接続する制御可能な第４のスイッチ（４）と、 バッファ（９、１０）の出力端に接続されている、スイ
ッチ（１、２、３、４）に対する制御装置とを含んでお
り、この制御装置が、バッファ（９、１０）の出力端に
与えられている信号の第１のエッジの生起の際に、特定
の継続時間（Δｔ1 ）の第１の制御パルスを、また、第
２のエッジの生起の際に、特定の継続時間（Δｔ2 ）の
第２の制御パルスを発生し、その際に第１の制御パルス
により、第１のスイッチ（１）がオン状態からオフ状態
へ、かつ第４のスイッチ（４）がオフ状態からオン状態
へ切換えられ、また第２の制御パルスにより、第２のス
イッチ（２）がオン状態からオフ状態へ、かつ第３のス
イッチ（３）がオフ状態からオン状態へ切換えられるこ
とを特徴とするパルス整形回路。 - 【請求項２】 第１および第３のスイッチ（１、３）が
それぞれ第１の伝導形式の第１および第３のトランジス
タ（１、３）により、第２および第４のスイッチ（２、
４）がそれぞれ第２の伝導形式の第２および第４のトラ
ンジスタ（２、４）により形成され、 第１および第４のトランジスタ（１、４）の制御端子が
互いに接続され、かつ第１の制御パルス（Ｂ）により制
御され、 第２および第３のトランジスタ（２、３）の制御端子が
互いに接続され、かつ第２の制御パルス（Ｃ）により制
御されることを特徴とする請求項１記載のパルス整形回
路。 - 【請求項３】 制御装置が、出力端で第１および第４の
トランジスタ（１、４）の制御端子と接続されているノ
アゲート（５）と、出力端で第２および第３のトランジ
スタ（２、３）の制御端子と接続されているナンドゲー
ト（７）とを有し、その際にノアゲート（５）およびナ
ンドゲート（７）のそれぞれ一方の入力端にバッファ
（９、１０）の出力信号が、またそれぞれ他方の入力端
にバッファ（９、１０）の時間的に遅らされた、反転さ
れた出力信号が与えられていることを特徴とする請求項
１または２記載のパルス整形回路。 - 【請求項４】 バッファ（９、１０）がインバータ
（９、１０）により形成されることを特徴とする請求項
１ないし３の１つに記載のパルス整形回路。 - 【請求項５】 インバータ（９、１０）が第１の伝導形
式の第５のトランジスタ（９）および第２の伝導形式の
第６のトランジスタ（１０）を有し、それらの制御端子
がインバータ（９、１０）の入力端を形成して互いに接
続されており、それらの被制御区間が互いに直列に供給
端子（Ｐ、Ｎ）の間に接続されており、その際に両方の
被制御区間の間の取り出し点がインバータ（９、１０）
の出力端を形成することを特徴とする請求項４記載のパ
ルス整形回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19743298.0 | 1997-09-30 | ||
| DE19743298A DE19743298C2 (de) | 1997-09-30 | 1997-09-30 | Impulsformerschaltung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11191727A true JPH11191727A (ja) | 1999-07-13 |
| JP3512343B2 JP3512343B2 (ja) | 2004-03-29 |
Family
ID=7844221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27553398A Expired - Fee Related JP3512343B2 (ja) | 1997-09-30 | 1998-09-29 | パルス整形回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6043691A (ja) |
| EP (1) | EP0905895B1 (ja) |
| JP (1) | JP3512343B2 (ja) |
| KR (1) | KR100407842B1 (ja) |
| CN (1) | CN1150677C (ja) |
| DE (2) | DE19743298C2 (ja) |
| TW (1) | TW382857B (ja) |
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