JPH02304594A - Ｖ・ｒａｍ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置における画面表示装置の表示デー
タを格納する記憶部（以下’Ｖ−ＲＡＭｕ）の制御方式
に関するものである。

〔従来技術〕

従来、Ｖ−ＲＡＭ制御方式には、画面表示のために画面
表示制御装置（ディスプレイコントローラ）が読み出す
画面データと中央制御部（ＣＰＵ）から読み書きする画
面データが同一のＶ−ＲＡＭにあるものと、数画面分の
Ｖ−ＲＡＭを用いディスプレイコントローラが読み出す
部分（表示部）とＣＰＵがアクセスする部分とを分離し
、各々独立に行なうことができるようにし、ある画面を
表示している時にＣＰＵは別の■・ＲＡＭへデータを書
き込み、一画面分の表示データが準備できたらＣＰＵは
ここのアクセスをやめ表示部をこのＶ−ＲＡＭへ移すも
のとがあった。

前者はディスプレイコントローラが画面表示データを読
み出すために行なうアクセスとＣＰＵのアクセスが同一
のＶ−ＲＡＭに対して行なわれるため、同時にアクセス
が起きないようにする必要がある。この方法として、Ｃ
ＰＵのアクセスはディスプレイコントローラがＶ−ＲＡ
Ｍアクセスを必要としない帰線時間中にのみ行なう方法
と高速のメモリ素子を用いてディスプレイコントローラ
が読み出す間にアクセスする方法及びＣＰＵがアクセス
する時にはディスプレイコントローラのアクセスを無視
してしまう方法があった。

〔発明が解決しようとする課題〕

しかしながら、上記従来のＣＰＵとディスプレイコント
ローラが同一のＶ−ＲＡＭを使用し、ＣＰＵは帰線時間
にのみアクセスする方法では、ＣＰＵがＶ−ＲＡＭをア
クセスできる時間が制限されると同時に、帰線時間中で
あるかないかの判定を行なってからでなければ■・ＲＡ
Ｍへのアクセスはできなかった。その結果ＣＰＵからの
アクセス効率が低下するという問題があった。

また、ディスプレイコントローラがアクセスしている間
にＣＰＵのアクセスを行なう方法では、ディスプレイコ
ントローラは表示中定期的にアクセスを行なっており、
遅らすことができないので、ディスプレイコントローラ
の１回のアクセスサイクル中にＣＰＵもアクセスするこ
とになる。

従って、この方法ではＶ−ＲＡＭやその周辺の回路は他
の方法に比べて２倍の速度で動作する能力が要求される
。そのためメモリ素子等が高価になり、回路設計におい
ても、より高度な技術が要求される。また、ＣＰＵがＶ
−ＲＡＭをアクセスしている時は、ディスプレイコント
ローラの読み出しを禁止する方法では、ＣＰＵのアクセ
スとぶつかり読み出しできなかった場合、表示データに
抜けが生じ、本来表示すべきパターンと異なったパター
ンが表示されるため画面がちらつき、特にＣＰＵのアク
セスが頻繁に行なわれる場合、画面全体にデータの欠落
部が発生するため非常に見苦しくなってしまう。

■・ＲＡＭを数置面分持つ方式では、ディスプレイコン
トローラのアクセスとＣＰＵのアクセスは完全に別々に
行なうことができるため、ディスプレイコントローラの
読み出しは、常に正しいタイミングで正しいデータを読
み出すことができ、ＣＰＵのアクセスも邪魔されずに行
なうことができる。しかしながらこの方法ではＣＰＵが
２画面全て書き終わった後に一度に画面を切替えなけれ
ばならず、表示中の画面の内容に追加をしたり、修正を
したりする場合には、前に述べた表示しているＶ−ＲＡ
ＭとＣＰＵがアクセスするＶ−ＲＡＭが同一である場合
と同じアクセス方法になってしまうという問題がある。

この問題を回避するためには、表示している画面のＶ−
ＲＡＭと同一内容のものを表示していない別のＶ−ＲＡ
Ｍを予め用意しておかなければない。つまり表示してい
る画面のＶ−ＲＡＭとつぎに表示するＶ−ＲＡＭ。

即ちＣＰＵが書き込むＶ−ＲＡＭと、更にその次に表示
するＶ−ＲＡＭとの３つのＶ−ＲＡＭが必要となる。

この３つのＶ−ＲＡＭを使用して、どのように表示して
いくかを第３図に基づいて説明する。まず、（ａ）にお
いてはＶ−ＲＡＭＩの内容である（１）という画面を表
示している。（ｂ）においてはこの次に表示しようとし
ている（２）という画面をＣＰＵにより、表示していな
いＶ−ＲＡＭＩへ書き込んでいく。この（２）が完成し
たところで、Ｖ−ＲＡＭＩを表示する様切り替えるので
あるが、３番目の画面（３）は前記（２）の画面に内容
の追加変更を行なったものを表示するため切り替える前
に（２）と内容の同じものを（ｃ）においてＶ−ＲＡＭ
Ｉ［［へもコピーしておく必要がある０画面を切り替え
（２）を表示している間にＣＰＵは（３）の画面をＶ−
ＲＡＭＩＩＩを書き替えて作る。この（３）の画面が完
成すると（ｄ）において（４）の画面（図面せず）をつ
くるために表示が済みデータが不要になったＶ−ＲＡＭ
Ｉへ画面（３）をコピーし、この画面（３）を表示する
よう（ｅ）において表示画面の切り替えを行なう。この
様に画面を順次変更していく場合、例えば出力する文字
を最後部にどんどん追加していき画面が一杯になるとス
クロールするような時にはこのような操作が必要である
。また、この方式では画面を切り替えるタイミング、ど
この画面を表示するか、ＣＰＵがアクセスするＶ−ＲＡ
ＭはどのＶ−ＲＡＭであるかをＣＰＵが常に制御しなけ
ればならない。従って、その制御処理に多くの時間を必
要とし、且つその処理のためのプログラムも複雑となる
。

また、一度表示して、次に追加や修正を行なった画面を
表示する場合には、その画面内容を表示Ｖ−ＲＡＭでな
いＶ−ＲＡＭヘコピーしておかなければならず、最低で
も３画面分のＶ−ＲＡＭが必要であり、１画面のデータ
を２つのＶ−ＲＡＭに書き替えなければならず、書き替
え量が２倍となるという問題もあった。

本発明は上述の点に鑑みてなされたもので、上記従来の
Ｖ−ＲＡＭにＣＰＵがアクセスする場合に生じるアクセ
スできる時間の制限によるスルーブツトの低下や高速素
子の使用や高速回路技術の多用によるコストアップや画
面の乱れ、Ｖ−ＲＡＭのバンク切り替えや追加修正のた
めに画面のデータをコピーしたりする操作を除去し、高
速アクセスが可能で画面の乱れがなく、バンク切り替え
の制御を必要としないディスプレイ装置を実現するＶ−
ＲＡＭ制御方式を提供することにある。

〔課題を解決するための手段〕

上記課題を解決するため本発明は、ディスプレイ装置に
おいて、２画面分のＶ−ＲＡＭを具備し、ＣＰＵがアク
セスするＶ−ＲＡＭとディスプレイコントローラがアク
セスするＶ−ＲＡＭを分離し、なお且つディスプレイコ
ントローラのアクセス時のアドレスを利用し、前記２つ
のＶ−ＲＡＭの内容を同一にするようにする回路を設け
たことを特徴とする。

〔作用〕

上記の如く構成子ることにより、ＣＰＵがアクセスする
Ｖ−ＲＡＭとディスプレイコントローラがアクセスする
Ｖ−ＲＡＭを分離するので、どちらのアクセスも互いに
邪魔することなく実行でき、アクセスできる時間の制限
によるスルーブツトの低下や高速素子の使用や高速回路
技術の多用によるコストアップや画面の乱れが防止でき
る。

また、２つの■・ＲＡＭはＣＰＵのアクセスがない時に
ディスプレイコントローラのアクセスに伴い内容が同じ
になるようにコピーされるため、見かけ上ＣＰＵがアク
セスするＶ−ＲＡＭとディスプレイコントローラがアク
セスするＶ−ＲＡＭは同一であるから、表示バンクの切
り替えやＶ・ＲＡＭ内容のコピー或いはアクセスすべき
Ｖ−ＲＡＭバンクの管理といった処理が不要なディスプ
レイ装置が実現できる。

〔実施例〕

以下、本発明の実施例を図面に基づいて説明する。

第１図は本発明に係るＶ−ＲＡＭ制御方式を適用する装
置の制御部の構成を示すブロック図である。同図におい
て、１はディスプレイコントローラ、２．３は■・ＲＡ
Ｍ、４，５，６．７はセレクタ、８はバンクコントロー
ラ、９はＣＰＵライトフラグ、１０はＶ−ＲＡＭコピー
コントローラである。

ディスプレイコントローラ１はＶ−ＲＡＭ２若しくはＶ
−ＲＡＭ３をアクセスするために、アドレスをアドレス
線１１１に出力し、データをデータ１ｉｌｌ１２から読
み込む、この読み込んだデータはディスプレイが必要と
するデータ形式に変換され、帰線時間信号線１１３の帰
線時間信号などのタイミング信号と共に、ディスプレイ
（図示せず）へ送出される。

ディスプレイコントローラ１からのアドレス線１１１は
Ｖ−ＲＡＭ２、ｖ−ＲＡＭ３へそれぞれＣＰＵからのア
ドレス線１２１と共にセレクタ４及びセレクタ５を介し
て接続される。

データ線１１２にはＶ−ＲＡＭ２からのデータ線１３１
及びＶ−ＲＡＭ３からのデータ１３２（７）２つのデー
タ線がセレクタ６を介して接続される。

ＣＰＵからのデータ線１２２もディスプレイコントロー
ラ１のデータ線１１２と同じ様にＶ−ＲＡＭ２からのデ
ータ線１３１及びＶ−ＲＡＭ３からのデータ線１３２が
セレクタ７を介して接読される。バンクコントローラ８
はＣＰＵのアクセスするＶ−ＲＡＭとディスプレイコン
トローラ１のアクセスするＶ−ＲＡＭを切り替えるため
セレクタ４〜７の切替え信号線１４４〜１４７を制御す
る。

この切替え制御はディスプレイコントローラ１の帰線時
間信号（帰線時間信号１１３を通る信号）及びＣＰＵ（
７）Ｖ−ＲＡＭ７クセス信号（ＣＰＵアクセス信号線１
２３を通る信号）により、ディスプレイコントローラ１
及びＣＰＵともにＶ・ＲＡＭへアクセスしていない時に
行なう。即ち、セレクタ線４〜７の切替え信号（切替え
信号線１４４〜１４７の信号）は帰線時間信号が“真”
で尚且つ、ＣＰＵのＶ−ＲＡＭアクセス信号（ＣＰＵア
クセス信号線１２３を通る信号）が“偽”である時に帰
線時間信号が一回“真′”になった時に１度だけ極性が
入れ変わる。例えばセレクタ４はアドレス線１２１のＣ
ＰＵからのアドレスを選択し、セレクタ５はアドレス線
１１１のディスプレイコントローラ１からのアドレスを
選択し、セレクタ６はデータ１３２（７）Ｖ−ＲＡＭ３
からのデータを選択し、セレクタ７はデータ線１３１の
Ｖ−ＲＡＭ２からのデータを選択していたとすると、上
記条件がそろった時、今まで選択されていない入力信号
が選択されるようになり、セレクタ４はアドレス線１１
１のディスプレイコントローラ１からのアドレスを、セ
レクタ５はアドレス線１２１のＣＰＵからのアドレスを
、セレクタ６はデータ線１３２のＶ−ＲＡＭ３からのデ
ータを、セレクタ７はデータ線１３１のＶ−ＲＡＭ２か
らのデータをそれぞれ選択する。そして帰線時間信号１
１３が一度“偽”になった後、再び上記条件が成立する
と各セレクタは最初の選択に戻る。

ＣＰＵライトフラグ９はＶ−ＲＡＭ２及びＶ−ＲＡＭ３
の各アドレスに対した１ビツトのフラグメモリテあり、
Ｖ−ＲＡＭ２及びＶ−ＲＡＭ３−Ｃ’各々１ビットが割
り当てられている。フラグメモＩＪはＶ−ＲＡＭ２及び
Ｖ−ＲＡＭ３４．：接続キレルアドレス線１３３及び１
３４により選択され、ＣＰＵからのアクセス時にはＣＰ
Ｕがアクセスしたアドレスに対応したビットがＶ−ＲＡ
Ｍコピーコントローラ１０よりのフラグライト信号線１
４１のフラグライト信号によりセットされる。

また、ディスプレイコントローラ１からＶ−ＲＡＭへア
クセスする場合に内容をフラグリード信号線１４２のフ
ラグリード信号より読み出され、ＣＰＵアクセス側Ｖ−
ＲＡＭのフラグ状態によりｖ−ＲＡＭライト信号線１３
５若しくはＶ−ＲＡＭライト信号線１３６のＶ−ＲＡＭ
ライト信号により、Ｖ−ＲＡＭ３からゲート１１を通し
、Ｖ−ＲＡＭ２へ又はＶ−ＲＡＭ２からゲート１１を通
してＶ−ＲＡＭ３ヘデイスプレイコントローラ１が読み
出している内容をコピーする。

フラグがセットされていれば、内容が新しくなっている
ので、コピーは行なわれない、また、バンクコントロー
ラ８より、バンク切り替え時などに出力されるフラグク
リア信号線１４３のフラグクリア信号により、ＣＰＵア
クセス側のバンクに切り替えられるＶ−ＲＡＭのフラグ
はクリアきれる。

Ｖ−ＲＡＭへＣＰＵがアクセスする場合には、この時の
ディスプレイコントローラ１のアドレスによる表示側の
Ｖ−ＲＡＭへのフラグを読み出し、セットされていなけ
れば、コピーを中止し、ゲートコントロール信号線１４
０のゲートコントロール信号によりゲート１１を閉じ、
Ｖ−ＲＡＭ２とＶ−ＲＡＭ３を分離し、ＣＰＵ及びディ
スプレイコントローラ１の各々その時に割り付けられて
いるＶ−ＲＡＭへアクセスする。フラグがセットされて
いる時にはコピーする内容は、更新きれているため、Ｃ
ＰＵのアクセスに優先してコピーが行なわれる。

第２図は第１図の装置の全体の動作を示すタイムチャー
トで、ＣＰＵ、ディスプレイコントローラ１がアクセス
するＶ−ＲＡＭは、ディスプレイコントローラ１が一画
面分のアクセスが終了するごとに変換を行なう。ディス
プレイコントローラ１は割り付けられているＶ−ＲＡＭ
からデータを読み出すと共に、ＣＰＵからのアクセスが
ない場合にはＣＰＵ側のＶ−ＲＡＭへデータがコピーさ
れる。この時、ＣＰＵ側に対応したＣＰＵライトフラグ
９が読み出される。もし、セットされていればＣＰＵに
より書き込みが行なわれ、内容が新しくなっていること
を示すため、古いデータに戻してしまわない様に書き込
みは中止される。モしてＣＰＵライトフラグ、９はリセ
ットされる。

この様にしてディスプレイコントローラ１の読み出しと
共にコピーしていき１画面分が終了したところで、ＣＰ
Ｕアクセスのバンクとディスプレイコントローラ１アク
セスのバンクが切り替えられる。この時ＣＰＵライトフ
ラグ９は、ＣＰＵがアクセスバンク側に切り替えられた
バンクのフラグの全てをクリアし、ディスプレイコント
ローラ１側に切り替えたバンクのフラグはそのまま保存
される。このフラグはＣＰＵにより内容変更があったが
、まだ一方のＶ−ＲＡＭバンクに内容コピーが行なわれ
ないことを示し、コピーする時ＣＰＵアクセスとの競合
が起きた場合に優先させてコピーすることを表わす。

〔発明の効果〕

以上説明したように本発明によれば下記のような優れた
効果が得られる。

（１）ＣＰＵアクセスとディスプレイコントローラのア
クセスは別のＶ−ＲＡＭに対して行なうため、どちらの
アクセスも互いに邪魔されることなく行なうことができ
るから、従来のようにアクセスできる時間の制限による
スルーブツトの低下や高速素子の使用や高速回路技術の
多用によるコストアップや画面の乱れがなくなる。

（２）また、２つのｖ−ＲＡＭはＣＰＵのアクセスがな
い時にディスプレイコントローラのアクセスに伴い内容
が同じになるようにコピーされるため、見かけ上ＣＰＵ
がアクセスするＶ−ＲＡＭとディスプレイコントローラ
がアクセスするＶ−ＲＡＭは同一であるから、表示バン
クの切り替えやＶ−ＲＡＭ内容のコピー或いはアクセス
すべきＶ・ＲＡＭバンクの管理といった処理を削減でき
る。

【図面の簡単な説明】

第１図は本発明に係るＶ−ＲＡＭ制御方式を適用する装
置の構成を示すブロック図、第２図は第１図の装置の全
体の動作を示すタイムチャート、第３図は３つのＶ−Ｒ
ＡＭを使用した従来のＶ・ＲＡＭ制御方式を説明するた
めの図である。 図中、１・・・・ディスプレイコントローラ、２・・−
Ｖ−ＲＡＭ、３−−・＝Ｖ−ＲＡＭ、４−−−−セレク
タ、５・・・・セレクタ、６・・・・セレクタ、７・・
・・セレクタ、８・・・・バンクコントローラ、９・・
・・ＣＰＵライトフラグ、１０・・・・Ｖ−ＲＡＭコピ
ーコントローラ。

Claims (1)

【特許請求の範囲】
1. 表示データを格納するＶ・ＲＡＭを２画面分具備し、こ
   の２画面分のＶ・ＲＡＭをＣＰＵとディスプレイコント
   ローラへ１フレーム毎に交互に切替えながら割り当て、
   且つディスプレイコントローラの表示アドレスによる読
   み出しに同期して、一方の前記Ｖ・ＲＡＭへも自動的に
   内容がコピーされることを特徴とするＶ・ＲＡＭ制御方
   式。