JPH02304649A - キャッシュメモリ高速アクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 複数面のスタティックランダムアクセスメモリ（ＳＲＡ
Ｍ）を用いたキャッシュメモリ高速アクセス方式に関し
、 複数群設けられたＳＲＡＭを用いて、キャッシュメモリ
における高速アクセスを実現することを目的とし、 格納されているデータの主記憶上のアドレスを記憶する
タグメモリと該データを記憶するスタティックランダム
アクセスメモリとで構成されるキャッシュメモリにおい
て、複数のＳＲＡＭ群を設け、中央処理装置からのアク
セス対象となった複数のデータのうちの第１データであ
るアクセス開始位置のデータが存在するＳＲＡＭ群を前
記タグメモリから検出し、該アクセス開始位置のデータ
にアクセスすると同時に該ＳＲＡＭ群を除いた前記複数
のＳＲＡＭ群のアドレスを更新し、第２のデータへのア
クセスを該ＳＲＡＭ群を除いた前記ａ数のＳＲＡＭ群の
いずれかに対して行うように構成する。

〔産業上の利用分野〕

本発明はコンピュータシステムの中央処理装置から頻繁
にアクセスされるデータを格納しておく高速メモリシス
テムに関し、さらに詳しくは、複数面のスタティックラ
ンダムアクセスメモリ（ＳＲＡＭ）を用いたキャッシュ
メモリ高速アクセス方式に関する。

最近の１チツプＣＰＵには内蔵キャッシュメモリを持っ
ているものが多い。このような素子においては内蔵キャ
ッシュの量は必ずしも十分ではなく、一般に外部に大容
量のキャッシュメモリを必要とする。そして、内蔵キャ
ッシュと外部キャッシュメモリとの間でのキャッシュの
入替が必要となり、例えばリードアクセスではブロック
単位での高速のアクセスが期待される。このような背景
から高速でのデータのブロック転送を可能とする大容量
の外部キャッシュメモリシステムの実現が望まれている
。

〔従来の技術〕 キャッシュメモリは、コンピュータシステムの中央処理
装置と主記憶装置との間にあって中央処理装置から見た
主記憶装置への情報の読み出し時間を改善するためのも
のであり、バッファ記憶とも呼ばれている。

このようなキャッシュメモリはデータそのものを記憶す
るデータ格納部と主記憶内のどのアドレスのデータを格
納しているかを記憶しておくタグ部（タグメモリ）から
成っている。一般にデータ格納部としてスタティックラ
ム（ＳＲＡＭ）が用いられるキャッシュメモリにおいて
、キャッシュミス、すなわち中央処理装置からアクセス
されたデータがキャッシュメモリに存在しない時には主
記憶とキャッシュメモリの間でデータ転送が行われるが
、そのデータ交換の基本ユニットはフロックといわれる
。そのブロックの最適サイズはキャッシュミス時の処理
と転送時間のトレードオフで決定される。

キャッシュミスを減少させ、キャッシュメモリを効率的
に使用するために用いられるセットアソシアティブ方式
の、例えば６４にバイトのキャッシュメモリにおいては
、主記憶およびキャッシュメモリは例えばブロックあた
り６４バイトを１つの単位とし６４個のセットに分割さ
れる。従って１つのセットに対してキャッシュメモリは
１６ブロツクに分割される。データは主記憶とキャッシ
ュメモリの対応するセットどうしで送受信される。キャ
ッシュメモリにおいてはデータ格納部にデータが格納さ
れているか否か、すなわちヒツトかミスヒツトかがタグ
メモリの記憶内容によって判定される。

ヒツトした場合にはそのセットのデータがＳＲＡＭから
出力される。すなわちデータリード時には中央処理装置
からアクセスされたアドレスとタグメモリ内の記憶内容
からヒツトしているか否かが決定され、ヒツトの場合に
は動作すべきＳＲＡＭが決定され、データ出力が行われ
る。ミスヒツトの場合には主記憶装置へのアクセスによ
って、キャッシュメモリから中央処理装置へのデータ転
送が行われ、それと同時にタグメモリの更新とＳＲＡＭ
のデータの入替が行われる。

データライト時には、ヒツトの場合には動作すべきＳＲ
ＡＭが決定され、データの書替が行われる。ミスヒツト
の場合には中央処理装置からのデータを主記憶装置へ転
送しキャッシュメモリの書替は行われない。ここではキ
ャッシュメモリが中継する方式で説明したが、キャッシ
ュメモリと主記憶制御部が並列に動作する方式もある。

キャッシュメモリにおけるデータアクセスの従来方式の
概念図を第７図に示す。同図において、簡単のためｌブ
ロックは４セツトで構成され、しかも１セツトは１ワー
ドに対応するものとする。

そしてＳＲＡＭとして２つの群ＡとＢがあるものとする
。第７図において中央処理装置からデータアクセスが行
われると、タグメモリからキャッシュヒット情報により
２つのＳＲＡＭ群ＡとＢのどちらにアクセス開始位置の
データがあるかが判定され、例えばＳＲＡＭ群Ａのビッ
ト“１′がアクセス開始位置であるとすると、その位置
のデータがまず出力される。次いで、ＳＲＡＭ群Ａのセ
ット　“２°、　°３°の順にデータが出力される。そ
の後さらに必要に応じてＳＲＡＭ群Ｂのセット“０”、
　“１°、・・・のデータが出力される。

第８図は従来のデータアクセス方式を用いた場合のデー
タアクセスのタイムチャートである。同図において■で
タグメモリのヒツト情報とＳＲＡＭ群Ａのヒツト情報が
出力される。ＳＲＡＭ群Ａに例えば２ビツトのワードア
ドレスが与えられ、■でＳＲＡＭ群Ａに対する出力許可
信号ＯＥがイネーブルとなる。そしてＳＲＡＭ群Ａのセ
ット“１゛のデータが■で出力される。■でデータ出力
許可信号ＯＥはディセーブルとなり、■でアドレスが更
新される。■で再びデータ出力許可信号ＯＥがイネーブ
ルとなり、■でＳＲＡＭ群Ａからセット　“２”のデー
タが出力される。■でデータ出力許可信号がディセーブ
ルとなり、以下同様の動作が続けられる。

〔発明が解決しようとする課題］ 以上説明したように、従来のキャッシュメモリへのデー
タアクセス方式においては、タグメモリでキャツシュヒ
ツトが検出され、出力可能なＳＲＡＭ群が決定されてか
らアクセス開始位置のデータが出力され、そのＳＲＡＭ
群でのアドレス更新とデータ出力が繰り返される。他の
ＳＲＡＭ群のデータのアクセスはそのＳＲＡＭ群のデー
タがなくなった後に行われる。すなわち従来のアクセス
方式ではＳＲＡＭ群を複数設けてもデータアクセスはシ
リーズに行われ、アドレス更新とデータ出力が繰り返さ
れるため、連続したデータのブロック転送に時間がかか
るという問題点があった。

本発明は、複数群設けられたＳＲＡＭを用いて、キャッ
シュメモリにおける高速アクセスを実現することである
。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図である。Ｉｌｌにおい
てキャッシュメモリｌはその“内部に格納されているデ
ータの主記憶４上のアドレスを記憶するタグメモリ２と
、データを記憶する複数群のスタティックランダムアク
セスメモリ（ＳＲＡＭ）３ａ、３ｂ、　　・・・３ｎと
によって構成される。

本発明においては、データを記憶するＳＲＡＭが複数群
設けられるが、それらのＳＲＡＭ群に対する中央処理装
置５からのアクセスは例えばＳＲＡＭ群３ａ、３ｂ、　
　・・・３ｎの順序に１セツトずつ次々と行われるもの
とする。そこでＳＲＡＭ群３ａ、３ｂ、　　・・・３ｎ
にはその順序でデータが格納される。例えば２個のＳＲ
ＡＭ群を用いるものとし、ＳＲＡＭ群３ａのあるセット
アドレスからデータが格納される場合には、次のデータ
はＳＲＡＭ群３ｂの次のセットアドレスの位置に格納さ
れる。例えば第７図において、第１のデータがＳＲＡＭ
群Ａのセット“ｌ゛の位置に格納され′ると、その次の
データはＳＲＡＭ＃Ｂのセット２°の位置に格納される
。さらに、その次のデータはＳＲＡＭ群Ａのセット３°
の位置に格納される。

〔作　　　用〕

第１図において、例えば中央処理装置５からデータのリ
ードアクセスがキャッシュメモリ１に対して行われる場
合の作用を説明する。同図において、中央処理装置５か
ら行われるデータアクセスに対して、キャッシュメモリ
１内のタグメモリ２の内容によって、ヒツトしているか
否かが判定される。そして中央処理装置５からのアクセ
ス対象となったデータ、例えば複数語のデータのうちで
アクセス開始位置のデータが存在するＳＲＡＭ群、例え
ばＳＲＡＭ群３ａがタグメモリ２の記憶内容から検出さ
れ、アクセス開始位置のデータがリードされる。それと
同時に他のＳＲＡＭ群３ｂ、　　・・・３ｎのアドレス
が更新される。第２語口以後のデータのリードアクセス
は、前述のデータ格納順序に従って他のＳＲＡＭ群から
順次行われる。

・以上のように本発明によればキャッシュメモリ１内に
複数個設けられたＳＲＡＭ群のデータがｌｌｌｊ次アク
セスされることになる。

〔実　　施　　例］ 第２図に本発明のキャッシュメモリアクセス方式を用い
たキャッシュメモリシステムの実施例の全体構成ブロッ
ク図を示す。同図において、６は中央処理装置５に相当
するマイクロプロセッサ（ＭＰＵ）である。７はキャッ
シュメモリのアクセスの制御部である。８はタグメモリ
であり、９ａ、９ｂはスタティックラム（ＳＲＡＭ）群
を示す。同図はキャッシュメモリの中に２つのＳＲＡＭ
群がある場合のシステム構成図である。

第２図において、ＭＰＵ６からのアクセスがヒツトの場
合には、タグメモリ８からヒツト信号がアクセス制御部
７に入力する。それと同時にアクセス制御部７にＳＲＡ
Ｍ群９ａと９ｂのいずれにヒツトしたかを示す信号Ａ／
Ｂが入力する。アクセス制御部７はこれらの入力信号と
キャッシュアクセス信号とを用いて、２つのＳＲＡＭ群
９ａまたは９ｂのいずれかにリードアクセス、もしくは
ライトアクセスを行う。

第３図は本発明のキャッシュメモリアクセス方式を用い
た場合のアクセス実施例の概念図である。

第７図の従来例と同様にキャッシュメモリはＳＲＡＭ群
ＡとＳＲＡＭｊｆｆＢ（７）２つ（７）ＳＲＡＭ群を持
つものとする。同図において、データアクセスはＳＲＡ
ＭＨ＃ＡとＢの２つに対して交互に行われる。

例えばＳＲＡＭ群Ａのセット　ｌ　Ｏｌがらアクセスが
開始されると、次のデータアクセスはＳＲＡＭ群Ｂのセ
ット　“ｌ　ｌ、その次のデータアクセスはＳＲＡＭ群
Ａのセット　“２゛のデータに対して行われる。

第４図は本発明においてキャッシュアクセスの制御を行
うアクセス制御部７の基本構成を示す回路図である。同
図において、アクセス制御部７にはキャッシュアクセス
信号、アクセースのヒツトあるいはミスヒツトを示す信
号、および２つのＳＲＡＭ群９ａと９ｂのいずれが最初
にアクセスされるかを示す信号Ａ／Ｂが入力する。ＳＲ
ＡＭ群９ａ　（Ａ）からのリードアクセスの場合には翫
アンド回路１０からアクセス指示信号が出される。ＳＲ
ＡＭ群９　ｂ　（Ｂ）からのリードアクセスの場合には
アンド回路１１からアクセス指示信号が出される。ミス
ヒツトの場合にはＳＲＡＭ群９ａまたは９ｂのキャッシ
ュの入替指示信号がアンド回路１２または１３から出力
される。同図の［相］、■。

■、■は次に述べる第５図のフローチャートにおける相
当個所を示す。

第５図（ａ）〜（Ｃ）はＭＰＵ６からのリードアクセス
の実施例の処理フローチャートである。同図（ａ）にお
いて、処理がスタートすると３１４でＭＰＵ６からのキ
ャッシュ対象アドレスが受信され、Ｓ１５でキャッシュ
メモリにデータが格納されているか否か、すなわちヒツ
トの有無が判定される。ヒツトの場合には、３１６でＳ
ＲＡＭ群９ａ、９ｂのいずれに対してアクセスが開始さ
れるかが判ルされ、ＳＲＡＭ群９ａ（Ａ）にアクセス開
始位置がある場合には、Ｓ１７でＳＲＡＭ群９ａに出力
許可イネーブル信号が出力され゛る。これによって例え
ば、第３図のＳＲＡＭ＃Ａのセット“０゛のデータが出
力される七ともに、３１８でＳＲＡＭ群９ｂ（Ｂ）のア
ドレスが更新される。

次にＳ１９でＳＲＡＭ群９ａの出力許可信号がディセー
ブルとされ、３２０でＳＲＡＭ群９ｂの出力許可信号が
イネーブルとされる。これによって第３図のＳＲＡＭ群
Ｂのセット　“ｌｏのデータが出力される。それと同時
に５２１でＳＲＡＭ群９ａのアドレスが更新される。そ
してＳ２２でＳＲＡＭ群９ｂの出力許可信号がディセー
ブルとされる。

以下同様に３２３から３２７において、ＳＲＡＭ群９ａ
と９ｂから交互にデータが出力され、例えば４セット分
、ここではｌブロック分のデータが出力されると処理が
終了する。

Ｓ１６でデータアクセス開始位置がＳＲＡＭ群９ｂ（Ｂ
）にあると判定されると、Ｓ２８でＳＲＡＭ群９ｂに出
力許可イネーブル信号が出され、その位置のデータが出
力される。次に３２９でＳＲＡＭ群９ａのアドレスが更
新され、３３０でＳＲＡＭ群９ｂの出力許可信号がディ
セーブルとされる。以下Ｓ３１からＳ３８までＳＲＡＭ
群９ａと９ｂから交互にデータが出力され、■ブロック
分のデータが出力されると処理が終了する。

第５図の３１５でミスヒツトと判定されると、主記憶か
らＭＰＵ６へのデータ転送と、キャッシュメモリへのそ
のデータの書込が行われる。ここではキャッシュメモリ
へのデータ書込のフローチャートのみを示す。第５図（
Ｃ）の３３９でデータの書込開始位置がＳＲＡＭ群９ａ
と９ｂのいずれにあるかが判定される。ＳＲＡＭ群９ａ
（Ａ）にある場合には、Ｓ４０でＳＲＡＭ群９ｂ（Ｂ）
のアドレスが更新された後、Ｓ４ＬでＳＲＡＭ群９ａに
データがライトされ、Ｓ４２でＳＲＡＭ群９ａのアドレ
スが更新される。その後Ｓ４３でＳＲＡＭ群９ｂにデー
タがライトされる。そしてＳ４４でＳＲＡＭ群９ｂ（Ｂ
）のアドレスが更新され、Ｓ４５でＳＲＡＭ群９ａに、
またＳ４６でＳＲＡＭ群９ｂにデータがライトされ、処
理が終了する。

ただし、ここでは２つのＳＲＡＭ群９ａ、９ｂにそれぞ
れ２セット分のデータライトが行われるものとした。

Ｓ３９でデータライトの開始位置がＳＲＡＭ群９ｂ（Ｂ
）にあると判定されると、３４７でまずＳＲＡＭ群９ａ
のアドレスが更新され、３４ＢでＳＲＡＭ群９ｂにデー
タがライトされる。そしてその後３４９から３５３にお
いてＳＲＡＭ群９ａと９ｂに交互にデータがライトされ
、処理が終了する。

第６図は本発明のアクセス方式を用いたリードアクセス
の実施例のタイムチャートである。このタイムチャート
は第５図のフローチャートにおけるＳ１５から３２７ま
での処理に対応し、同図に記入された数字は各ステップ
に対応する。まずアクセスのヒツト判定を示すヒツト信
号がＨ’　となり、次にＳＲＡＭ群９ａにアクセス開始
位置があることを示すＡヒツト信号がＨ′となる（Ｓ１
５．５１６）、そして、ＳＲＡＭ群９ａ（Ａ）の出力許
可信号ＯＥがイネーブルとなり（Ｓ１７）、ＳＲＡＭ群
９ａからデータが出力されると同時に、ＳＲＡＭ群９ｂ
（Ｂ）のアドレスが更新される　（ＳｌＢ）、その後Ｓ
ＲＡＭ群９ａの出力許可信号がディセーブル（Ｓ１９）
となり、ＳＲＡＭ群９ｂの出力許可信号がイネーブル（
３２０）となる。

次に、ＳＲＡＭ群９ａのアドレスが更新（Ｓ２１）され
、ＳＲＡＭ群９ｂの出力許可信号がディセーブル（Ｓ２
２）とされる。そして、Ｓ　ＲＡＭ群９ａの出力許可信
号がイネーブルとされ（Ｓ２３）、ＳＲＡＭ群９ａから
のデータ出力と、ＳＲＡＭ群９ｂのアドレス更新が行わ
れる（３２４）。

その後ＳＲＡＭ群９ａの出力許可信号がディセーブル（
Ｓ２５’）　、ＳＲＡＭ群９ｂへの出力許可信号がイネ
ーブル（Ｓ２６）とされた後に、ＳＲＡＭ群９ｂからデ
ータが出力され、ＳＲＡＭ群９ｂへの出力許可信号がデ
ィセーブルとされる（Ｓ２７）。

以上によって第３図の斜線部に示したデータがＳＲＡＭ
群ＡとＢから交互に出力されたことになる。

以上のように本実施例ではキャッシュメモリ内に２個設
けられたＳＲＡＭ群から交互にデータが出力される。

〔発明の効果〕

本発明によれば、例えば２群の同一スタティックランダ
ムアクセスメモリを使用することにより、キャッシュメ
モリ哀のアクセス速度が約２倍となり、計算機システム
のスループット向上に寄与するところが大きい。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明におけるキャッシュメモリシステムの実
施例の全体構成を示すブロック図、第３図は本発明にお
けるデータアクセスの実施例の概念図、 第４図はアクセス制御部の基本構成を示す回路図、 第５図（ａ）〜（Ｃ）はリードアクセスの実施例の処理
フローチャート、 第６図はリードアクセスの実施例のタイムチャート、 第７図はキャッシュメモリにおけるデータアクセスの従
来方式の概念図、 第８図は従来のアクセス方式におけるアクセスのタイム
チャートである。 ６・・・ＭＰＵ。 ７・・・アクセス制御部、 ８・・・タグメモリ、 ９ａ、９ｂ・−・ＳＲＡＭ。

Claims (1)

1. 【特許請求の範囲】 格納されているデータの主記憶（４）上のアドレスを記
   憶するタグメモリ（２）と該データを記憶するスタティ
   ックランダムアクセスメモリ（ＳＲＡＭ）とで構成され
   るキャッシュメモリ（１）において、 複数のＳＲＡＭ群（３ａ，３ｂ，・・・）を設け、 中央処理装置（５）からのアクセス対象となった複数の
   データのうちの第１のデータであるアクセス開始位置の
   データが存在するＳＲＡＭ群を前記タグメモリ（２）か
   ら検出し、該アクセス開始位置のデータにアクセスする
   と同時に該ＳＲＡＭ群を除いた前記複数のＳＲＡＭ群の
   アドレスを更新し、第２のデータへのアクセスを該ＳＲ
   ＡＭ群を除いた前記複数のＳＲＡＭ群のいずれかに対し
   て行うことを特徴とするキャッシュメモリ高速アクセス
   方式。