JPS5836434B2 - バツフアメモリソウチ - Google Patents

Description

【発明の詳細な説明】 本発明は、情報処理装置のバツファメモリの性能向上に
関する。

近年、情報処理装置において処理される情報量は益々多
くなり、かつその処理内容は複雑になって来ている。

これらの要求に対処するため、高速でかつ大容量の記憶
装置が必要となるが、大容量化と高速化は、相反する内
容である。

この点の解決策として、小容量でかつ高速なバツファメ
モリが中央処理装置内に設けられる。

これにより実効的に大容量でかつ高速な記憶装置を提供
することが可能となった。

しかし、さらに高速な情報処理を可能とするために、１
度に何命令かを並列処理するいわゆるパイプライン制御
方式が採用されるようになった。

この方式では、同時に、オペランド読出腰命令読出し、
ストアを行なえるようにする必要がある。

バツファメモリのスループットの向上が必要になる。

バツファメモリのスループット向上の一方式として、バ
ツファメモリの２ウエイインタリーブを採用した例が紹
介されている。

本発明はこれをバツファメモリをさらに改良し命令読出
しの高速化を可能としたものである。

中央処理装置が記憶装置から１度に読み出す命令やデー
タのバイト数は、記憶装置のデータ幅と一致させるのが
普通である。

このため、命令の実行が開始されたり、命令の実行の流
れが変化した時には、その先頭の命令アドレスを含む、
命令が読み出されるが、命令のアドレスバウンダリによ
っては、最初に読んで来た命令内に実行すべき全命令コ
ードが入っているとは限らない。

全命令コードが読出せなかった場合には、命令の実行が
開始できず、次の命令読出しが完了する迄待たねばなら
ない。

例えば、記憶装置のデータ幅を８バイト、命令コードを
４バイトを例にあげると、命令のアドレスが６バイトバ
ウンダリであれば、次の８バイトが読出されるまで、命
令の実行が不可能である。

又、８バイトバウンダリでないと、１命令実行した後は
、やはり、次の８バイトが読出されるまで待たねばなら
ない。

情報処理装置のプログラムでは、命令の流れが変化する
ブランチ命令の使用頻度が高く、前記のような、性能低
下が高速な情報処理のあい路となっている。

以上に述べた命令処理の流れが逐次的でない場合にも、
高速に、命令を読み出し、すばやくパイプライン制御の
能力を発揮できるようにするには、１度に必ず実行可能
な命令を２命令以上、中央処理装置内の命令バツファ（
ＩｎｓｔｒｕｃｔｉｏｎＢｕｆｆｅｒ ； ＩＢＲ）
に取込む装置を提供すればよい。

この目的で、命令読出しを一度に通常のデータ幅の２倍
のデータを読出し、ＩＢＲに取込めるようにしたのが本
発明の装置である。

すなわち、バツファメモリのメモリ部が２バンクで構成
され、各バンクから同時に読出しが可能とされたバツフ
ァメモリを具備した本発明の装置の特徴を利用し、命令
がバツファメモリ内に存在する場合には、両バンクから
同時に連続した命令を読み出し、ＩＢＲに取込むことに
より、実行可能な命令が２命令以上ＩＢＲに存在できる
ようにし、命令がとぎれなく、次々と処理されることが
可能となった。

第１図は、本発明の実施例のブロック図であり、バツフ
ァメモリ１５，１６とＩＢＲ１７，１８及び命令読出し
のアドレスの流れが図示されている。

本バツファメモリ装置はデータ巾８バイト、バツファメ
モリ容量１６ｋバイト、カラム数１２８、ロー数４のセ
ットアソ，シャテイブ方式を採用している。

バツファメモリ装置は後述のアドレス形式から明らかな
ごとく、３２バイトを１ブロックとして、このブロック
を単位として主記憶装置（図示せず）が保持するデータ
（命令）を写として記憶する。

バツファメモＩＪ １ ５ ， １ ６の各々のデータ
巾は８バイトであり、交互にアドレス付される。

即ちブロック内のアドレスは０〜７，１６〜２３がバツ
ファメモリ１５に付され、８〜１５．２３〜３１がバツ
ファメモリ１６に付される。

処理装置内でプログラムの実行が開始されると、命令ア
ドレスが論理アドレスから実アドレスに変換され、ＴＬ
Ｂ（Ｔｒａｎｓｌａｔｉｏｎ ｌｏｏｋａｓｉｄｅ Ｂ
ｕｆｆｅｒ）からパス２０を通して命令アドレスレジス
ター３（ ＩＡＲ ｅ， Ｉｎｓｔｒｕｃｔｉｏｎ Ａ
ｄｄｒｅｓｓＲｅｇｉｓｔｅｒ）にセットされ、バツフ
ァメモリに対し、パス２１を通して送出されると共に、
命令読出しリクエストを１１１とする。

この時ＩＡＲ３中のアドレスの第２７ ．２８ビットが
制御回路４でテストされ、１度にバツファメモリの両バ
ンクから読出し可能かどうか決定される。

可能ならば、ＨＳ．ＩＦ（Ｈｉｇｈ Ｓｐｅｅｄ Ｉｎ
ｓｔｒｕｃｔｉｏｎ Ｆｅｔｃｈｉｎｇ）信号が”１”
となる。

不可能な場合、及び逐次的に命令を読む場合にはＮｏ
Ｒ ． Ｉ Ｆ （ＮｏｒｍａｌＩｎｓｔｒｕｃｔｉｏ
ｎ Ｆｅｔｃｈｉｎｇ）信号がｌＩ″となる。

この命令読出し時の制御回路４は第２図に示されており
、後述する。

命令読出しがバツファメモリで受付られると、パス２１
は、レジスタ５にセットされ、バツファメモリのアクセ
スが開始される。

本装置ではデータ巾８バイト、バツファメモリ容量１６
ＫＢ，カラム数１２８、ロー数４のセットアソシャテイ
ブ方式を採用しているので、アドレスの２０〜２６ビッ
トでデコーダ６を介してバツファメモリのディレクトリ
７がアクセスされ、出力されたデ゛一タは、比較回路８
にてレジスタ５の第８〜１９ビットが比較所望のデータ
がバツファメモリにあるか検査される。

比較の結果は、エンコーダ９でエンコードされバツファ
メモリのメモリ部のアドレスの上位２ビットとされる。

通常の命令読出しの場合には、アドレスの第２８ビット
を参照し、このビットが“ｏｌならば偶数バンク１５が
、このビットが″Ｉ″ならば奇数バンク１６がアクセス
される。

またＨＳ．ＩＦの場合は、両バンクが同時にアクセスさ
れる。

従って、ＨＳ．ＩＦの場合、バツファメモリの読出しア
ドレスレジスタ１１ ，１２に、ローのエンコーダ９か
ら得られた２ビットと、カラムアドレスの７ビットと、
アドレスの第２７ビットが同時にセットされる。

但し、アドレスの第２７ビットが０で第２８ビットが１
の場合には、読出しを要求するアドレスがブロック内ア
ドレスで８〜１５であり、奇数バンクのバツファメモリ
１６を指しており、偶数バンクのバツファメモリ１５の
読出しアドレスレジスタ１１には第２７ビットが１にさ
れ、偶バンクのバツファメモリ１５ではブロック内アド
レスで１６〜２３の８バイトが読出されるようにされる
。

バツファメモリのメモリ部１５．１６の出力は、それぞ
れ、命令バツファＩＢＲ１７．１８にセットされ、命令
の実行が開始される。

１９は命令レジスタである。ブランチ命令でブランチ先
の命令を読出す場合にも、同様にＨＳ．ＩＦが指定され
、ブランチ成功後のブランチ先命令の実行開始を早めら
れる。

第２図に命令読出し時のアドレスから求められる制御信
号の回路を示す。

アドレスの第２７，２８ビットがともに１１１の場合は
、ブロック内アドレスは２３〜３１を指しており、バツ
ファメモリのブロックの最後の８バイトであるため、Ｈ
Ｓ ． Ｉ Ｆで両バンクから連続した命令を読出すこ
とが不可能なため、ＨＳ．ＩＦを′１ｌ′としないでＮ
ＯＲ．ＩＦを１１１とする。

ＨＳ．ＩＦを″１１とした場合、命令の読出し要求が受
付られた場合には、次の命令読出しアドレスは＋１６す
る必要があり、＋１６信号がセットされ、第１図の加算
回路１で＋１６される。

またＮＯＲ．ＩＦの場合には、＋８信号が１となり、第
１図の加算回路１にて命令読出しアドレスは、＋８され
る。

また、アドレスの第２７ビットがＯで２８が１の場合に
は、偶数バンクのバツファメモリアドレスの最下位ビッ
トを１とする必要があり、このケースには、Ｉｎｖｅｒ
ｔ（２８）ｂｉｔ信号が１となり第１図のオア回路１０
に入力している。

命令処理の流れが乱れるのは、ブランチ命令、割込み処
理、システム状態の変更命令などであり、これらの出現
頻度は、プログラムに依存するが、約３０多である。

この命令処理の乱れが発生した場合に、従来の装置に比
べ、速く命令の実行が開始され、従って、処理能力の向
上が可能となる。

【図面の簡単な説明】

第１図は、本装置のブロック図であり、第２図は、第１
図における回路４の詳細を示すブロック図である。 ３・・・命令アドレスレジスタ、４・・・制御回路、７
・・・バツファメモリのディレクトリ、１５および１６
・・・バツファメモリ、１７および１８・・・命令バツ
ファ。

Claims (1)

【特許請求の範囲】
1. １ 複数バイトからなるブロックを単位としてテータを
   記憶するバツファメモリのメモリ部を複変バンクで構成
   し、各バンクから同時に独立に読出し書込み可能とした
   バツファメモリ装置において読出しを要求するアドレス
   に応じて各バンクから同時に連続したアドレスの命令の
   読出しが可能力・を決定する制御回路を有し、可能な場
   合、各バンクから連続したアドレスの読出しを行なうよ
   うに制御すると共に、可能かどうかに応じて次の命令の
   読出しのための加算値を制御することを特徴とするバツ
   ファメモリ装置。