JPH036546B2 - - Google Patents
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- JPH036546B2 JPH036546B2 JP57028905A JP2890582A JPH036546B2 JP H036546 B2 JPH036546 B2 JP H036546B2 JP 57028905 A JP57028905 A JP 57028905A JP 2890582 A JP2890582 A JP 2890582A JP H036546 B2 JPH036546 B2 JP H036546B2
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8061—Details on data memory access
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- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は科学技術計算でしばしば必要とされる
ベクトルやマトリクスの計算を高速に行なうプロ
セツサに関する。
ベクトルやマトリクスの計算を高速に行なうプロ
セツサに関する。
科学技術計算では少し規模が大きくなるとベク
トルやマトリクスに対する計算を必要とし、計算
機時間がかかる。これらのベクトルやマトリクス
の各要素は通常、計算機のメモリ中で、そのイン
デツクスの順に一定のアドレス間隔で格納される
ことが多い。そこでこのようなデータの集合を
“配列”と呼ぶ。ベクトルプロセツサ（またはア
レイプロセツサ）はこのような、一定のアドレス
間隔で格納されているデータに対して、パイプラ
イン技術を用いて、連続的に高速に同一種類の演
算を行なうよう構成されており、これによつて、
配列に対する計算のスピードを上げようとするも
のである。すなわち従来のベクトルプロセツサは
次のような計算を高速に実行することができる。
トルやマトリクスに対する計算を必要とし、計算
機時間がかかる。これらのベクトルやマトリクス
の各要素は通常、計算機のメモリ中で、そのイン
デツクスの順に一定のアドレス間隔で格納される
ことが多い。そこでこのようなデータの集合を
“配列”と呼ぶ。ベクトルプロセツサ（またはア
レイプロセツサ）はこのような、一定のアドレス
間隔で格納されているデータに対して、パイプラ
イン技術を用いて、連続的に高速に同一種類の演
算を行なうよう構成されており、これによつて、
配列に対する計算のスピードを上げようとするも
のである。すなわち従来のベクトルプロセツサは
次のような計算を高速に実行することができる。
（例 １）
DO10I＝1100
Ａ（Ｉ）＝Ｂ（Ｉ）※Ｃ（Ｉ）
10 CONTINUE
（例 ２）
DO 20 Ｊ＝１，99，２
Ｘ（Ｉ，Ｊ）＝Ｙ（Ｉ，Ｊ）＋Ｚ（Ｊ）
20 CONTINUE
しかし実際の応用では次のような要素毎に計算
内容が異なる場合がかなり頻繁に現われる。
内容が異なる場合がかなり頻繁に現われる。
（例 ３）
DO 30 Ｉ＝1100
IF（Ｇ（Ｉ）．GT.0.0）
Ａ（Ｉ）＝Ａ（Ｉ）＋Ｃ（Ｉ）
IF（Ｇ（Ｉ）．LE.0.0）
Ａ（Ｉ）＝Ａ（Ｉ）※Ｄ（J.I）
30 CONTINUE
この場合には、Ｂ（Ｉ）の正／負（または零）
により演算内容が異なり、かつオペランドが異つ
ているので、パイプラインがその都度中断し、そ
の結果従来のベクトルプロセツサでは高速に処理
できないという問題があつた。
により演算内容が異なり、かつオペランドが異つ
ているので、パイプラインがその都度中断し、そ
の結果従来のベクトルプロセツサでは高速に処理
できないという問題があつた。
本発明は上記事情に鑑みて為されたものであ
り、その目的は指定されたデータの性質によつて
演算内容が異なる配列の計算についても高速化し
たインデツクス限定連続演算ベクトルプロセツサ
を提供することにある。
り、その目的は指定されたデータの性質によつて
演算内容が異なる配列の計算についても高速化し
たインデツクス限定連続演算ベクトルプロセツサ
を提供することにある。
上記欠点を克服するため、例えば上記（例３）
を次のように考えなおす。
を次のように考えなおす。
（第１ステツプ）
POSG＝｛Ｉ｜Ｇ（Ｉ）＞０｝、
NEGG＝｛Ｉ｜Ｇ（Ｉ）≦０｝
（第２ステツプ）
FOR Ie POSG，
Ａ（Ｉ）＝Ａ（Ｉ）＋Ｃ（Ｉ）
（第３ステツプ）
FOR IeNEGG，
Ａ（Ｉ）＝Ａ（２）※Ｄ（Ｊ，Ｉ）
ここでPOSGはＧ（Ｉ）＞０であるようなインデツ
クスＩの集合、NEGGはＧ（Ｉ）≦０であるよう
なインデツクスＩの集合である。本発明のベクト
ルプロセツサは、（第１ステツプ）のようなイン
デツクス集合を生成し記憶する機能と、（第２ス
テツプ），（第３ステツプ）のように、指定したイ
ンデツクス集合に属するインデツクス値に対して
のみオペランドアクセスを連続して行なう機能と
を備えることによつて、このような場合でもパイ
プライン処理の効率を失なわないようにしたもの
である。
クスＩの集合、NEGGはＧ（Ｉ）≦０であるよう
なインデツクスＩの集合である。本発明のベクト
ルプロセツサは、（第１ステツプ）のようなイン
デツクス集合を生成し記憶する機能と、（第２ス
テツプ），（第３ステツプ）のように、指定したイ
ンデツクス集合に属するインデツクス値に対して
のみオペランドアクセスを連続して行なう機能と
を備えることによつて、このような場合でもパイ
プライン処理の効率を失なわないようにしたもの
である。
科学技術計算で何かの臨界曲線の両側である量
の評価式が異なるような場合が非常に多く、この
ようなアプリケーシヨンでは従来のベクトルプロ
セツサは非常に能率の悪いものであつたが、本発
明のベクトルプロセツサにより、そのような場合
でも問題なく高効率で演算を実行できる。
の評価式が異なるような場合が非常に多く、この
ようなアプリケーシヨンでは従来のベクトルプロ
セツサは非常に能率の悪いものであつたが、本発
明のベクトルプロセツサにより、そのような場合
でも問題なく高効率で演算を実行できる。
また、本発明のベクトルプロセツサは、ある式
を評価すると同時に、あらかじめ指定した性質に
よりその評価結果を分類し、インデツクス集合を
発生することができるので、判断分岐命令のよう
な効率の悪いプログラムをほとんど用いずに関数
演算用にプログラムできる。
を評価すると同時に、あらかじめ指定した性質に
よりその評価結果を分類し、インデツクス集合を
発生することができるので、判断分岐命令のよう
な効率の悪いプログラムをほとんど用いずに関数
演算用にプログラムできる。
またスパースマトリクスの場合、マトリクスと
ベクトルの積の計算などで零要素との積和をでき
るだけ行なわないようにすることによつて、計算
を高速化することができるが、本発明のベクトル
プロセツサでは非零要素のみを選択して演算する
ことが容易にできるので、能率的にスパースマト
リクスを取りあつかうことができる（従来は極め
て困難であつた）。
ベクトルの積の計算などで零要素との積和をでき
るだけ行なわないようにすることによつて、計算
を高速化することができるが、本発明のベクトル
プロセツサでは非零要素のみを選択して演算する
ことが容易にできるので、能率的にスパースマト
リクスを取りあつかうことができる（従来は極め
て困難であつた）。
第１図に本発明の一実施例を示す。図におい
て、１０はベクトル演算部、２０はオペランドア
ドレス計算部、３０はインデツクス計算部、５０
はこれらを制御する制御部である。
て、１０はベクトル演算部、２０はオペランドア
ドレス計算部、３０はインデツクス計算部、５０
はこれらを制御する制御部である。
ベクトル演算部１０は、被演算データ、演算結
果データ、その他のデータを収容するデータメモ
リ１１、レジスタＢ１２、レジスタＢ１３、レジ
スタＣ１４、ALU１５、レジスタＡ１６、及び
アドレスレジスタDA１７を有し、指定されたデ
ータすなわちベクトル又はマトリツクス（以下配
列）の演算を実行する。
果データ、その他のデータを収容するデータメモ
リ１１、レジスタＢ１２、レジスタＢ１３、レジ
スタＣ１４、ALU１５、レジスタＡ１６、及び
アドレスレジスタDA１７を有し、指定されたデ
ータすなわちベクトル又はマトリツクス（以下配
列）の演算を実行する。
オペランドアドレス計算部３０は、演算に必要
なオペランドすなわちデータメモリ１１内におけ
る配列のアドレスを計算するもので、乗数の値を
収容するレジスタMA２１、レジスタMB２２、
レジスタMC２３、ベースの値を収容するレジス
タBA２４、レジスタBB２５、レジスタBC２
６、乗算器２７、加算器２８を有する。
なオペランドすなわちデータメモリ１１内におけ
る配列のアドレスを計算するもので、乗数の値を
収容するレジスタMA２１、レジスタMB２２、
レジスタMC２３、ベースの値を収容するレジス
タBA２４、レジスタBB２５、レジスタBC２
６、乗算器２７、加算器２８を有する。
インデツクス計算部３０は、上述した（第１ス
テツプ）に示すようなインデツクス集合を生成し
記憶するもので、インデツクスメモリ３１、レジ
スタ（Ｖ）３２、レジスタＷ３３、レジスタIB0
３４、レジスタIB1３５、レジスタＩ３６、レジ
スタI′３７、加算器３８、アドレスレジスタIA３
９、＋１加算器４０、終了判定回路４１及び正／
負判定回路４２を有する。このベクトルプロセツ
サは基本的に次の演算を行なうことができる。
テツプ）に示すようなインデツクス集合を生成し
記憶するもので、インデツクスメモリ３１、レジ
スタ（Ｖ）３２、レジスタＷ３３、レジスタIB0
３４、レジスタIB1３５、レジスタＩ３６、レジ
スタI′３７、加算器３８、アドレスレジスタIA３
９、＋１加算器４０、終了判定回路４１及び正／
負判定回路４２を有する。このベクトルプロセツ
サは基本的に次の演算を行なうことができる。
FOR Ｉ∈ＵＡ（Ｉ）＝FUNC（Ｂ（
Ｉ），Ｃ（Ｉ））Ｖ＝｛Ｉ｜Ｐ（Ａ（Ｉ））｝ Ｖ＝｛Ｌ｜Ｐ（Ａ（Ｉ））｝ Ｗ＝｛Ｉ｜＞Ｐ（Ａ（Ｉ））｝ ここにFUNC（Ｘ，Ｙ）はALU１５のもつ２項ス
カラ−演算（加減乗除算など）、Ｐ（Ｘ）は次の３
種類の命題関数：Ｘ＞０の時真、Ｘ≧０の時
真、Ｘ＝０の時真、のいずれか。
Ｉ），Ｃ（Ｉ））Ｖ＝｛Ｉ｜Ｐ（Ａ（Ｉ））｝ Ｖ＝｛Ｌ｜Ｐ（Ａ（Ｉ））｝ Ｗ＝｛Ｉ｜＞Ｐ（Ａ（Ｉ））｝ ここにFUNC（Ｘ，Ｙ）はALU１５のもつ２項ス
カラ−演算（加減乗除算など）、Ｐ（Ｘ）は次の３
種類の命題関数：Ｘ＞０の時真、Ｘ≧０の時
真、Ｘ＝０の時真、のいずれか。
Ｕ，Ｖ，Ｗはインデツクスメモリ３１に、Ａ
（Ｉ），Ｂ（Ｉ），Ｃ（Ｉ）はデータメモリ１１に格
納される。命題関数Ｐ（Ｘ）は判定回路４２によ
つて判定される。Ａ（Ｉ），Ｂ（Ｉ），Ｃ（Ｉ）はベ
クトル（すなわち１次元の配列）の時は、データ
メモリ１１のアドレス順に各要素を格納し、従つ
て、その最初の要素（Ａ（０）等）のアドレスを
BAとすると、一般にＡ（Ｉ）のアドレスは、BA
＋Ｉとなる。すなわちベクトルの時はMA，
MB，MCは１となる。一方Ａ（Ｉ），Ｂ（Ｉ），Ｃ
（Ｉ）が２次元以上の配列の一部、例えばＡ（Ｉ）
が３次元配列AA（Ｘ，Ｙ，Ｚ）でＸ＝Ｊ，Ｙ＝
Ｋ，Ｚ＝Ｉなどである時、AA（０，０，０）の
アドレスをBA′とするとＡ（Ｉ）＝AA（Ｊ，Ｋ，
Ｉ）のアドレスはBA′＋Ｊ＋XMAX※Ｋ＋XMAX※
Ｉとなるから、BA′＋Ｊ＋XMAX※Ｋを改ためて
BAとし、XMAX※YMAXをMAとすると、BA＋
MA※Ｉとなる。
（Ｉ），Ｂ（Ｉ），Ｃ（Ｉ）はデータメモリ１１に格
納される。命題関数Ｐ（Ｘ）は判定回路４２によ
つて判定される。Ａ（Ｉ），Ｂ（Ｉ），Ｃ（Ｉ）はベ
クトル（すなわち１次元の配列）の時は、データ
メモリ１１のアドレス順に各要素を格納し、従つ
て、その最初の要素（Ａ（０）等）のアドレスを
BAとすると、一般にＡ（Ｉ）のアドレスは、BA
＋Ｉとなる。すなわちベクトルの時はMA，
MB，MCは１となる。一方Ａ（Ｉ），Ｂ（Ｉ），Ｃ
（Ｉ）が２次元以上の配列の一部、例えばＡ（Ｉ）
が３次元配列AA（Ｘ，Ｙ，Ｚ）でＸ＝Ｊ，Ｙ＝
Ｋ，Ｚ＝Ｉなどである時、AA（０，０，０）の
アドレスをBA′とするとＡ（Ｉ）＝AA（Ｊ，Ｋ，
Ｉ）のアドレスはBA′＋Ｊ＋XMAX※Ｋ＋XMAX※
Ｉとなるから、BA′＋Ｊ＋XMAX※Ｋを改ためて
BAとし、XMAX※YMAXをMAとすると、BA＋
MA※Ｉとなる。
このようにオペランドアドレス計算部２０では
３組の配列Ａ，Ｂ，Ｃに対し、インデツクス値Ｉ
またはI′と乗数MA，MB，MCとベースの値BA，
BB，BCから、乗算器２７と加算器２８を用い
て、実際のデータメモリアドレスDAを計算する
ことができる。
３組の配列Ａ，Ｂ，Ｃに対し、インデツクス値Ｉ
またはI′と乗数MA，MB，MCとベースの値BA，
BB，BCから、乗算器２７と加算器２８を用い
て、実際のデータメモリアドレスDAを計算する
ことができる。
演算を行うべき配列の部分集合は、そのインデ
ツクスＩの集合として、インデツクスメモリ３１
に記憶させるがその形式はインデツクス・チエイ
ンの形式である。ある集合（例えばPOSG）とそ
の補集合（NEGG）とは同時に発生させること
ができ、１つのインデツクスベクトルエリアに２
本のチエインとして記憶される（第２図参照）。
このインデツクスベクトルエリアの先頭番地を
IBとすると、インデツクスＩに対応するインデ
ツクスベクトル要素のアドレスはIB＋Ｉであり、
そこには、このＩと同一グループの次のＩの値が
格納されている。第２図はＩの降順にチエインが
形成されているが、昇順でもまたランダムでもか
まわない。最後のインデツクス値の対応箇所には
終端記号(a)が書き込まれる。
ツクスＩの集合として、インデツクスメモリ３１
に記憶させるがその形式はインデツクス・チエイ
ンの形式である。ある集合（例えばPOSG）とそ
の補集合（NEGG）とは同時に発生させること
ができ、１つのインデツクスベクトルエリアに２
本のチエインとして記憶される（第２図参照）。
このインデツクスベクトルエリアの先頭番地を
IBとすると、インデツクスＩに対応するインデ
ツクスベクトル要素のアドレスはIB＋Ｉであり、
そこには、このＩと同一グループの次のＩの値が
格納されている。第２図はＩの降順にチエインが
形成されているが、昇順でもまたランダムでもか
まわない。最後のインデツクス値の対応箇所には
終端記号(a)が書き込まれる。
このような部分集合（インデツクスチエイン）
の生成方法（第１ステツプ）の一例を説明する。
の生成方法（第１ステツプ）の一例を説明する。
Ｖレジスタ３２及びＷレジスタ３３に終端記
号（ロ）をセツトする。Ｉレジスタ３６に０を
セツトする（又はＩ＝Ｘ）とする。
号（ロ）をセツトする。Ｉレジスタ３６に０を
セツトする（又はＩ＝Ｘ）とする。
データメモリ１１からデータＧ（Ｉ）をRead
する。
する。
判定回路４２により、データＧ（Ｉ）の判定
を行なう。
を行なう。
(i) Ｇ（Ｉ）＞０ならば、Ｖレジスタ３２の内容
をインデツクスメモリ３１のIB1＋Ｉ番地に
書込み、Ｖレジスタ３２にＩレジスタの内容
をセツトする。
をインデツクスメモリ３１のIB1＋Ｉ番地に
書込み、Ｖレジスタ３２にＩレジスタの内容
をセツトする。
(ii) Ｇ（Ｉ）≦０ならば、Ｗレジスタ３３の内容
をインデツクスメモリ３１のIB1＋Ｉ番地に
書込み、Ｗレジスタ３３にＩレジスタ３６の
内容をセツトする。
をインデツクスメモリ３１のIB1＋Ｉ番地に
書込み、Ｗレジスタ３３にＩレジスタ３６の
内容をセツトする。
＋１加算器４０によりＩレジスタ３６の内容
を＋１する（またはインデツクスメモリ３１の
IB0＋Ｉ番地の内容をＩレジスタ３６にセツト
する）。
を＋１する（またはインデツクスメモリ３１の
IB0＋Ｉ番地の内容をＩレジスタ３６にセツト
する）。
終了判定回路４１により、Ｉレジスタ３６の
内容がＩの最大値（または終端記号）であれは
次のへ、そうでなければへもどる。
内容がＩの最大値（または終端記号）であれは
次のへ、そうでなければへもどる。
POSG＝Ｖ，NEGG＝Ｗとする。
すなわちＶレジスタ３２の内容、第２図では
“９”をPOSGとし、Ｗレジスタ３３の内容、第
２図では“10”をNEGGとする。，，の
ステツプで（ ）内を用いた時は部分集合の部分
集合つまり積集合を求めることができる。（Ｘか
つＧ（Ｉ）＞０など） 次に第２ステツプではＩ∈POSGに対する演算
を行なう。この場合、まずPOSGすなわち“９”
をＩレジスタ３６にセツトし、Ｉの更新タイミン
グ（第３図の（※）で、Ｉ＋IB0をアドレスとし
てインデツクスメモリ３１をReadし、読出した
インデツクス値をＩレジスタ３６にセツトするよ
うに動作する。これにより、Ｇ（Ｉ）＞０であるＩ
の値のみが次々とＩレジスタ３６にセツトされ、
それに対し同一演算FUNCがALU１５で行なわ
れる。
“９”をPOSGとし、Ｗレジスタ３３の内容、第
２図では“10”をNEGGとする。，，の
ステツプで（ ）内を用いた時は部分集合の部分
集合つまり積集合を求めることができる。（Ｘか
つＧ（Ｉ）＞０など） 次に第２ステツプではＩ∈POSGに対する演算
を行なう。この場合、まずPOSGすなわち“９”
をＩレジスタ３６にセツトし、Ｉの更新タイミン
グ（第３図の（※）で、Ｉ＋IB0をアドレスとし
てインデツクスメモリ３１をReadし、読出した
インデツクス値をＩレジスタ３６にセツトするよ
うに動作する。これにより、Ｇ（Ｉ）＞０であるＩ
の値のみが次々とＩレジスタ３６にセツトされ、
それに対し同一演算FUNCがALU１５で行なわ
れる。
この動作を第３図を用いて説明する。本実施例
ではＩからはじめて５段のパイプライン制御を行
なつている。第３図では第（ｎ）サイクルから第
（ｎ）＋６）サイクルのみを示している。
ではＩからはじめて５段のパイプライン制御を行
なつている。第３図では第（ｎ）サイクルから第
（ｎ）＋６）サイクルのみを示している。
第（ｎ）サイクルの初めでＩレジスタ３６には
“５”がセツトされると、オペランドアドレス計
算部２０はデータＢ（５）のアドレスを計算する。
すなわち、乗算器２７はＩレジスタ３６の値５と
MBレジスタ２２の乗数を乗算し、この乗算結果
にBBレジスタ２５のベースを加える。この結果
得られた値BB＋５・MBは第（ｎ＋１）サイク
ルの初めでDAレジスタ１７にセツトさる。次に
データメモリ１１のアドレスBB＋５・MBの内
容すなわちデータＢ(5)をReadし、第（ｎ＋２）
サイクルの初めでＢレジスタ１２にセツトされた
後、第（ｎ＋３）サイクルの初めでB′レジスタ
１３にセツトされる。
“５”がセツトされると、オペランドアドレス計
算部２０はデータＢ（５）のアドレスを計算する。
すなわち、乗算器２７はＩレジスタ３６の値５と
MBレジスタ２２の乗数を乗算し、この乗算結果
にBBレジスタ２５のベースを加える。この結果
得られた値BB＋５・MBは第（ｎ＋１）サイク
ルの初めでDAレジスタ１７にセツトさる。次に
データメモリ１１のアドレスBB＋５・MBの内
容すなわちデータＢ(5)をReadし、第（ｎ＋２）
サイクルの初めでＢレジスタ１２にセツトされた
後、第（ｎ＋３）サイクルの初めでB′レジスタ
１３にセツトされる。
一方、同様にして第（ｎ＋１）サイクルでMC
レジスタ２３及びBCレジスタ２６の内容を用い
てオペランドアドレス計算部２０はデータＣ(5)の
アドレスBC＋５・MCを求め、第（ｎ＋２）サ
イクルの初めでDAレジスタ１７にセツトする。
次にDAレジスタ１７の内容で指定されるデータ
メモリ１１の内容すなわちデータＣ(5)がReadさ
れ、第（ｎ＋３）サイクルの初めでＣレジスタ１
４にセツトされる。
レジスタ２３及びBCレジスタ２６の内容を用い
てオペランドアドレス計算部２０はデータＣ(5)の
アドレスBC＋５・MCを求め、第（ｎ＋２）サ
イクルの初めでDAレジスタ１７にセツトする。
次にDAレジスタ１７の内容で指定されるデータ
メモリ１１の内容すなわちデータＣ(5)がReadさ
れ、第（ｎ＋３）サイクルの初めでＣレジスタ１
４にセツトされる。
ALU１５はFUNCの実行に３サイクル（第
（ｎ＋３）〜（ｎ＋５）サイクル）要し、この間
B′レジスタ１３及びＣレジスタ１４の内容は保
持されている。
（ｎ＋３）〜（ｎ＋５）サイクル）要し、この間
B′レジスタ１３及びＣレジスタ１４の内容は保
持されている。
ALU１５の演算結果はデータＡ(5)としてデー
タメモリ１１に収容する必要上、第（ｎ＋３）サ
イクルの初めでＩの値を更新（“５”から“３”
へ）する直前にＩレジスタ３６の内容はI′レジス
タ３７にセツトされる。このI′レジスタ３７に再
セツトされた値“５”を用いて、第（ｎ＋５）サ
イクルでオペランドアドレス計算部２０はデータ
Ａ(5)のアドレスをMAレジスタ２１及びBAレジ
スタ２４の内容を用いて算出し、第（ｎ＋５）サ
イクルの初めでDAレジスタ１７にセツトする。
しかして、第（ｎ＋６）サイクルの初めでALU
の演算結果（FUNC（13(5)，Ｃ(5)）がＡレジスタ
Ａ(5)としてデータメモリ１１にWriteされる。
タメモリ１１に収容する必要上、第（ｎ＋３）サ
イクルの初めでＩの値を更新（“５”から“３”
へ）する直前にＩレジスタ３６の内容はI′レジス
タ３７にセツトされる。このI′レジスタ３７に再
セツトされた値“５”を用いて、第（ｎ＋５）サ
イクルでオペランドアドレス計算部２０はデータ
Ａ(5)のアドレスをMAレジスタ２１及びBAレジ
スタ２４の内容を用いて算出し、第（ｎ＋５）サ
イクルの初めでDAレジスタ１７にセツトする。
しかして、第（ｎ＋６）サイクルの初めでALU
の演算結果（FUNC（13(5)，Ｃ(5)）がＡレジスタ
Ａ(5)としてデータメモリ１１にWriteされる。
このように、ALU１５によるFUNCの実行が
行なわれる３サイクル間、その第１サイクルは直
前の演算結果のデータメモリ１１への書込みとオ
ーバーラツプし、第２、第３サイクルでは夫々次
に演算すべきオペランドの読出しとオーバーラツ
プしている。更にこれらデータメモリ１１への書
込み又は読出しとオーバーラツプして、夫々次の
サイクルで必要となるオペランドのアドレスがオ
ペランドアドレス計算部２０により実行されてい
る。
行なわれる３サイクル間、その第１サイクルは直
前の演算結果のデータメモリ１１への書込みとオ
ーバーラツプし、第２、第３サイクルでは夫々次
に演算すべきオペランドの読出しとオーバーラツ
プしている。更にこれらデータメモリ１１への書
込み又は読出しとオーバーラツプして、夫々次の
サイクルで必要となるオペランドのアドレスがオ
ペランドアドレス計算部２０により実行されてい
る。
このようにしてＩ∈POSGの演算が実行され、
Ｉレジスタ３６に終端マーク（ｍ）がセツトされ
ると終了判定回路４１はこれを検出し、Ｉレジス
タ３６にNEGGすなわち“10”をセツトし、以
下同様にしてＩ∈NEGGの演算が実行される。
Ｉレジスタ３６に終端マーク（ｍ）がセツトされ
ると終了判定回路４１はこれを検出し、Ｉレジス
タ３６にNEGGすなわち“10”をセツトし、以
下同様にしてＩ∈NEGGの演算が実行される。
なお上記実施例ではインデツクス値のグループ
を２組に分けたが一般に複数組に分けその夫々に
ついて異なる演算を実行してもよい。また、上記
実施例ではデータメモリ内の値Ｇ（Ｉ）に基づい
てインデツクスのグループ分けを行つているが、
ALUの演算結果を用いることもできる。
を２組に分けたが一般に複数組に分けその夫々に
ついて異なる演算を実行してもよい。また、上記
実施例ではデータメモリ内の値Ｇ（Ｉ）に基づい
てインデツクスのグループ分けを行つているが、
ALUの演算結果を用いることもできる。
第１図は本発明の一実施例を示す図、第２図及
び第３図は本発明の一実施例を説明するための図
である。 １０…ベクトル演算器、２０…オペランドアド
レス計算部、３０…インデツクス計算部、５０…
制御部。
び第３図は本発明の一実施例を説明するための図
である。 １０…ベクトル演算器、２０…オペランドアド
レス計算部、３０…インデツクス計算部、５０…
制御部。
Claims (1)
- １ データが格納されているデータメモリから、
あらかじめ指定された順序で連続して読出される
データに対し、指定された同一種の演算を連続し
て高速に実行するベクトルプロセツサにおいて、
上記演算結果またはデータメモリからの読出デー
タに対しあらかじめ指定された性質の有無を判定
する判定手段と、上記判定の対象である演算結果
または読出データのインデツクス値を上記判定手
段の判定結果に応じて複数個のグループに分けて
記憶する記憶手段と、この記憶手段から指定され
たグループのインデツクス値を連続して読出す手
段と、前記読出されたインデツクス値から指定ベ
クトルまたはマトリクスの要素のデータメモリ中
のアドレスを計算する手段とを有することを特徴
とするインデツクス限定連続演算ベクトルプロセ
ツサ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57028905A JPS58146969A (ja) | 1982-02-26 | 1982-02-26 | インデツクス限定連続演算ベクトルプロセツサ |
| EP83300817A EP0088544B1 (en) | 1982-02-26 | 1983-02-17 | Index limited continuous operation vector processor |
| DE8383300817T DE3373945D1 (en) | 1982-02-26 | 1983-02-17 | Index limited continuous operation vector processor |
| US07/098,313 US4823258A (en) | 1982-02-26 | 1987-09-18 | Index limited continuous operation vector processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57028905A JPS58146969A (ja) | 1982-02-26 | 1982-02-26 | インデツクス限定連続演算ベクトルプロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58146969A JPS58146969A (ja) | 1983-09-01 |
| JPH036546B2 true JPH036546B2 (ja) | 1991-01-30 |
Family
ID=12261418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57028905A Granted JPS58146969A (ja) | 1982-02-26 | 1982-02-26 | インデツクス限定連続演算ベクトルプロセツサ |
Country Status (4)
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| JP (1) | JPS58146969A (ja) |
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| US4075704A (en) * | 1976-07-02 | 1978-02-21 | Floating Point Systems, Inc. | Floating point data processor for high speech operation |
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-
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-
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-
1987
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| JPS58146969A (ja) | 1983-09-01 |
| EP0088544B1 (en) | 1987-09-30 |
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