JPH02304968A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体記憶装置、特にＤＲＡＭのメモリセ
ル及びその製造方法に関するものである。

（従来の技術） 従来、　ＤＲＡＭセルには、１つのスイッチングトラン
ジスタと、１つのキャパシタから構成されるメモリセル
が広く用いられてきた。この種のメモリセルでは、キヤ
／ｆシタに蓄えられた電荷の有無によって情報を記憶し
、スイッチングトランジスタのオン・オフによって読み
出し、書き込み及び記憶保持動作を行っている。キヤ・
ｆシタの電荷状態を保存するため、一定期間ごとにリフ
レッシュ動作が行われるが、このリフレッシュ期間中、
キャ／（’シタが十分電荷量を保持している必要がある
。

実際のデバイスでは、さまざまな経路のリーク電流や、
アルファ粒子の入射によって発生する電荷の流入等が存
在するため、キヤ・ぐシタの容量値は一定値以上必要と
々る。一方、ＤＲＡＭの高密度化のためのメモリセルの
微細化は目ざましく、これに従い容量値も減少するので
何らかの３次元構造を用いなければキヤ・ぐシタの容量
確保が困難となる。

この種のセル構造として、スタックドキャパシタセルが
ある。第２図（ａ）　（ｂ）に従来のスタックドキャパ
シタセル構造を示す。同図（ａ）は平面パターン図およ
び同図（ｂ）は（ａ）のｃ−ｄ’切断面図である。従来
のスタックドキャパシタセル構造の概要を同図を用いて
説明する。図中１はＰ型シリコン基板で、フィールド酸
化膜２が設けられている。ＭＯＳ型スイッチングトラン
ジスタは、ゲート酸化膜３、ゲート電極４及びソース・
ドレインを形成する拡散層５１Ｌ、５ｂから構成されて
いる。まだキャパシタはストレージ電極８、誘電体薄膜
９、セルグレート電極１０から構成されておシ、ストレ
ージ電極８は、スイッチングトランジスタの一方の拡散
層５ｂと接続開口部２（以下セルコンタクトと称す）で
接続されている。スイッチングトランジスタの他方の拡
散層５ａは接続開口部１２（以下ビットコンタクトと称
す）を介してビット線１３に接続されている６６．１１
は層間絶縁膜１４はパッシベーション膜でアル。

ここで上記のスタックドキャパシタセル構造では第２図
（ａ）に示したとうシ、ストレージ電極８とビットコン
タクト１２との間に合わせ余裕ｔが必要であ夛その分だ
けキャパシタ面積が小さくなってしまう。そこで文献Ｉ
ＥＤＭ　Ｔｅｃｈｎｏｌｏｇｙ　ｄｉｇｅｓｔ。

１９８８年Ｔ　、　Ｅｍａ他著、　”　３−Ｄｉｍｅｎ
ｓｉｏｎａｌ　５ｔａｃｋｅｄＣａｐａｃｉｔｏｒ　　
Ｃｅ１ｌ　　ｆｏｒ　　１６Ｍ　ａｎｄ　　６４ＭＤＲ
ＡＭｓ　”　ｐｐ５９２−５９５．に開示される様な新
しいスタックドキャパシタセル構造が提案された。第３
図（ａ）にその平面パターン図を、同図（ｂ）は同図（
ａ）のｄ　−ｄ’の切断面図を、更に同図（ｃ）は同図
（ａ）のｅ　−ｅ’の切断面図を示す。その概要を同図
を用いて説明する。

図中１５はＰ型シリコン基板、１６はフィールド酸化膜
である。ＭＯ３型スイッチングトランジスタは、ゲート
酸化膜１７、ゲート電極１８、及びソース・ドレインを
形成する拡散層１９ａ、１９ｂから構成されている。ス
イッチングトランジスタの一方の拡散層１９ｍは、ビッ
トコンタクト２１を介してビット線２２に接続されてお
シ、他方の拡散層１９ｂはセルコンタクト２４によシ、
ストレー・ゾ電極２５、誘電体薄膜２６及びセルプレー
ト電極２７から構成されるキャノ母シタに接続されてい
る。２０．２３は層間絶縁膜、２８は・母ッシベーショ
ン膜である。第２図の例と異なシ、フィ−ルド酸化膜に
囲まれたアクティブ領域を凸型に形成し、ビットコンタ
クトを該凸型の突出部にずらして開孔し、更にビット線
２２をフィールド酸化膜上層に配線させることによシ、
第２図に示したビットコンタクト−ストレージ電極余裕
は不必要となシ、その分ストレーノ電極の面積を犬きく
することができる。

（発明が解決しようとする課題） しかしながら第３図（ａ）〜（ｃ）に示す構造のスタッ
クドキャパシタではビット線２２を形成してからセルコ
ンタクトを形成するため、アクティブ領域を凸型に変形
させ該凸型突出部にビットコンタクト２１を開孔させ、
かつビット線２２はアクティブ領域上を避け、フィール
ド酸化膜上層に配線せねばならない、この結果、セル間
短辺方向長Ｃは第３図（ａ）及び（ｃ）のｅ　−ｅ’切
断面図に示す様に、最小でもａｔ　　（ビット線間隔）
＋ｄｘ　　（ビット線−ビットコンタクト余裕）＋ａｓ
　　（ビットコンタクト寸法）＋ｄ４（ビット線−ビッ
トコンタクト余裕）で決まる値より小さくすることはで
きないという欠点があった。

（課題を解決するだめの手段） この発明は前記課題を解決するために、ビット線とスイ
ッチングトランジスタの拡散層との接続にビット線とは
異なる配線層による取り出し電極を用いビットコンタク
トをフィールド上に形成することによシ、１ビツト当シ
のセル間短辺方向長をさらに縮小可能としたものである
。

（作用） この発明によれば、取り出し電極はビット線と拡散層と
の接続を行なう、この取り出し電極はビ、ト綜とは異な
る配線層で形成される為、取り出し電極とビット線とは
オーバーラツプすることができる。この許容されたオー
バーラツプ分が１ビット邑、ｂのセル間短辺方向長Ａの
縮少に寄与し、最小で第１図（ａ）に示すＬｘ　　（ビ
ット線間隔）＋１１　　（ビット線−ビットコンタクト
余裕）＋ｔ。

（ビットコンタクト寸法）まで縮小可能となる。

（実施例） 第１図に本発明の第一の実施例の平面パターン図及び断
面構造を示す、この図に示すように不純物濃度ｌＸ１０
１５〜ＩＸＩＱ”ｃｙ＋ｓ−’程度のＰ型シリコン基板
２９上にフィールド酸化膜３０で取り囲むようにアクテ
ィブ領域が形成され、該アクティブ上にゲート酸化膜３
１１ゲート電極３２及びＮ＋拡散層３３ａ、３３ｂよ構
成るスイッチングトランジスタが形成されている。スイ
ッチングトランジスタの一方の拡散層３３ｍはコンタク
ト３５を介して取り出し電極３６に接続されており、更
に取り出し電極３６は、ビットコンタクト３８によｐフ
ィールド酸化膜３０上で、ビット線３９に接読されてい
る。キャパシタはストレージ電極４２、誘電体薄膜４３
及びセルプレート電極４４で形成され、ストレージ電極
４２はセルコンタクト４１によシスイツチングトランジ
スタの他方の拡散層３３ｂと接続されている。３４　、
３７　。

４０は層間絶縁、４５はノクッシペーション膜である。

まだスイッチングトランジスタのゲート電極３２はワー
ド線をも兼ねている。以上の構成に於て、ワード線をハ
イレベルにすることによシ、スイッチングトランジスタ
をオン状態にし、ビット線３９を通してキャパシタに情
報を書き込んだシ逆にキヤ・ぞシタからビット線に情報
を読み出したシする。ワード線がローレベルの時は、ス
イッチングトランジスタはオフ状態となシキャパシタの
内容は保持される。

第４図は、本発明の第一の実施例を示す製造工程断面図
である。なお膜厚は一例にすぎず適宜選択できる。まず
、不純物濃度Ｉ　Ｘ　１０””〜ＩＸ１０１６ａｎ−３
程度のＰ型シリコン基板２９に、図示してはいないが、
メモリセル部全体の基板に５×１０１６〜２　Ｘ　１０
１７０−３程度の濃度でＰウェルを形成した後ＬＯＣＯ
Ｓ法を用い５００　ｎｍ程度のフィールド酸化膜３０を
形成する。次にスイッチングトランジスタのゲート酸化
膜３１を熱酸化によシ膜厚１５　ｎｍ程度成長させゲー
ト電極となるポリシリコン３２を低圧ＣＶＤ法によｌ）
　３００　ｎｍ程度全面に堆積させる。次にポリシリコ
ン３２の抵抗を下げるために該ポリシリコン３２にリン
を高濃度にドープする。次にホトリソグラフィー及びエ
ッチ／グによシ、ポリシリコン３２、ゲート酸化膜３１
をパターニングする。その後ヒ素をイオン注入すること
によｆｉＮ＋拡散層３３ａ、３３ｂを形成し、第４図（
ａ）に示す構造を得る。次にＣＶＤ、法によシ酸化膜３
４を１００〜２００　ｎｍ程度全面に堆積させスイッチ
ングトランジスタの一方の拡散層３３１Ｌと取り出し電
極３６を接続させるだめのコンタクトホール３５を通常
のホトリングラフイー及びエツチングによシ開孔する。

更に取り出し電極となるポリシリコン３６を低圧ＣＶＤ
法により２００　ｎｍ程度、全面に堆積させ、リンを高
濃度にドープして第４図（ｂ）に示す構造を得る。次に
ポリシリコン３６をホトリングラフイー及びエツチング
によシバターニングして取り出し電極３６′を形成し、
ＣＶＤ法により酸化膜３７を１００〜２００ｎｍ程度堆
積させる。ここで取り出し電極がフィールド酸化、膜上
まで延在して形成されているので、ビ。

トコンタクトをフィールド酸化膜上に形成することがで
きるのである。そして取り出し電極３６と上層配線とを
接続させるためのど、トコンタクトホール３８を開孔さ
せる。本発明では、ビットコンタクトをフィールド酸化
膜上に形成したことによシ、セル短辺方向長のうち、フ
ィールド側のビット線−ビットコンタクト余裕をなくす
ことができるのである。更に、低圧ＣＶＤ法によＪ２５
０ｎｍ程度のポリシリコンを全面に堆積させ、リンを高
濃度にドープした後、スバ、り法によシ、１５０ｎｍ程
度のタングステンシリサイドを全面に堆積させビット線
となるタングステン・ポリサイド層３９を形成し、第４
図（Ｃ）に示す構造を得る。次にホトリソグラフィー及
びエツチングによシタングステンポリサイド層３９をツ
クターニングしてビット線３９′を形成し、ＣＶＤ法に
よシ酸化膜４０を１００〜２００　ｎｍ程度に堆積させ
る。以上の工程で本発明のメモリセルの特徴的な構造が
実現される０次にホトリソグラフィー及びエツチングに
よシセルコンタクト４１を開孔し、ストレージ電極とな
るポリシリコン４２を低圧ＣＶＤ法により２００ｎｍ程
度全面に堆積させ抵抗を下げるためリンを高濃度にドー
プして第４図（ｄ）に示す構造を得る。次にポリシリコ
ン４２をホトリソグラフィー及び工、チングによシバタ
ーニングしてストレージ電極４２′を形成し、キャパシ
タの誘電体薄膜となるシリコン窒化膜４３を低圧ＣＶＤ
法によシ５〜１０ｎｍ堆積させ更に窒化膜の欠陥密度を
下げ、耐圧を上げる目的で９００℃前後のウェット酸素
雰囲気でアニールを施す。更にセルプレート電極となる
ぼりシリコン４４を低圧ＣＶＤ法によシ全面に堆積させ
リンを高濃度にドーグする。最後に窒化膜４５をノクッ
シペーション膜としてつけ第４図（ａ）の最終構造を得
る。

第５図は本発明の第二の実施例を示す製造工程断面図で
ある。なお、膜厚は一例にすぎず適宜選択できる。まず
、不純物濃度１×１０〜１ｘ１０１６ｃｒｎ−３程度の
Ｐ型シリコン基板２９に図示してい々いが、メモリセル
部全体の基板に５×１０〜２Ｘ　１０１７ｃｍ−’程度
の濃度でＰウェルを形成する。

ＬＯＣＯ８法を用い５００　ｎｍ程度のフィールド酸化
膜４７を形成する。次にスイッチングトランジスタのゲ
ート酸化膜４８を熱酸化法によシ１５　ｎｍ程度成長さ
せ、ゲート電極となるぼりシリコン４９を低圧ＣＶＤ法
によシ、３００　ｎｍ程度全面に堆積させる。次にポリ
シリコン４９の抵抗を下げるために該ぼりシリコン４９
にリンを高濃度にドープする。

その後、ＣＶＤ法によシ酸化膜５０を１００　ｎｍ程度
堆積させ第５図（ａ）の構造を得る。次にホトリソグラ
フィー及びエツチングによシ、酸化膜５０、ポリシリコ
ン４９、ゲート酸化膜４８をノぐターニングする。その
後、ヒ素をイオン注入することによシＮ＋拡散層５１１
Ｌ、５１ｂを形成する。その後ＣＶＤ法によシ酸化膜５
２を、２００　ｎｍ程度堆積させて第５図（ｂ）の構造
を得る。次に、異方性エツチングを施し、スイッチング
トランジスタのゲート電極４９．及び酸化膜５０の側壁
にサイドウオール５２′を形成する。その後、電極とな
るポリシリコン５３を低圧ＣＶＤ法により　２００　ｎ
ｍ程度全面に堆積して、リンを高濃度にドーグして第５
図（Ｃ）の構造を得る。次にホトリソグラフィー及びエ
ツチングによシ、電極５３をパターニングする。この工
程で、電極５３とスイッチングトランジスタの拡散Ｎ５
１ａ、ｓｘｂとのコンタクトが自己整合的に形成される
と同時にフィールド酸化膜上にビットコンタクトを開口
させるだめの取り出し電極が形成される。次にＣＶＤ法
によシ酸化膜５４を２００　ｎｍ程度堆積させ、更にビ
ットコンタクトホール５５を開孔する。その後、ビット
線となるタングステンプリサイド層５６を低圧ＣＶＤ法
及びスノンッタ法によシ第〒の実施例と同様に形成し第
５図（ｄ）の構造を得る。以下第４図の（Ｃ）以降と同
一のプロセスを施すことによシ第５図（ａ）の最終構造
を得る。

（発明の効果） 以上詳細に説明しだ通シ、この発明によれば、ビット線
とスイッチングトランジスタの拡散層との接続にビット
線とは異なる配線層による取り出し電極を用いビットコ
ンタクトをフィールド上に形成している。この方法に従
えば第１図（ｅ）に示す通シ取り出し電極とビット線と
は互いにオーバーラツプすることができる。この許容さ
れたオーバーラツプ分がセル間短辺方向長Ａの縮少に寄
与し、フィールド側の（ビット綜−ビットコンタクト余
裕）をなくすことができる。このためセル間短辺方向長
Ａは最小で４１（ビット線間隔）＋ｔ２（ビット線−ビ
ットコンタクト余裕）＋ｔｓ　　（ビットコンタクト寸
法）まで縮少が可能となる。

【図面の簡単な説明】

第１図は、本発明の第１の実施例、第２図は従来のスタ
ックドキャパシタセル構造（１）、第３図は従来のスタ
ックトキャ・やシタセル構造（２＞、第４図は本発明の
第１の実施例の工程断面図、第５図は本発明の第２の実
施例の工程断面図である。 ２９…Ｐ型シリコン基板、３０・・・フィールド酸化膜
、３１・・・ゲート絶縁膜、３２・・・ゲート電極、３
３ａ、３３ｂ・・・Ｎ＋拡散層、３５・・・コンタクト
ホール、３６・・・取り出し電極、３８・・・ビットコ
ンタクト、３９・・・ビット線、４１・・・セルコンタ
クト、４２・・・ストレージ電極、４３・・・誘電体薄
膜、４４・・・セルプレート、３４　、３７　、・４０
・・・層間絶縁膜。 、本、発ｎ月　Φ１−一　の　ｊミ幾１クリ第１図 １疋奄幀２−．７トキツ１ぐシフーレ通ｔき（１）第２
図 セ、１／−＆鎚ｌｆｆｌｌＷｍ図　　　　　　　　　　
　でル短辺方向軸図Ａｌｌ　叩ｔｒ　Ｌ　−ｎ　１％イ
５１１　ｆｆｉ　：Ｌ程ｆｆｒ＆ＩＩＩ第４図 ｅｒ’ｌ）−煽ｊＵプｒ　ｉｉｌ　ピｒｆ１コず賢１１
＠　　　　　　　　　　　　　　ｆ　ｒ’Ｊ　％う２ｚ
二；々１ＩｉｉＩＩｆｏ　図本爬Ｊ呂Φ芥二ｎ実絶ツク
１１の工譚ｌ竺面凹第５図

Claims (2)

【特許請求の範囲】
1. （１）第１導電型半導体基板上に、選択的に形成された
   フィールド酸化膜と、該酸化膜に囲まれたアクティブ領
   域上に一方向に延在して形成されたゲートがワード線を
   成すＭＯＳ型スイッチングトランジスタと、このスイッ
   チングトランジスタの第２導電型の第１拡散層と第１の
   接続開口部を介して接続され、かつアクティブ領域及び
   フィールド領域上に積層して形成されたキャパシタとか
   らなる１トランジスタ・１キャパシタのＤＲＡＭセルに
   於て、前記スイッチングトランジスタの第２導電型の第
   ２拡散層とスイッチングトランジスタの直近のアクティ
   ブ領域上に設けられた第２の接続開口部を介して接続さ
   れ、かつワード線と同一方向に、フィールド酸化膜上ま
   で延在して形成された取り出し電極と、この電極のフィ
   ールド酸化膜上まで延在させた部分に、ビット線接続開
   口部を介して接続され、かつフィールド酸化膜の上層に
   、ワード線と直交するように形成されたビット線とを有
   することを特徴とする半導体記憶装置。
2. （２）１トランジスタ・１キャパシタ型のＤＲＡＭセル
   の製造方法において （ａ）第１導電型半導体基板上に選択的にフィールド酸
   化膜を形成し、このフィールド酸化膜に囲まれたアクテ
   ィブ領域上にゲート絶縁膜、ワード線となるゲート電極
   、第２導電型拡散層を順次形成してＭＯＳ型スイッチン
   グトランジスタを形成する工程と、 （ｂ）その後、前記基板上全面に絶縁膜を形成し、前記
   スイッチングトランジスタの第２導電型の第１拡散層上
   に第１の接続開口部を開孔し、前記第２導電型の第１拡
   散層と第１の接続開口部を介して接続される取り出し電
   極をワード線と同一方向にフィールド酸化膜上まで延在
   して形成する工程と、 （ｃ）その後、前記基板上全面に絶縁膜を形成し、前記
   取り出し電極のフィールド酸化膜上まで延在させた部分
   にビット線接続開口部を開孔し、該取り出し電極と前記
   開口部を介して接続されるビ、ト線をフィールド酸化膜
   の上層にワード線と直交するように形成する工程と、 （ｄ）その後、前記基板上全面に絶縁膜を形成し、スイ
   ッチングトランジスタの第２導電型の第２拡散層上にス
   トレージ電極との第２接続開口部を開孔し、前記第２導
   電型の第２拡散層と前記第２の接続開口部を介して接続
   されるストレージ電極をアクティブ領域及びフィールド
   領域上に積層して形成する工程と、 （ｅ）その後、ストレージ電極の上層に、誘電体薄膜と
   接地電極を順次積層させてキャパシタを形成する工程と
   を具備してなる半導体装置の製造方法。