JPH0210774A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH0210774A JPH0210774A JP63161813A JP16181388A JPH0210774A JP H0210774 A JPH0210774 A JP H0210774A JP 63161813 A JP63161813 A JP 63161813A JP 16181388 A JP16181388 A JP 16181388A JP H0210774 A JPH0210774 A JP H0210774A
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- gate
- film
- floating gate
- control gate
- floating
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/684—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection
- H10D30/686—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection using hot carriers produced by avalanche breakdown of PN junctions, e.g. floating gate avalanche injection MOS [FAMOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
- H10D30/6893—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode wherein the floating gate has multiple non-connected parts, e.g. multi-particle floating gate
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- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は微細化に好適であり、かつ信頼性の向上が図
られる半導体記憶装置およびその製造方法に関するもの
である〇 〔従来の技術〕 データを自由にプログラムでき、しかも、電気的に書込
み、消去が可能な構造のメモリ素子にＥＥＰＲＯＭ （
Ｂｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ
ｐｒｏｇｒａ−ｍａｂｌｅ ＲＯＭ ）がある。近年
、例えばシリコン基板上の薄い酸化膜を介したトンネル
電流により、上記基板上に設けられる電荷保持用の浮遊
ゲートと電荷、例えば１子のやシとシを行う方式のもの
が提案されている。そのひとつに、例えば特公昭６２−
４１４３１号公報に示された構造のものがある。このも
のは、基本セルがメモリトランジスタと選択用ＭＯ８（
Ｍｅｔａｌ ０ｘｉｄｅ ８ｅｍｉａｏｎｄｕａｔｏｒ
） ）ランジスタとの２トランジスタで構成される。
られる半導体記憶装置およびその製造方法に関するもの
である〇 〔従来の技術〕 データを自由にプログラムでき、しかも、電気的に書込
み、消去が可能な構造のメモリ素子にＥＥＰＲＯＭ （
Ｂｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ
ｐｒｏｇｒａ−ｍａｂｌｅ ＲＯＭ ）がある。近年
、例えばシリコン基板上の薄い酸化膜を介したトンネル
電流により、上記基板上に設けられる電荷保持用の浮遊
ゲートと電荷、例えば１子のやシとシを行う方式のもの
が提案されている。そのひとつに、例えば特公昭６２−
４１４３１号公報に示された構造のものがある。このも
のは、基本セルがメモリトランジスタと選択用ＭＯ８（
Ｍｅｔａｌ ０ｘｉｄｅ ８ｅｍｉａｏｎｄｕａｔｏｒ
） ）ランジスタとの２トランジスタで構成される。
そのため、セル面積が大きく、高集積化にともなってチ
ップ面積の増大を招くといった欠点がめった。これを改
良したものに、１トランジスタ構成で、電気的に一括消
去が行えるＥＥＰＲＯＭ、いわゆるフラッシュＥＥＰＲ
ＯＭが提案されている。第７図ないし第９図は、例えば
Ｉ ＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ８ｏ１．１ｄ−８
ｔａｔｅＣ１ｒｃｕｉｔｓ 、 Ｖｏｌ、ＳＣ−２２、
Ｎｏ、５ （１９８’７ 、Ｐ、６’７６〜Ｐ、６８３
）に示された、この種の従来の１トランジスタ型フラ
ッシュＥＥＰＲＯＭを示す図であシ、第７図はその要部
の概略平面図、第８図および第９図はそれぞれ第７図の
■−■線、 ｌＸ−ｆｆ線における概略断面図である。
ップ面積の増大を招くといった欠点がめった。これを改
良したものに、１トランジスタ構成で、電気的に一括消
去が行えるＥＥＰＲＯＭ、いわゆるフラッシュＥＥＰＲ
ＯＭが提案されている。第７図ないし第９図は、例えば
Ｉ ＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ８ｏ１．１ｄ−８
ｔａｔｅＣ１ｒｃｕｉｔｓ 、 Ｖｏｌ、ＳＣ−２２、
Ｎｏ、５ （１９８’７ 、Ｐ、６’７６〜Ｐ、６８３
）に示された、この種の従来の１トランジスタ型フラ
ッシュＥＥＰＲＯＭを示す図であシ、第７図はその要部
の概略平面図、第８図および第９図はそれぞれ第７図の
■−■線、 ｌＸ−ｆｆ線における概略断面図である。
この構造のものは、内央部では、シリコン単結晶等よυ
なる半導体基板（１）（以下、基板と称す）、例えばＰ
型の基板（１）の−主面に不純物理、例えばＮ型のソー
ス（７）、ドレイン（８）が難関して形成されている。
なる半導体基板（１）（以下、基板と称す）、例えばＰ
型の基板（１）の−主面に不純物理、例えばＮ型のソー
ス（７）、ドレイン（８）が難関して形成されている。
これらソース（７）、ドレイン（８）に挾まれた、チャ
ネルが形成されるべき領域上には、それぞれ下部に厚い
ゲート酸化膜（４）、薄いゲート酸化膜（５）を有する
制御グー） ＋２１ 、浮遊ゲート（３）が形成されて
いる。この浮遊ゲート（３）上には、薄い眉間膜（６）
を介在させて、ワード線を兼ねる上記制御ゲート（２）
の一端部が被覆するように積層状に配設されておシ、他
端部が１記浮遊ゲート（３）の側面側の上記厚いゲート
酸化膜（４）上に延設されている。このとき、上記制御
ゲート（２）は、上記浮遊ゲート（３）に対してマスク
合せされて形成される。上記制御グー） ＋２１ 、浮
遊ゲート（３）の両側に配設される上記ソース（７）、
ドレイン（８）は、上記ゲート（２） 、 （３１パタ
ーンを利用して不純物が導入されることによシ、自己整
合的に形成される。
ネルが形成されるべき領域上には、それぞれ下部に厚い
ゲート酸化膜（４）、薄いゲート酸化膜（５）を有する
制御グー） ＋２１ 、浮遊ゲート（３）が形成されて
いる。この浮遊ゲート（３）上には、薄い眉間膜（６）
を介在させて、ワード線を兼ねる上記制御ゲート（２）
の一端部が被覆するように積層状に配設されておシ、他
端部が１記浮遊ゲート（３）の側面側の上記厚いゲート
酸化膜（４）上に延設されている。このとき、上記制御
ゲート（２）は、上記浮遊ゲート（３）に対してマスク
合せされて形成される。上記制御グー） ＋２１ 、浮
遊ゲート（３）の両側に配設される上記ソース（７）、
ドレイン（８）は、上記ゲート（２） 、 （３１パタ
ーンを利用して不純物が導入されることによシ、自己整
合的に形成される。
この場合、上記制御ゲート（２）の延設部側に上記ソー
ス（７）、上記浮遊ゲート（３）側に上記ドレイン（８
）が配設され、それら各一部が上記ソース（７）、ドレ
イン（８）の各一部と重なるようになっている。上記基
板（１）上には、上記制御ゲート（２）を覆うように厚
い層間膜（９）が設けられており、その厚い眉間膜（９
）の主面から、上記ドレイン（８）の主面の一部にわた
ってコンタクトホールａ１が開孔されている。上記厚い
層間膜（９）上には、ビット線を兼ねる、アルンニウム
（Ａｎ）等よルなる配線（ロ）が形成され、その配線（
６）が上記コンタクトホール叫を介して上記ドレイン（
８）に電気的に接続される構造を有している。
ス（７）、上記浮遊ゲート（３）側に上記ドレイン（８
）が配設され、それら各一部が上記ソース（７）、ドレ
イン（８）の各一部と重なるようになっている。上記基
板（１）上には、上記制御ゲート（２）を覆うように厚
い層間膜（９）が設けられており、その厚い眉間膜（９
）の主面から、上記ドレイン（８）の主面の一部にわた
ってコンタクトホールａ１が開孔されている。上記厚い
層間膜（９）上には、ビット線を兼ねる、アルンニウム
（Ａｎ）等よルなる配線（ロ）が形成され、その配線（
６）が上記コンタクトホール叫を介して上記ドレイン（
８）に電気的に接続される構造を有している。
また、周辺部では、Ｌ記制御グー） ｔ２） 、浮遊グ
ー ） （３１の下部に、素子分離用の厚いフィールド
酸化膜（６）が配設されており、さらに１その下には電
流リーク防止用のチャネルストッパ（至）が配設される
構造を有している。
ー ） （３１の下部に、素子分離用の厚いフィールド
酸化膜（６）が配設されており、さらに１その下には電
流リーク防止用のチャネルストッパ（至）が配設される
構造を有している。
従来の半導体装置は以上のようであり、基板（１）上に
、それぞれ下部に薄いゲート酸化膜（５）、厚いゲート
酸化膜（４）を有する浮遊グー） （３） 、制御ゲー
ト（２）が設けられ、この制御ゲート（２）は、上記浮
遊ゲート（３）に対してマスク合せされて、その一端部
が薄い層間膜（６）を介して上記浮遊ゲート（３）上を
覆うような形状となされ、その部分が積層状となってお
り、他端部が上記浮遊ゲート（３）の側面側に延設され
る形状となっている。上記浮遊グー） （３） 。
、それぞれ下部に薄いゲート酸化膜（５）、厚いゲート
酸化膜（４）を有する浮遊グー） （３） 、制御ゲー
ト（２）が設けられ、この制御ゲート（２）は、上記浮
遊ゲート（３）に対してマスク合せされて、その一端部
が薄い層間膜（６）を介して上記浮遊ゲート（３）上を
覆うような形状となされ、その部分が積層状となってお
り、他端部が上記浮遊ゲート（３）の側面側に延設され
る形状となっている。上記浮遊グー） （３） 。
制御ゲート（２）が形成された険、これらゲート（２）
。
。
（３）パターンを利用して上記基板（１）に不純物が導
入され、その両側部に自己整合的にソース（７）、ドレ
イン（８）が形成され、それらソース（力、ドレイン（
８）間にチャネル領域が形成されるものである。そのた
め、上記基板（１）上には、上記浮遊ゲート（３）と、
その上の積層部を除く上記制御ゲート（２）とが形成さ
れて、これらを含む、いわゆる基本セルの平面的な占有
面積が大きくなり、微細化が阻害されてしまうものであ
った０また、上記制御ゲート（２）の形成の際、上記浮
遊ゲート（３）に対して一定精度でマスク合せすること
が難しく、そのずれが生じることによシ、チャネル領域
が変動することＫなる。
入され、その両側部に自己整合的にソース（７）、ドレ
イン（８）が形成され、それらソース（力、ドレイン（
８）間にチャネル領域が形成されるものである。そのた
め、上記基板（１）上には、上記浮遊ゲート（３）と、
その上の積層部を除く上記制御ゲート（２）とが形成さ
れて、これらを含む、いわゆる基本セルの平面的な占有
面積が大きくなり、微細化が阻害されてしまうものであ
った０また、上記制御ゲート（２）の形成の際、上記浮
遊ゲート（３）に対して一定精度でマスク合せすること
が難しく、そのずれが生じることによシ、チャネル領域
が変動することＫなる。
しかも、上記制御ゲート（２）、浮遊ゲート（３）間に
形成される積層部の面積も変動することになる。その結
果、チャネル長がばらついて、特に、チャネル長が大き
くなると抵抗が増大し、セル電流が小さくなってしまう
。また、上記積層部における結合容量が変動することに
よって、セル部における書込み状態やセル部からの読出
し電流がばらついてしまう。従って、電気特性の劣化を
招いてしまい、信頼性の損われたものになってしまうと
−う問題点があった。
形成される積層部の面積も変動することになる。その結
果、チャネル長がばらついて、特に、チャネル長が大き
くなると抵抗が増大し、セル電流が小さくなってしまう
。また、上記積層部における結合容量が変動することに
よって、セル部における書込み状態やセル部からの読出
し電流がばらついてしまう。従って、電気特性の劣化を
招いてしまい、信頼性の損われたものになってしまうと
−う問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、平面的な占有面積が低減され、微細化に好適
であり、しかも、電気特性の劣化が抑止されて信頼性の
向上が図られる半導体記憶装置およびその製造方法を得
ることを目的とする。
たもので、平面的な占有面積が低減され、微細化に好適
であり、しかも、電気特性の劣化が抑止されて信頼性の
向上が図られる半導体記憶装置およびその製造方法を得
ることを目的とする。
この発明に係る半導体記憶装置は、基板の一生面上に絶
縁層を介して配設される制御ゲートと、その上部に配設
される第１の浮遊ゲートと、この第１の浮遊ゲートと互
いに電気的に接続され、上記制御ゲートの一側面側に配
設される第２の浮遊ゲートとを備え、これら第１の浮遊
ゲートおよび第２の浮遊ゲートが上記制御ゲートとは絶
縁層を介在させて設けられ、上記第２の浮遊ゲートの下
に介在する上記絶縁層の一部が信号電荷をトンネリング
によシ通過しうるように薄く形成される構造を有する。
縁層を介して配設される制御ゲートと、その上部に配設
される第１の浮遊ゲートと、この第１の浮遊ゲートと互
いに電気的に接続され、上記制御ゲートの一側面側に配
設される第２の浮遊ゲートとを備え、これら第１の浮遊
ゲートおよび第２の浮遊ゲートが上記制御ゲートとは絶
縁層を介在させて設けられ、上記第２の浮遊ゲートの下
に介在する上記絶縁層の一部が信号電荷をトンネリング
によシ通過しうるように薄く形成される構造を有する。
また、この発ＩＵＫ係る半導体記憶装置の製造方法は、
基板の一生面上に形成される絶縁層上に制御ゲートを形
成する第１工程と、この制御ゲートｔ−覆うように絶縁
層を介して浮遊ゲートとなりうる膜を形成した後、上記
制御ゲート上の上記浮遊ゲートとなりうる膜の一部を覆
うレジストパターンを形成する第２工程と、このレジス
トパターンをマスクに上記浮遊ゲートとなりうる膜をエ
ツチング除去し、上記制御ゲート上と上記制御ゲートの
両側面側の上記絶縁層上の段差部とに上記浮遊ゲートと
なりうる膜の一部を互いに電気的に接続された状態で残
存せしめる第３工程と、上記制御ゲートの一側面側の残
存膜を選択的に除去し、第１の浮遊ゲートと第２の浮遊
ゲートとが形成される第４工程とを含むものである。
基板の一生面上に形成される絶縁層上に制御ゲートを形
成する第１工程と、この制御ゲートｔ−覆うように絶縁
層を介して浮遊ゲートとなりうる膜を形成した後、上記
制御ゲート上の上記浮遊ゲートとなりうる膜の一部を覆
うレジストパターンを形成する第２工程と、このレジス
トパターンをマスクに上記浮遊ゲートとなりうる膜をエ
ツチング除去し、上記制御ゲート上と上記制御ゲートの
両側面側の上記絶縁層上の段差部とに上記浮遊ゲートと
なりうる膜の一部を互いに電気的に接続された状態で残
存せしめる第３工程と、上記制御ゲートの一側面側の残
存膜を選択的に除去し、第１の浮遊ゲートと第２の浮遊
ゲートとが形成される第４工程とを含むものである。
この発明における第３の導電体は、導電体となシうる膜
がエツチングされることにより自己整合的に、第１の導
電体の一側面側に形成され、しかも、それが有する面積
が小さな本のに形成可能である。
がエツチングされることにより自己整合的に、第１の導
電体の一側面側に形成され、しかも、それが有する面積
が小さな本のに形成可能である。
従って、基板上に上記第１の導電体、第３の導電体が配
設されてもそれが占有する平面的な面積は小さなものと
なる。また、第２の導電体は、上記第１の導電体の上部
頭載に配設されれば良く、高精度なマスク合せによる形
成が不要となり、マスク合せずれによって生ずる影響が
回避される。
設されてもそれが占有する平面的な面積は小さなものと
なる。また、第２の導電体は、上記第１の導電体の上部
頭載に配設されれば良く、高精度なマスク合せによる形
成が不要となり、マスク合せずれによって生ずる影響が
回避される。
そのため、上記第１の導電体、第２の導電体間に構成さ
れる結合容量の変動が抑止されるとともに、上記第１の
導電体、第３の導電体の下に形成されるチャネル長の変
動が抑止される作用を有する。
れる結合容量の変動が抑止されるとともに、上記第１の
導電体、第３の導電体の下に形成されるチャネル長の変
動が抑止される作用を有する。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例の半導体装置における要部の概
略平面構造を示す図で６９、第２図および第３図は第１
図のト」線およびＩ−１線における概略平面構造を示す
図である。このものの構造は、内央部において、例えば
Ｐ型の基板（１）の−上面に不純物層、例えばＮ型のソ
ース（ハ）、ドレイン（ハ）が離間して配設され、これ
らソース翰。
図はこの発明の一実施例の半導体装置における要部の概
略平面構造を示す図で６９、第２図および第３図は第１
図のト」線およびＩ−１線における概略平面構造を示す
図である。このものの構造は、内央部において、例えば
Ｐ型の基板（１）の−上面に不純物層、例えばＮ型のソ
ース（ハ）、ドレイン（ハ）が離間して配設され、これ
らソース翰。
ドレイン（財）間に形成されるべきチャネル領域上には
、第１のゲート酸化膜α力を介して制御ゲート四が配設
され、この制御ゲートＭの上部には第１の浮遊グー）
（２ａａ）が配設されている。上記制御ゲート翰の一側
面側には、その横に並ぶように第２の浮遊グー） （２
８ｂ）が第２のゲート酸化膜翰を介して配設されている
。ここでは、上記ドレイン（ハ）側には第２の浮遊グー
） （２８ｂ）が、上記ソース（財）側には制御ゲート
翰が配設される。上記制御ゲート四と上記第１の浮遊グ
ー） （２８ａ） 、第２の浮遊グー） （２８１＋）
との間には薄い層間Ｍα０が介在されている。それらＭ
ｌの浮遊ゲー） （２８ａ） 、第２の浮遊グー） （
２ｓｂ）の浮遊ゲート（ハ）を被覆するように厚い層間
膜に）が形成され、その主面から上記ドレイン（ハ）の
主面の一部にわた夛コンタクトホール（ホ）が開孔され
ている０上記厚い眉間膜（１）上には配線（財）が形成
され、この配線（財）が上記コンタクトホール（イ）を
介して上記ドレイン（財）に接合される構造を有してい
る。
、第１のゲート酸化膜α力を介して制御ゲート四が配設
され、この制御ゲートＭの上部には第１の浮遊グー）
（２ａａ）が配設されている。上記制御ゲート翰の一側
面側には、その横に並ぶように第２の浮遊グー） （２
８ｂ）が第２のゲート酸化膜翰を介して配設されている
。ここでは、上記ドレイン（ハ）側には第２の浮遊グー
） （２８ｂ）が、上記ソース（財）側には制御ゲート
翰が配設される。上記制御ゲート四と上記第１の浮遊グ
ー） （２８ａ） 、第２の浮遊グー） （２８１＋）
との間には薄い層間Ｍα０が介在されている。それらＭ
ｌの浮遊ゲー） （２８ａ） 、第２の浮遊グー） （
２ｓｂ）の浮遊ゲート（ハ）を被覆するように厚い層間
膜に）が形成され、その主面から上記ドレイン（ハ）の
主面の一部にわた夛コンタクトホール（ホ）が開孔され
ている０上記厚い眉間膜（１）上には配線（財）が形成
され、この配線（財）が上記コンタクトホール（イ）を
介して上記ドレイン（財）に接合される構造を有してい
る。
また、周辺部において、上記第１の浮遊ゲート（ｚｓａ
）と第２の浮遊ゲー） （２８ｂ）とは両端部で接合さ
れており、これら浮遊ゲート（ハ）と上記制御ゲート翰
とは、素子分離用のフィールド酸化膜ａθ上に配設され
ている。このフィールド酸化膜（至）の下には、電流リ
ーク防止用のチャネルストッパ層αＱが配設される構造
を有している。
）と第２の浮遊ゲー） （２８ｂ）とは両端部で接合さ
れており、これら浮遊ゲート（ハ）と上記制御ゲート翰
とは、素子分離用のフィールド酸化膜ａθ上に配設され
ている。このフィールド酸化膜（至）の下には、電流リ
ーク防止用のチャネルストッパ層αＱが配設される構造
を有している。
このような構造を有する半導体記憶装置は、第４図（１
）〜（ｆ）に示す製造工程によシ得られる。
）〜（ｆ）に示す製造工程によシ得られる。
りず、例えばＰ型の基板＋１）上にマスクとなる膜、例
えばシリコン酸化膜、シリコン窒化膜よυなる二層膜を
、熱酸化法、ＯＶＤ法等によシ順次、所定膜厚に形成し
た後、これを選択的にエツチング除去してパターン化す
る０この後、このパターン化された二層膜をマスクに上
記基板（１１に、例えばＰ型の不純物をイオン注入等に
よシ導入し、不純物領域を形成する。そして、例えば１
０００°Ｃ１酸素雰囲気中で上記基板（１）を処理し、
選択酸化を行う。
えばシリコン酸化膜、シリコン窒化膜よυなる二層膜を
、熱酸化法、ＯＶＤ法等によシ順次、所定膜厚に形成し
た後、これを選択的にエツチング除去してパターン化す
る０この後、このパターン化された二層膜をマスクに上
記基板（１１に、例えばＰ型の不純物をイオン注入等に
よシ導入し、不純物領域を形成する。そして、例えば１
０００°Ｃ１酸素雰囲気中で上記基板（１）を処理し、
選択酸化を行う。
これによシ、上記基板（１）主面の露出部および上記マ
スクの端面の直下にわたる領域が酸化され、厚いシリコ
ン酸化膜よシなるフィールド酸化膜（ト）が形成される
。このとき、上記不純物領域は、熱処理によ多不純物が
拡散されて拡散層となシ、上記フィールド酸化膜σＱの
下にチャネルストッパ層Ｑ、１が形成される。しかる後
に、上記マスクをエツチング除去すると、上記基板（１
）主面部のフィールド酸化膜Ｑつに挾まれた領域が露出
された状態となる（第４図（ａ））。
スクの端面の直下にわたる領域が酸化され、厚いシリコ
ン酸化膜よシなるフィールド酸化膜（ト）が形成される
。このとき、上記不純物領域は、熱処理によ多不純物が
拡散されて拡散層となシ、上記フィールド酸化膜σＱの
下にチャネルストッパ層Ｑ、１が形成される。しかる後
に、上記マスクをエツチング除去すると、上記基板（１
）主面部のフィールド酸化膜Ｑつに挾まれた領域が露出
された状態となる（第４図（ａ））。
次いで、上記基板（１）を熱酸化し、その主面露出部に
薄いシリコン酸化膜よシなる第コ、のゲート酸化膜α力
を形成した後、この上の全面に第１の導電体となシうる
膜、この場合、Ｎ型にドープされた第１の多結晶シリコ
ン膜（ハ）をＯＶＤ法等により所定膜厚に形成し、さら
に、この上の全面に下地のエツチングマスクとなシ、か
つ、絶縁膜ともなる膜、この場合、シリコン酸化膜、シ
リコン窒化膜よりなる薄い層間膜（１’ＪをＯＶＤ法等
によ多形成する。この後、上記薄い層間膜αｌ上に、例
えばポジ型のレジストを被着させ、これをパターン化膜
る。
薄いシリコン酸化膜よシなる第コ、のゲート酸化膜α力
を形成した後、この上の全面に第１の導電体となシうる
膜、この場合、Ｎ型にドープされた第１の多結晶シリコ
ン膜（ハ）をＯＶＤ法等により所定膜厚に形成し、さら
に、この上の全面に下地のエツチングマスクとなシ、か
つ、絶縁膜ともなる膜、この場合、シリコン酸化膜、シ
リコン窒化膜よりなる薄い層間膜（１’ＪをＯＶＤ法等
によ多形成する。この後、上記薄い層間膜αｌ上に、例
えばポジ型のレジストを被着させ、これをパターン化膜
る。
これにより形成されるレジストパターン（図示省略）を
マスクに上記薄い層間膜（ＩＩ、第１の多結晶シリコン
膜（ト）を反応性イオンエツチング（以下、ＲＩＥと称
す）等により異方性エツチングを施してｊ−次、選択的
に除去する０しかる後に、上記レジストパターンをアッ
シング法等によ如除去すると、上記フィールド酸化膜０
０間のはぼ中央部における第１のゲート酸化膜αη上に
、上記第１の多結晶シリコン膜（ト）、＃いｆ−間ｇ（
１１の各一部が残存される（第４図（ｂ））。
マスクに上記薄い層間膜（ＩＩ、第１の多結晶シリコン
膜（ト）を反応性イオンエツチング（以下、ＲＩＥと称
す）等により異方性エツチングを施してｊ−次、選択的
に除去する０しかる後に、上記レジストパターンをアッ
シング法等によ如除去すると、上記フィールド酸化膜０
０間のはぼ中央部における第１のゲート酸化膜αη上に
、上記第１の多結晶シリコン膜（ト）、＃いｆ−間ｇ（
１１の各一部が残存される（第４図（ｂ））。
次に、この状態でＲＩＥによる異方性エツチング等を行
い、露出している上記第１の酸化膜α力を選択的に除去
する。この優、上記薄い層間膜ｑ７）、第１の多結晶シ
リコン膜（ト）を被覆するように上記基板（１）上の全
面に、例えばシリコン酸化膜よシなる第２の酸化膜−を
ＯＶＤ法等によシ薄く形成する。
い、露出している上記第１の酸化膜α力を選択的に除去
する。この優、上記薄い層間膜ｑ７）、第１の多結晶シ
リコン膜（ト）を被覆するように上記基板（１）上の全
面に、例えばシリコン酸化膜よシなる第２の酸化膜−を
ＯＶＤ法等によシ薄く形成する。
しかる後に、上記第２の酸化膜翰上の全面に第２の導電
体および第３の導電体となりうる膜、この場合、Ｎ型に
ドープされた第２の多結晶シリコン膜シカをＯＶＤ法等
によシ所定膜厚に形成する（第４図（Ｃ））。
体および第３の導電体となりうる膜、この場合、Ｎ型に
ドープされた第２の多結晶シリコン膜シカをＯＶＤ法等
によシ所定膜厚に形成する（第４図（Ｃ））。
次に、上記第２の多結晶シリコン膜（財）上の全面に、
例えばポジ型のレジストを被着させ、これをパターン化
して、レジストパターン（イ）を形成する。
例えばポジ型のレジストを被着させ、これをパターン化
して、レジストパターン（イ）を形成する。
このレジストパターン（イ）は、上記第１の多結晶シリ
コン膜（７）の上部の、第１の浮遊ゲートになる部分と
、この場合、この部分の両１部に連接され、第２の浮遊
ゲートになる部分とを電気的に接続させるべき部分とを
覆うパターン形状を有する。ここでは、上記第１の浮遊
ゲートとなる部分を形成するレジストパターン＠のみ示
しである。なお、この場合、上記第１の浮遊ゲート、第
２の浮遊ゲートとなる部分が、互いに両端部で接合され
るパターンとなしたが、その接合部は、それら両者間の
いずれの部分にあっても良く、また、接合形状も限定さ
れず、他の形状となるものであっても良い。仁のｌ、Ｒ
ＩＢ等による異方性エツチングによって、上記レジスト
パターン翰を除く部分の上記第２の多結晶シリコン膜Ｑ
υをエツチングし、その主面部が露出される程度まで除
去する。
コン膜（７）の上部の、第１の浮遊ゲートになる部分と
、この場合、この部分の両１部に連接され、第２の浮遊
ゲートになる部分とを電気的に接続させるべき部分とを
覆うパターン形状を有する。ここでは、上記第１の浮遊
ゲートとなる部分を形成するレジストパターン＠のみ示
しである。なお、この場合、上記第１の浮遊ゲート、第
２の浮遊ゲートとなる部分が、互いに両端部で接合され
るパターンとなしたが、その接合部は、それら両者間の
いずれの部分にあっても良く、また、接合形状も限定さ
れず、他の形状となるものであっても良い。仁のｌ、Ｒ
ＩＢ等による異方性エツチングによって、上記レジスト
パターン翰を除く部分の上記第２の多結晶シリコン膜Ｑ
υをエツチングし、その主面部が露出される程度まで除
去する。
これにより、上記レジストパターン四の下に上記＃ｒ、
２の多結晶シリコン膜３υの一部が残存するとともに、
膜厚差によって、上記Ｍ１の多結晶シリコン膜（ト）の
両＠面側の、上記第２のゲート酸化膜翰の段差部上に上
記第２の多結晶シリコン脱ぐηの一部が残存する。ここ
では、上記１１； ｌの多結晶シリコン膜□□□の上部
に有する上部膜（２１ａ）と、上記第１の多結晶シリコ
ン膜（至）の両側面側に有する右側面膜（２１ｂ）、左
側面＠（２ユＣ）とを示しであるが、この場合、互いに
電気的に接続される上記上部膜（２１ａ） 、右側面膜
（２１に＋）との接合部は図示省略しである（第４図（
ａ））。なお、右側面膜（２１１）） 、左側面膜（２
１ｃ）の残存量は、上記第２の多結晶シリコン膜ｅ２１
）の形成膜厚、エツチング量によって調整可能でおる。
２の多結晶シリコン膜３υの一部が残存するとともに、
膜厚差によって、上記Ｍ１の多結晶シリコン膜（ト）の
両＠面側の、上記第２のゲート酸化膜翰の段差部上に上
記第２の多結晶シリコン脱ぐηの一部が残存する。ここ
では、上記１１； ｌの多結晶シリコン膜□□□の上部
に有する上部膜（２１ａ）と、上記第１の多結晶シリコ
ン膜（至）の両側面側に有する右側面膜（２１ｂ）、左
側面＠（２ユＣ）とを示しであるが、この場合、互いに
電気的に接続される上記上部膜（２１ａ） 、右側面膜
（２１に＋）との接合部は図示省略しである（第４図（
ａ））。なお、右側面膜（２１１）） 、左側面膜（２
１ｃ）の残存量は、上記第２の多結晶シリコン膜ｅ２１
）の形成膜厚、エツチング量によって調整可能でおる。
次に、上記レジストパターン（２）を被覆するように上
記基板（１）上の全面に、例えばポジ型のレジストを被
着させ、これをパターン化し、この場合、上記上部膜（
２１＆） 、右側面膜（２ｘｂ）およびこれら両者の接
続部を覆うようなレジストパターン（図示省略）を形成
する。この後、等方性エツチングによシ、露出された状
態にある上記左側面膜（２１ｃ）を選択的にエツチング
除去する。そして、上記図示省略のレジストパターン、
レジストパターン（２）をアッシング法停により除去す
ると、と記上部膜（２１ａ） 、右側面膜（２１に＋）
およびこれら両者の接続部が残存される。ここで、上記
上部膜（２１ａ）は第１の浮遊ゲート（２８ａ）となり
、上記右側面膜（ｇｘｂ ）は第２の浮遊グー） （２
８ｂ）となシ、それら両者が互いに電気的に接続される
浮遊ゲート（ト）が得られる。また、残存する上記第１
の多結晶シリコン膜（ハ）はワード線を兼ねる制御ゲー
ト翰となる０このとき、上記第１の浮遊グー） （２８
ａ）は、と記制御ゲート翰の上部領域に配設されるよう
になされていれば良く、それら相互の高精度な位置合せ
は、特に必要としない（第４図（ｅ） ） 。
記基板（１）上の全面に、例えばポジ型のレジストを被
着させ、これをパターン化し、この場合、上記上部膜（
２１＆） 、右側面膜（２ｘｂ）およびこれら両者の接
続部を覆うようなレジストパターン（図示省略）を形成
する。この後、等方性エツチングによシ、露出された状
態にある上記左側面膜（２１ｃ）を選択的にエツチング
除去する。そして、上記図示省略のレジストパターン、
レジストパターン（２）をアッシング法停により除去す
ると、と記上部膜（２１ａ） 、右側面膜（２１に＋）
およびこれら両者の接続部が残存される。ここで、上記
上部膜（２１ａ）は第１の浮遊ゲート（２８ａ）となり
、上記右側面膜（ｇｘｂ ）は第２の浮遊グー） （２
８ｂ）となシ、それら両者が互いに電気的に接続される
浮遊ゲート（ト）が得られる。また、残存する上記第１
の多結晶シリコン膜（ハ）はワード線を兼ねる制御ゲー
ト翰となる０このとき、上記第１の浮遊グー） （２８
ａ）は、と記制御ゲート翰の上部領域に配設されるよう
になされていれば良く、それら相互の高精度な位置合せ
は、特に必要としない（第４図（ｅ） ） 。
次に、上記制御ゲート（４）、浮遊ゲート（財）を利用
し、これをマスクに上記基板（１）に、例えばＮ型の不
純物をイオン注入等によシ導入し、それら両側に自己整
合的に不純物領域を形成する。
し、これをマスクに上記基板（１）に、例えばＮ型の不
純物をイオン注入等によシ導入し、それら両側に自己整
合的に不純物領域を形成する。
この後、上記基板（１）を熱処理することによりＥ記不
純物領域の不純物が拡散され、所定接合深さの拡散層と
なって、ソース（ハ）、ドレイン（ハ）が形成される。
純物領域の不純物が拡散され、所定接合深さの拡散層と
なって、ソース（ハ）、ドレイン（ハ）が形成される。
ここで、上記第２の浮遊グー） （２８ｂ）側に上記ド
レイン鰯が配設され、反対側の上記制御ゲート四側に上
記ソース四が配設される構造となす、上記ソース（ト）
、ドレイン（ハ）の自失側端面の各一部が、上記第１の
ゲート酸化膜αη、第２のゲート酸化膜（イ）を介して
、それぞれ上記制御ゲート（ト）、＃！２の浮遊グー）
（２８ｂ）の周辺側端面の各一部に重なる状態となっ
ている。この後、上記浮遊ゲート（ハ）を被覆するよう
に上記基板（１）上の全面に、例えばシリコン酸化膜よ
りなる厚い層間膜（イ）をＱＶ Ｄ法等によ勺形成し、
その膜（７）の主面から上記ドレイン（財）の主面にわ
九シ選択的にエツチング除去してコンタクトホール（至
）を開孔する。しかる後に、このコンタクトホール（ホ
）を埋めるように上記厚い眉間膜（ハ）上の全面に、例
えばアルミニウム（Ａ＃）膜よシなる配線膜をスパッタ
法等により所定膜厚に形成する。そして、これをパター
ン化し、ビット線を兼ねる配線＠を形成する。この配線
（財）は、ヒ記コンタクトホール翰を介して上記ドレイ
ン（ハ）の一部に接合される（第４図（ｆ） ） 。
レイン鰯が配設され、反対側の上記制御ゲート四側に上
記ソース四が配設される構造となす、上記ソース（ト）
、ドレイン（ハ）の自失側端面の各一部が、上記第１の
ゲート酸化膜αη、第２のゲート酸化膜（イ）を介して
、それぞれ上記制御ゲート（ト）、＃！２の浮遊グー）
（２８ｂ）の周辺側端面の各一部に重なる状態となっ
ている。この後、上記浮遊ゲート（ハ）を被覆するよう
に上記基板（１）上の全面に、例えばシリコン酸化膜よ
りなる厚い層間膜（イ）をＱＶ Ｄ法等によ勺形成し、
その膜（７）の主面から上記ドレイン（財）の主面にわ
九シ選択的にエツチング除去してコンタクトホール（至
）を開孔する。しかる後に、このコンタクトホール（ホ
）を埋めるように上記厚い眉間膜（ハ）上の全面に、例
えばアルミニウム（Ａ＃）膜よシなる配線膜をスパッタ
法等により所定膜厚に形成する。そして、これをパター
ン化し、ビット線を兼ねる配線＠を形成する。この配線
（財）は、ヒ記コンタクトホール翰を介して上記ドレイ
ン（ハ）の一部に接合される（第４図（ｆ） ） 。
このようにして、フラッシュＥＥＰＲＯＭの半導体記憶
装置が完成される。
装置が完成される。
次に、このように製造される半導体記憶装置の動作につ
いて説明する。まず、データの書込みの場合、制御ゲー
ト四に高電圧の誓込み電圧ｖｅｐが印加され、同時にド
レイン（ハ）にも高電圧ＭＤＩ’が印加され、ソースＱ
、基板（１）が接地電位となされ本、ここで、チャネル
領域となる上記ドレイン／２４＠近傍で高エネルギー状
態の、いわゆるホットエレクトロンが大量に発生する。
いて説明する。まず、データの書込みの場合、制御ゲー
ト四に高電圧の誓込み電圧ｖｅｐが印加され、同時にド
レイン（ハ）にも高電圧ＭＤＩ’が印加され、ソースＱ
、基板（１）が接地電位となされ本、ここで、チャネル
領域となる上記ドレイン／２４＠近傍で高エネルギー状
態の、いわゆるホットエレクトロンが大量に発生する。
このホットエレクトロンの一部が、例えば第２の酸化膜
（１）の障壁を越えることにより、第２の浮遊ゲート（
２８１：＋）に突入１，２、この場合、浮遊ゲート（ハ
）に負電荷が保持されろ。
（１）の障壁を越えることにより、第２の浮遊ゲート（
２８１：＋）に突入１，２、この場合、浮遊ゲート（ハ
）に負電荷が保持されろ。
このとき、上記制御グー）Ｈからみたしきい値電圧の高
い状態となシ、この状態を、例えばゝゝ０（ゼロ）〃状
態とする。なお、上記浮遊ゲート（ホ）の電位は、上記
書込み電圧ＶＣＰと、上記制御ゲート翰、浮遊ゲート（
ホ）間に構成される結合容量の割合とで決まシ、電位ｖ
ｒｐとなる。この結合容量は、上記浮遊ゲート（至）の
内、第２の浮遊ゲート（２８１））は小さいためほとん
ど無視でき、第１の浮遊ゲート（２８ａ）で決まるもの
どなる。この第１の浮遊ゲート（２８ａ）は、寸法精度
良く形成可能であるため、上記制御ゲート四との間に有
する結合容量は、はぼ一定となシ、電気的特性の変動が
抑止されるものとなる。
い状態となシ、この状態を、例えばゝゝ０（ゼロ）〃状
態とする。なお、上記浮遊ゲート（ホ）の電位は、上記
書込み電圧ＶＣＰと、上記制御ゲート翰、浮遊ゲート（
ホ）間に構成される結合容量の割合とで決まシ、電位ｖ
ｒｐとなる。この結合容量は、上記浮遊ゲート（至）の
内、第２の浮遊ゲート（２８１））は小さいためほとん
ど無視でき、第１の浮遊ゲート（２８ａ）で決まるもの
どなる。この第１の浮遊ゲート（２８ａ）は、寸法精度
良く形成可能であるため、上記制御ゲート四との間に有
する結合容量は、はぼ一定となシ、電気的特性の変動が
抑止されるものとなる。
また、データの消去の場合、上記ドレイン（財）にンｉ
′ｉ云磁圧ＶＤＩが印加され、上記制御ゲート四、基板
（１）が接地電位となされ、上記ソース翰が浮遊状態と
なされる。ここで、上記第２の浮遊ゲート（２８ｂ）と
ドレイン脅とが重なる上記第２の酸化膜（１）の部分か
ら、上記浮遊ゲート（至）に保持されていた負電荷が、
例えばトンネル現象（Ｆｏｗｌｅｒ Ｎｏｖｄｈｅｉｍ
Ｔｕｎｎｅｌｉｎｇ ）によシ上記ドレイン（財）側に
引き抜かれる。これによって、と記制御ゲート翰からみ
たしきい値電圧の低い状態となυ、この状態を、例えば
”ユ“状態とする〇 さらに、データの読出しの場合、上記制御ゲート翰に読
出し電圧ＶＣＲが印加され、上記ドレイン（財）に、ホ
ットエレクトロンを発生させないような十分低い電圧Ｖ
ＤＲが印加される。ここで、上記第２の浮遊グー） （
２８’ｂ）の下の上記第２の酸化膜（１）の下にチャネ
ルが形成されているか、否か、すなわち、しきい値電圧
の差に応じてバイナリ（ゝゝ１“／“Ｏ“）状態が判断
される。
′ｉ云磁圧ＶＤＩが印加され、上記制御ゲート四、基板
（１）が接地電位となされ、上記ソース翰が浮遊状態と
なされる。ここで、上記第２の浮遊ゲート（２８ｂ）と
ドレイン脅とが重なる上記第２の酸化膜（１）の部分か
ら、上記浮遊ゲート（至）に保持されていた負電荷が、
例えばトンネル現象（Ｆｏｗｌｅｒ Ｎｏｖｄｈｅｉｍ
Ｔｕｎｎｅｌｉｎｇ ）によシ上記ドレイン（財）側に
引き抜かれる。これによって、と記制御ゲート翰からみ
たしきい値電圧の低い状態となυ、この状態を、例えば
”ユ“状態とする〇 さらに、データの読出しの場合、上記制御ゲート翰に読
出し電圧ＶＣＲが印加され、上記ドレイン（財）に、ホ
ットエレクトロンを発生させないような十分低い電圧Ｖ
ＤＲが印加される。ここで、上記第２の浮遊グー） （
２８’ｂ）の下の上記第２の酸化膜（１）の下にチャネ
ルが形成されているか、否か、すなわち、しきい値電圧
の差に応じてバイナリ（ゝゝ１“／“Ｏ“）状態が判断
される。
第５図は第１図〜第４図に示すものの１ビット等価回路
を示す図であり、また、第６図は第５図に示すものを用
いて４ビツト構成とした場合の等価回路を示す図である
。書込みおよび読出しの場合、必要なビット線（Ｂｌ）
、（Ｂ２）、ワード線（Ｗｌ ”） ｅ（Ｗ２）に所定
電圧が印加されて動作される０消去の場合、全ビット線
（Ｂｌ ’） 、 （Ｂ２ ）に消去電圧ＭＤＩが印加
されること釦より、全ビット−括の消去が行われる。こ
れ以外の他のビット構成の場合も同様に動作される。
を示す図であり、また、第６図は第５図に示すものを用
いて４ビツト構成とした場合の等価回路を示す図である
。書込みおよび読出しの場合、必要なビット線（Ｂｌ）
、（Ｂ２）、ワード線（Ｗｌ ”） ｅ（Ｗ２）に所定
電圧が印加されて動作される０消去の場合、全ビット線
（Ｂｌ ’） 、 （Ｂ２ ）に消去電圧ＭＤＩが印加
されること釦より、全ビット−括の消去が行われる。こ
れ以外の他のビット構成の場合も同様に動作される。
ところで、上記動作の説明において、印加される高電圧
および抵電圧は代表的には、次のような値である。
および抵電圧は代表的には、次のような値である。
書込み時、 制御ゲート電圧ＶＣ？ ＝１２．５Ｖドレ
イン電ＩＥｖＤＰ＝１０ｖ 読出し時、 制御ゲートｉｔ ＦＥ ＶＣＦ＋ ＝ ５
Ｖドレイ７１！ ＦＥ ＶＤＲ＝ ２Ｖ 消去時、 ドレイン１王Ｖｏｗ ＝ １２．５Ｖこ
のように印加される各電圧は、上記代表値以外の他の電
圧値に設定されて動作されても良く、また、それら印加
される各電圧は、上記例におけるように異なる値が用い
られても、また、同一値が用いられても良い。
イン電ＩＥｖＤＰ＝１０ｖ 読出し時、 制御ゲートｉｔ ＦＥ ＶＣＦ＋ ＝ ５
Ｖドレイ７１！ ＦＥ ＶＤＲ＝ ２Ｖ 消去時、 ドレイン１王Ｖｏｗ ＝ １２．５Ｖこ
のように印加される各電圧は、上記代表値以外の他の電
圧値に設定されて動作されても良く、また、それら印加
される各電圧は、上記例におけるように異なる値が用い
られても、また、同一値が用いられても良い。
なお、上記一実施例の説明において、Ｐ型の基板（１）
にＮ型のソース（至）、ドレイン（ハ）が形成されてＮ
チャネル型のトランジスタ構造のものを示したが、それ
らＰ型、Ｎ型が逆導電型となされてＰチャネル型のトラ
ンジスタ構造のものであっても良い０ また、浮遊ゲート（至）、制御ゲート翰は、Ｎ型にドー
プされた多結晶シリコン膜（至）、（ハ）により形成さ
れるものを示したが、これに限定されず、導電体となシ
うる他の材質で形成されるものであっても良く、上記と
同様の効果を奏する。
にＮ型のソース（至）、ドレイン（ハ）が形成されてＮ
チャネル型のトランジスタ構造のものを示したが、それ
らＰ型、Ｎ型が逆導電型となされてＰチャネル型のトラ
ンジスタ構造のものであっても良い０ また、浮遊ゲート（至）、制御ゲート翰は、Ｎ型にドー
プされた多結晶シリコン膜（至）、（ハ）により形成さ
れるものを示したが、これに限定されず、導電体となシ
うる他の材質で形成されるものであっても良く、上記と
同様の効果を奏する。
以上のように、この発明によれば基板上に形成される絶
縁層上に制御ゲートが配設され、この制御ゲートの上部
および一側面側に第１の浮遊ゲートおよび第２の浮遊ゲ
ートが配設される。これら第１の浮遊ゲート、第２の浮
遊ゲートは、上記制御ゲート上に、それを覆うように設
けられる浮遊ゲートとなりうる膜にエツチングが施され
、上記制御ゲートの上部と上記制御ゲートの両側面側の
ｈ配給縁層上の段差部とに上記浮遊ゲートとなシうる膜
の一部を互いに電気的に接続された状態で残存せしめ、
しかる後に、上記制御ゲートの一側面側の残存膜を選択
的に除去することにより形成されるものでアリ、上記第
２の浮遊ゲートの下に有する上記絶縁層が薄く形成され
て、信号電荷をトンネリングによシ通過しうるようにな
されている。そのため、上記基板上には上記制御ゲート
と、その横に並んで小さく形成される第２の浮遊ゲート
とが配置されることによシ、平面的な占有面積が低減さ
れ、微細化に好適となる。また、上記第１の浮遊ゲート
は、上記制御ゲートの上部領域に配設されるだけで良く
、相対位置ずれによって生ずる影響が回避されて、それ
ら間に形成されるべき結合容量の変動が抑止され、しか
も、上記制御ゲート、第２の浮遊ゲートの下に形成され
るチャネル長の変動が抑止されるものとなる。従って、
所期の電気時性のものが得られ、信頼性の向上が図られ
る効果を有する。
縁層上に制御ゲートが配設され、この制御ゲートの上部
および一側面側に第１の浮遊ゲートおよび第２の浮遊ゲ
ートが配設される。これら第１の浮遊ゲート、第２の浮
遊ゲートは、上記制御ゲート上に、それを覆うように設
けられる浮遊ゲートとなりうる膜にエツチングが施され
、上記制御ゲートの上部と上記制御ゲートの両側面側の
ｈ配給縁層上の段差部とに上記浮遊ゲートとなシうる膜
の一部を互いに電気的に接続された状態で残存せしめ、
しかる後に、上記制御ゲートの一側面側の残存膜を選択
的に除去することにより形成されるものでアリ、上記第
２の浮遊ゲートの下に有する上記絶縁層が薄く形成され
て、信号電荷をトンネリングによシ通過しうるようにな
されている。そのため、上記基板上には上記制御ゲート
と、その横に並んで小さく形成される第２の浮遊ゲート
とが配置されることによシ、平面的な占有面積が低減さ
れ、微細化に好適となる。また、上記第１の浮遊ゲート
は、上記制御ゲートの上部領域に配設されるだけで良く
、相対位置ずれによって生ずる影響が回避されて、それ
ら間に形成されるべき結合容量の変動が抑止され、しか
も、上記制御ゲート、第２の浮遊ゲートの下に形成され
るチャネル長の変動が抑止されるものとなる。従って、
所期の電気時性のものが得られ、信頼性の向上が図られ
る効果を有する。
第１図はこの発明の一実施例の半導体記憶装置の要部平
面構造を示す図、第２図および第３図は第１図のト」線
およびト］線における断面構造を示す図、第４図（ａ）
〜（ｆ）は第１図に示すものの製造工程を示す断面図、
第５図は第１図に示すもののユビット等価回路図、第６
図は第５図に示すものの４ビツト構成の場合の等価回路
図、第７図は従来の半導体記憶装置の要部平面構造を示
す図、第８図および第９図は第７図のｖｌＩＩ−顆（練
およびＩＸ−■線における断面構造を示す図である。 図において、（Ｌ）ａ基板、いは第１のゲート酸化膜、
（至）はｇｌの多結晶シリコン膜、０侍は薄い層間膜、
（ホ）は第２のゲート酸化膜、Ｈは第２の多結晶シリコ
ン膜、（イ）はレジストパターン、＠は浮遊ゲート、（
２８ａ）は第１の浮遊ゲート、（ｇｓｂ）は第２の浮遊
ゲート、（ホ）は制御ゲートである。 なお、図中同一符号は同一、又は相当部分を示す。
面構造を示す図、第２図および第３図は第１図のト」線
およびト］線における断面構造を示す図、第４図（ａ）
〜（ｆ）は第１図に示すものの製造工程を示す断面図、
第５図は第１図に示すもののユビット等価回路図、第６
図は第５図に示すものの４ビツト構成の場合の等価回路
図、第７図は従来の半導体記憶装置の要部平面構造を示
す図、第８図および第９図は第７図のｖｌＩＩ−顆（練
およびＩＸ−■線における断面構造を示す図である。 図において、（Ｌ）ａ基板、いは第１のゲート酸化膜、
（至）はｇｌの多結晶シリコン膜、０侍は薄い層間膜、
（ホ）は第２のゲート酸化膜、Ｈは第２の多結晶シリコ
ン膜、（イ）はレジストパターン、＠は浮遊ゲート、（
２８ａ）は第１の浮遊ゲート、（ｇｓｂ）は第２の浮遊
ゲート、（ホ）は制御ゲートである。 なお、図中同一符号は同一、又は相当部分を示す。
Claims (2)
- （１）半導体基板の一主面上に絶縁層を介して配設され
る制御ゲートと、その上部に配設される第１の浮遊ゲー
トと、この第１の浮遊ゲートと互いに電気的に接続され
、上記制御ゲートの一側面側に配設される第２の浮遊ゲ
ートとを備え、これら第１の浮遊ゲートおよび第２の浮
遊ゲートが上記制御ゲートとは絶縁層を介在させて設け
られ、上記第２の浮遊ゲートの下に介在する上記絶縁層
の一部が信号電荷をトンネリングにより通過しうるよう
に薄く形成される構造を有する半導体記憶装置。 - （２）半導体基板の一主面上に形成される絶縁層上に制
御ゲートを形成する第１工程と、この制御ゲートを覆う
ように絶縁層を介して浮遊ゲートとなりうる膜を形成し
た後、上記制御ゲート上の上記浮遊ゲートとなりうる膜
の一部を覆うレジストパターンを形成する第２工程と、
とのレジストパターンをマスクに上記浮遊ゲートとなり
うる膜をエッチング除去し、上記制御ゲート上と上記制
御ゲートの両側面側の上記絶縁層上の段差部とに上記浮
遊ゲートとなりうる膜の一部を互いに電気的に接続され
た状態で残存せしめる第３工程と、上記制御ゲートの一
側面側の残存膜を選択的に除去し、第１の浮遊ゲートと
第２の浮遊ゲートとが形成される第４工程とを含む半導
体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161813A JP2600301B2 (ja) | 1988-06-28 | 1988-06-28 | 半導体記憶装置およびその製造方法 |
| US07/630,439 US5101250A (en) | 1988-06-28 | 1990-12-20 | Electrically programmable non-volatile memory device and manufacturing method thereof |
| US07/819,206 US5231041A (en) | 1988-06-28 | 1992-01-10 | Manufacturing method of an electrically programmable non-volatile memory device having the floating gate extending over the control gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161813A JP2600301B2 (ja) | 1988-06-28 | 1988-06-28 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0210774A true JPH0210774A (ja) | 1990-01-16 |
| JP2600301B2 JP2600301B2 (ja) | 1997-04-16 |
Family
ID=15742398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63161813A Expired - Lifetime JP2600301B2 (ja) | 1988-06-28 | 1988-06-28 | 半導体記憶装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
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