JPH02306475A - 情報読み取り回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野、］ 本発明は記録情報の読取りに使用される位相同期回路の
動作制御ゲートを遅延して発生させるようにした情報読
み取り回路に関する。

［従来技術］ 磁気ディスク、光ディスク等の情報記録装置では、情報
は（２−７）コード、ＭＦＭ等のセルフクロック可能な
符号化をして記録媒体上に記録されることが多い。

このように符号化された信号を読み取る際には、信号を
読み取るタイミング信号（クロック信号）を信号自身か
ら作る必要がある。

上記クロック信号を発生するために、一般にＰＬ　Ｌ　
（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路（又は位
相同期回路）が使用されており、特に信号の転送レート
が高速の場合にはアナログ方式のＰＬＬが使用されでい
る。

第５図は従来例におけるＰＬＬ回路（ＶＦＯ回路）の１
例を示す。この図において、入力信号は位相比較Ｎ１に
入力され、電圧制御発振器（ＶＣＯと略記）２の出力信
号と位相比較し、位相差に応じた信号をチャージポンプ
３に出力する。このチャージポンプ３では位相差に応じ
た信号を電圧に変換し、ループフィルタ４で低域成分を
通過させてＶＣＯ２に出力し、ＶＣＯ２から出力される
信号（ＶＣＯクロック）を入力信号に同期した状態にロ
ックさせる。

このＰＬＬ回路の動作説明図を第６図に示す。

読み取られるべき情報に対応す、る入力信号が第６図（
ａ）に示すものであると、■ＣＯ２の出力信号が同図（
ｂ）に示すように、この入力信号と位相ずれが生じた状
態で位相比較器１に入力されるとする。

位相比較器１は、入力信号と■Ｃｏクロックとの位相差
に応じた信号、つまり第６図（Ｃ）に示す信号をチャー
ジポンプ３に出力する。このチャージポンプ３は、入力
される信号から第６図（ｄ）に示すように位相差に対応
した信号を出力し、ループフィルタ４により同図（ｅ）
に示１波形の信号にされてＶＣＯ２の入力端に印加され
る。

第６図（＋３）に示すループフィルタ４の出力信号は、
同図（ｂ）のＶＣＯクロックが入力信号に対し位相差遅
れ状態である場合と、位相進み状態である場合とに対応
して、上昇する電圧波形と下降する電圧波形となる。

従って、この電圧波形にによりＶＣＯ２の発振周波数は
周波数を上げて位相を進めたり（位相遅れの場合）、周
波数を下げて位相を遅らせたり（位相進みの場合）する
方向に働くことになる。

第５図に示すアナログ方式のＰＬＬ回路は、入力信号の
周波数が高い場合でも追従でき、また同期した後の誤差
も少ないという特徴を有する。

しかし、一般的に′（１）ロジク状態に保持できる周波
数範囲としてのロックレンジ、ロック状態に引き込める
周波数範囲としてのキャプチャレンジが狭いとか、（２
）ループフィルタの時定数が経時的に変化し易い等の欠
点がある。

上記Ｐ”Ｌ’Ｌ回路を用いて記録情報信号の読み取りの
ためのクロックの生成に用いると、記録情報のＶＦＯパ
ターンにロックする時の特性に問題が生じる。第７図は
この様子を示したものである。

第７図（Ａ）はＶＦＯ部に欠陥がない場合で、これに対
し同図（Ｂ）はＶＦＯ部に欠陥がある場合を示す。ＶＦ
Ｏ部に欠陥がない場合には、ＶＦＯＲＥＡＤＧＡＴＥが
アクティブになった後、３〜４バイトでロックしたロッ
ク信号状態ＬＯＣＫになる。

一方、第７図（Ｂ）　ニ示ｔ　ヨウニＶＦＯＲＥＡＤ　
ＧＡＴＥがアクティブになってから、ロックに必要なＶ
ＦＯ領域に欠陥があると、点線で示すようにロックに非
常に時間がかかり、ＶＦＯ領域でロックできない場合も
ある。

この現象は次のようにして説明できる。

ＶＦＯパターンにロックする時ＰＬＬはＶＦＯパターン
に高速でロックできる高速モードで動作しており（例え
ばその応答周波数は数１００ＫＨ２）、規定のパターン
以外の信号が入力すると、ぞれに同期しようとして、■
ＣＯの発振周波数を変化させる。一度■ＣＯ発振周波数
が変化した後、規定パターンにロックしようとする時は
、初期状態から同期させる場合に比べ、発振周波数が偏
位している割合だけさらに時間が必要になり、場合によ
ってはＶＦＯパターン中でロックできないことになる。

このようにＰＬＬがロックできないと、データの先頭部
分に設けである５ＹＮＣマークが検出できないことにな
り、そのためデータそのものも正しいリードできず、重
大な読み取りエラーとなってしまう。

このようにＶＦＯパターン中でロックできない事がある
と、再び読み取りを行うようにしても同様に失敗してし
まう可能性が高く、貴重なデータを読み取ることが困難
になってしまう虞れがある。

本発明は上述した点にかんがみてなされたもので、ＶＦ
Ｏパターン中での欠陥等の影響により■ＦＯパターン中
でロックするのに失敗して（信、号読み取りエラーが発
生して）、再試行を行うことによりエラー発生の可能性
を小さくできる情報読み取り回路を提供することを目的
とする。

［問題点を解決する手段及び作用］ 第１図（＾）は本発明の概略の構成を示し、同図（Ｂ）
はその動作説明図である。

読み取られるべき入力信号はＰＬＬ回路（ＶＦＯｕ路）
６に入力され、この入力信号から該入力信号に同期した
タイミングクロック及びＤＡＴＡ信号とをデコード回路
７に出力する。このデコード回路７は符号化されたＤＡ
ＴＡ信号を復調し、ＮＲ７ＤＡＴＡ及び　ＣＩ−ＯＫを
出力Ｊる。このデコード回路７にはコントローラから出
力させるＲＥＡＤ　ＧへＴＥが入力され、この１ｔＥＡ
Ｄ　ＧＡＴＥに基づいてＰ　Ｌ。

Ｌ回路６を制御するＶＦＯ１（ＥＡＤ　ＧＡＴＥが生成
される。

尚、コ（７）　ＶＦＯＲＥＡＤ　ＧＡＴＥは、通常再生
回路の過渡応答を見込み、正確にデータを読み取れるよ
うにＲＥＡＤ　ＧＡＴＥから僅かに遅れて発生する。

又、上記デコード回路７には、ドライブのホストコンビ
コータとアドレスバス、データバスを介して接続され、
ＰＬＬ回路６がロックに失敗すると、失敗しない場合に
比べ、ディレィしたＶＦＯＲＥＡＤ　Ｇ＾ＴＥを出力さ
せるディレィ量が入力されるようにしてあり、ＰＬＬ回
路６に対し、通常の場合よりも遅らせてＶＦＯＲＥＡＤ
　ＧＡＴＥを出力する。

第１図（Ｂ）は光ディスクで使用されるフォーマットを
簡易的に示したものであり、セクタを示すセクタマーク
（ＳＭ）、ＩＤ用のＶＦＯパターン領域（、ＶＦＯｌ）
、ＩＤ、データ用ＶＦＯパターン領域（ＶＦＯ２）、同
期部（ＳＹＮＣ）、データ部（ＤＡＴＡ）等が設けであ
る。

しかして、ＶＦＯｌに欠陥があるためにＲＥＡＤ　ＧＡ
ＴＥ後に僅かに遅れて発生するνＦｏ　ＲＥＡＤ　ＧＡ
ＴＥ（１）により、ＰＬＬ回路６がロックに失敗した場
合には、コントローラはＩＤの未検出又はデータシンク
マークの未検出を検出し、リトライ（再試行）を行うこ
とになる。尚、ＩＤが検出できなかったため、データ部
（ＤＡＴＡ）ではＲＥＡＤ　Ｇへ■［はアクディプにな
らない。

このリトライ時、コントローラによりインターフェイス
を介してドライブにディレィ量が送られると、そのドラ
イブを構成するＣＰＵはバスを介してそのデータをデコ
ード回路７に送る。

デコード回路７は、このデータに基づいてＶＦＯＲＥＡ
Ｄ　ＧＡＴＥ（１）に　リも７’　−ｒ　Ｌ／　イＬ、
　ｌコＶＦＯＲＥＡＤ　ＧＡＴＥ（２）をＰＬＬ回路６
に出力する。

このディレィしたＶＦＯＲＥＡＤ　ＧＡＴＥ（２）ニｃ
ｌ；　１’）、ＰＬＬ回路６は欠陥部分でロックしよう
とする時間をなくすることができるのでＶＦＯＩでロッ
クすることができ、この場合にはＲ［＾Ｄ、ＧＡＴＥは
点線で示すようにデータ部でアクティブになる（データ
部をリードする場合）。

この遅延したＶＦＯＲＥＡＤ　ＧＡＴＥ（２）テＩＪト
ライシテもＰＬＬ回路６をロックさせることができない
場合には再度リトライを行う。このリトライ時には第１
図（Ｂ）　（７）ＶＦＯＲＥＡＤ　ＧＡＴＥ（２）４．
ｌＨノる点線で示すようにさらに大きなディレィ量にす
る。

このようにディレィ量を変えることにより、何回かのリ
トライで、はぼ確実にＰＬＬ回路６をロックさせること
かできる。

［実施例］ 以下、図面を参照して本発明を具体的に説明する。

第２図ないし第４図は本発明の１実施例に係り、第２図
は１実施例を備えた光デイスク装置の概略図、第３図は
ＰＬＬ回路及びゲート信号発生回路の構成図、第４図は
１実施例の動作説明図である。

第２図に示すＪ：うに１実施例を備えた光ディスク装＠
１１は、スピンドルモータ１２で回転駆動される光ディ
スク１３に対向して、ピックアップ１４が光ディスク１
３の半径方向に移動自在に配置されている。このピック
アップ１４には情報記録回路１５から光ディスク１３に
変調されたライト情報が入ノｊされる。一方、再生モー
ドでは、このピックアップ１４により光ディスク１３か
ら読み出された信号が１実施例の情報読み取り回路１６
に出力され、この情報読み取り回路１６から復調された
信号が出力される。

上記情報読み取り回路１６に入力された入力信号は第３
図に示すＰＬＬ回路（ＶＦＯ回路）２１を構成する位相
比較器２２に入力され、ＶＣＯ２３のＶＣＯクロックと
位相比較される。この位相比較器２２で位相差に対応し
た信号がチャージポンプ２４に入力され、位相差を電圧
値に変換してループフィルタ（＆アンプ）２５に出力す
る。このループフィルタ２５は、チャージポンプ２４か
らの電圧の低域成分をＶＣＯ２３に出力し、その発振周
波数を可変制御して、ＶＣＯ２３のクロックを入力信号
の位相に同期させる。

＝　１０− このＶＣＯ２３の出力及び人力信号はデータセパレータ
２６に入力され、入力信号からデータ信号Ｄ′ＡＴΔと
クロックとを分離して、デコード回路に出力し、データ
信号ＤＡＴＡを復調した信号にする。。

上記ＰＬＬ回路２１にはリード動作を行うゲート信号Ｒ
ＥＡＤ　ＧＡＴＥによりこのｐＨ回路２１の動作を開始
させるためのゲート信号ＶＦＯＲＥＡＤ　Ｇ＾ＴＥが通
常ゲート信号ＲＥＡＤ　ＧＡＴＥより僅かに遅れて入力
される。

この実施例では、ゲート信号ＲＥＡＤ　Ｇ＾ＴＥに対し
て、このゲート信号ＶＦＯＲＥＡＩ）　ＧＡＴＥの発生
タイミングを任意の遅延量で生成できるゲート信号生成
回路３１が設【ノであることが特徴となっている。

上記ゲート信号生成回路３１を形成するレジスタ３２に
は、装置内のホストコンピュータ３３と直接（又は介装
されるＣＰＵと）アドレスバス及びデータバスを介して
接続され、ポストコンピュータ３３からのディレィ量及
び制御情報を記憶する。このレジスタ３２にはコントロ
ーラを介してリード信号ＲＤ１ライト信号ＷＲが入力さ
れる。

このレジスタ３２は記憶したレジスタ情報をカウンタ３
４に出力し、ディレィ時間を設定する。

このカウンタ３４には、クロック及びゲート信号ＲＥＡ
Ｄ　ＧＡＴＥが入力され、このゲート信号ＲＥＡＤ　Ｇ
ＡＴＥが入力された後にクロックをカウントし、デコー
ダ３５に出力する。尚、上記ゲート信号ｎｔＡｔ＋ＧＡ
ＴＥについては、ホストコンピュータ３３からデータを
ライＩ〜又はリードづる目標セクタがコントローラに指
示され、ディスク上のＩＤをリードづる時、又は指示さ
れたセクタが見つかり、データ部のデータをリードする
時アクティブになる。

上記デコーダ３５には、ゲート信号ＲＥＡＩ）　ＧＡＴ
Ｅ　。

セクタマーク検出信号、及びレジスタ３２からの制御情
報が入力され、カウンタ出力及び制御情報等に基づいて
ゲート信号ＶＦＯＲＥＡＤ　ＧＡＴＥを発生する。

つまり、このデコーダ３５は、レジスタ３２に入力され
るリード信号ＲＤ　、ライト信号ＷＲにおけるリード時
のみ動作するように、レジスタ３２からデコーダ制御信
号を受は取る。

又、このデコーダ３５は、セクタマーク検出信号の検出
時を基準として動作を開始し、ゲート信号Ｒ巳ＯＧＡＴ
Ｅから所定の時間遅れてＰＬＬ回路２１の位相同期動作
を行わせるゲート信号ＶＦＯＲＥＡＤＧ＾■〔を発生ず
る。

上記デコーダ３５から出力されるゲート信号Ｖ「ＯＲＥ
八へ　ＧＡＴＥはＰ　ｌ−１回路２１の例えばヂ賜−ジ
ポンプ２４を制御することによりＰＬＬ動作の制御を行
う。

上記ケート信号ＶＦＯＲＥＡＤ　ＧＡＴＥ　ハ、Ｌ、（
７）実−例では、１回目（リトライを行わない正常の動
作時）では、第１図（８）に示ずようにゲート信号ＲＥ
ＡＤ　Ｇ＾ＴＥより僅かに遅れて出力されるよう所定値
（ＤＯで示ｔ）に設定されている。

しかして、上記所定値状態でのゲート信号ＶＦＯＲＥＡ
Ｄ　ＧＡＴＥでＰＬＬロックに失敗し、リトライ動作を
行う場合゛には、ポストコンピュータ３３から、レジス
タ３２にディレィ時間と、ＩＤ部、データ部の設定が行
われる。

上記リトライ時のディレィ時間は例えば次のように設定
される。

ＩＳＯフォーマットではＶ　Ｆ’０領域はＰＬＬのロッ
ク時間を考慮し、８又は１２Ｂｙｔｅの長さに設定され
ている。例えば１２ＢＶｔｅの場合には、ＰＬＬの最小
ロックＢｙｔｅ数を４　Ｂｙｔｅと覆ると、残りの８　
Ｂｙｔｅの領域でゲート信号ＶＦＯＲＥＡＤ　ＧＡＴＥ
をアクティブにするタイミングを可変（ディレィ）でき
る。

従って、例えばホストコンピュータ３３からリトライ回
数が指定される場合、そのリトライ回数を２回とすれば
、リトライ１回につき４　Ｂｙｔｅｌのディレィ時間に
設定できる。同様にリトライ回数を４回とした場合には
、ディレィ時間をリトライ１回行うごとに２　ＢＶｔｅ
づつ増すように設定できる。

このようにＰＬＬ回路２１が位相同期に失敗すると、リ
トライ回数に応じて異るゲート信号ＶＦＯＲＥＡＤ　Ｇ
ＡＴＥでＰ　Ｌ　Ｌ’引込みをリトライさせるようにし
ている。

次にリトライ時の動作について説明する。

上述したようにリトライ時には、ホストコンピュータ３
３からレジスタ３２に、ディレィ時間Ｄ１と、リトライ
すべきＩＤ部データ部の設定が行われる。

しかして、図示しないセクタマーク検出回路により、目
標セクタでのセクタマークを検出した時、第１図（Ｂ）
に示すＪ：うに（再び）ゲート信号ＲＥＡＤＧへＴＥが
アクティブになる。このゲート信号がアクティブになる
と、設定されたカウント値に基づいてキャリ出力がカウ
ンタ３４からデコーダ３５に出力される。このデコーダ
３５は、キャリ出力に基づき第１図（Ｂ）に示ずように
所定値よりざらにディレィ時間Ｄ１遅れてゲート信号Ｖ
ＦＯＲＥＡＤ　ＧＡＴＥ（２）を発生する。

コノケート信号ＶＦＯＲＥＡＤ　ＧＡＴＥ（２）ハ、正
常動作時の場合よりも遅れて出力されるので、第１図（
Ｂ）に示１ように欠陥部分を避け１＝す、欠陥がＰＬＬ
引込みに及ぼす影響を小ざくできることになり、位相同
期状態にロックし易くできる。

ＰＬＬ回路２１が位相同期状態になると、ＶＦＯＬＯＣ
Ｋがアクティブになり、次のＶ）−０領域ＶＦＯ２でＲ
ＥＡＤ　ＧＡＴＥがアクティブになり（第１図（Ｂ）の
点線で示す）、これに遅れてゲート信号ＶＦＯＲＥへＤ
　ＧＡＴＥ（２）もアクティブになる。

仮りに、このリトライ動作でもロック状態に設定できな
いと、ポストコンピュータ３３はレジスタ３２に対し、
さらに大ぎなディレィ時間（例えばＤ２＞を設定し、リ
トライさける。このようにディレィ時間を変えてリトラ
イすることにより、欠陥部の影響を小さくして位相同期
状態に設定し易くできる。

従って、リトライによりＩＤ部−のデータの読み取りを
行える確率を高くできる。

上記説明はＶＦＯ領域ＶＦＯ１について説明したが第２
のＶＦＯ領域ＶＦＯ２についても同様に適用でき、第４
図はその様子を示す。

この場合ＶＦＯ１ｒハｃ＋ツクテキ、ＲＥＡＤ　ＧＡＴ
Ｅ後にゲート信号ＦＶＯＲＥＡＤ　ＧＡＴＥをアクティ
ブにしてロックに失敗した場合のリトライ時のゲート信
号ＶＦＯＲＥＡＤ　ＧＡＴＥ（２）を示す（尚、点線は
１回目のゲート信号を示す）。

この場合には、ＶＦＯ領域ＶＦＯＩでは、通常のディレ
ィ時間ＤＯで、１回目のトライで失敗したＶＦＯ領域Ｖ
ＦＯ２に対するゲート信号をアクティブにするタイミン
グをさらにディレィ時間Ｄ１だけ大きくしている。これ
は、ＶＦＯｌについ　・では、通常の動作でロックでき
たので、強いてアクティブにする時間を変える必要がな
いからである。

このようにづると、ディレィ時間の制御が複雑になる場
合には、ＶＦＯ領域ＶＦＯ２と同様のディレィ時間でＶ
ＦＯ領域ＶＦＯＩもロックさせるにうにしても良い。

尚、ＰＬＬ回路２１がロックした場合、直ちに応答速度
を遅く覆ることにより、欠陥等に応答してロックがはず
れてしまうことを防止できる。

尚、上述の説明では、リトライ時に位相同期動作を行わ
せるゲート時間ＶＦＯＲＥＡＤ　ＧＡＴＥのディレィ時
間を遅らせるように説明したが、記録媒体の欠陥部分の
発生レート等を考慮して、記録媒体あるいは装置ごとに
そのディレィ時間を任意に可変設定しても良い。又、Ｐ
ＬＬ回路の応答速度に応じてディレィ時間をリトライ時
に限らず、１回目の動作時にも可変設定できるようにし
ても良い。

［発明の効果］ 以上述べたよううに本発明によれば、データを読み取る
ための同期クロックを再生ずるためのＰＬＬ回路のＰＬ
Ｌ動作を行わせる動作制御ゲート信号がアクティブにな
るタイミングを変えられるようにしているので、ＶＦＯ
領域での欠陥部の影響をさけてＰＬＬ引込みを行わせ易
くづることができる。

【図面の簡単な説明】

第１図（Ａ）は本発明の概略の構成を示すブロック図、
第１図（Ｂ）は同図（Ａ）の動作説明図、第２″図ない
し第４図は１実施例に係り、第２図は１実施例を備え、
た光デイスク装置の概略の構成図、第３図は第１実施例
におけるゲート信号発生回路の構成を示づブロック図、
第４図は第３図の動作説明図、第５図は従来例における
ＰＬＩ−回路の構成図、第６図は第５図の動作説明図、
第７図はＶＦＯ領域に欠陥があると従来例では位相同期
動作に失敗し易くなることを示す説明図である。 ６．２１・・・ＰＬＬ回路（ＶＦＯ回路）７・・・デコ
ード回路 １６・・・情報読み取り回路 ２２・・・位相比較器　　　２３・・・ＶＣＯ２４・・
・チ１？−ジポンプ　２５・・・ループフィルタ３１・
・・ゲート信号発生回路 ３２・・・レジスタ　　　　３４・・・カウンタ３５・
・・デコーダ

Claims (1)

1. 【特許請求の範囲】 １、記録された情報を読み取つた際の信号自身から同期
   用クロックを生成するために位相同期回路を用いた情報
   読み取り回路において、 前記位相同期回路の位相同期動作に失敗した場合、失敗
   しない場合に比べて遅延して位相同期動作を行わせる遅
   延動作制御手段を設けたことを特徴とする情報読み取り
   回路。 ２、前記遅延動作制御手段はその遅延動作時間がホスト
   コンピュータから設定されたリトライ回数に応じて可変
   されることを特徴とする請求項１記載の情報読み取り回
   路。