JPH02306718A - 排他的論理和回路 - Google Patents
排他的論理和回路Info
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- JPH02306718A JPH02306718A JP1127247A JP12724789A JPH02306718A JP H02306718 A JPH02306718 A JP H02306718A JP 1127247 A JP1127247 A JP 1127247A JP 12724789 A JP12724789 A JP 12724789A JP H02306718 A JPH02306718 A JP H02306718A
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- Japan
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- drain
- gate
- source
- nmost1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、排他的論理和回路に関するものである。
（従来の技術）
最近の半導体集積回路装置は、高集積化において目覚ま
しい発展を見せているが、その発展は構成する基本回路
の高集積化、高密度化に負うとこめが極めて大きい。
しい発展を見せているが、その発展は構成する基本回路
の高集積化、高密度化に負うとこめが極めて大きい。
従来の論理回路は、論理和の否定回路と論理積の出力を
入力とする論理和の否定回路との組み合わせを用いるの
が一般的である。
入力とする論理和の否定回路との組み合わせを用いるの
が一般的である。
第６図は、従来の論理回路のひとつの排他的論理和回路
（Ｅｘｃｌｕｓｉｖｅ ＯＲ１以下以下ＯＲ回路と略す
）を示し、ＣＭＯＳトランジスタにより各基本回路を組
み合わせて構成されている。第６図において、Ａ、Ｂは
それぞれ入力信号、Ｃは出力信号であり、ＱｐＯｌない
しＱｐ０５はＰチャンネル型ＭｏＳトランジスタ（以下
、ＰＭＯＳＴと略す）、ＱｎＯｌないしＱｎ０５はＮチ
ャンネル型ＭＯＳトランジスタ（以下、ＮＭＯ３Ｔと略
す）である。これらの回路を論理式で示すと、それぞれ
次のようになる。
（Ｅｘｃｌｕｓｉｖｅ ＯＲ１以下以下ＯＲ回路と略す
）を示し、ＣＭＯＳトランジスタにより各基本回路を組
み合わせて構成されている。第６図において、Ａ、Ｂは
それぞれ入力信号、Ｃは出力信号であり、ＱｐＯｌない
しＱｐ０５はＰチャンネル型ＭｏＳトランジスタ（以下
、ＰＭＯＳＴと略す）、ＱｎＯｌないしＱｎ０５はＮチ
ャンネル型ＭＯＳトランジスタ（以下、ＮＭＯ３Ｔと略
す）である。これらの回路を論理式で示すと、それぞれ
次のようになる。
Ａ、ＸＯＲ，Ｂ＝（Ａ、ＮＯＲ，Ｂ）、ＮＯＲ。
（Ａ、ＡＮＤ、Ｂ）
と書くことができる。なお、ＸＯＲはＥＸＯＲを示すも
のである。
のである。
（発明が解決しようとする課題）
前記従来のように、ＮＯＲ基本回路、ＡＮＤとＮＯＲの
組み合わせ基本回路の２つの基本回路を組み合わせてＥ
ＸＯＲ回路を構成しているため。
組み合わせ基本回路の２つの基本回路を組み合わせてＥ
ＸＯＲ回路を構成しているため。
ＮＯＲ基本回路がＰＭＯＳＴ、ＮＭＯＳＴをツレ備れ２
個ずつ、ＡＮＤとＮＯＨの組み合わせ基本回路がＰＭＯ
ＳＴ、ＮＭＯＳＴをそれぞれ３個ずつ必要で、ＥＸＯＲ
回路を構成するためにＰＭ○ＳＴ、ＮＭＯＳＴをそれぞ
れ５個ずつ計１０個必要とするので、そのためチップ面
積もそれだけ広く必要となって、半導体集積回路装置の
高密度化にとって不利な構成であった。
個ずつ、ＡＮＤとＮＯＨの組み合わせ基本回路がＰＭＯ
ＳＴ、ＮＭＯＳＴをそれぞれ３個ずつ必要で、ＥＸＯＲ
回路を構成するためにＰＭ○ＳＴ、ＮＭＯＳＴをそれぞ
れ５個ずつ計１０個必要とするので、そのためチップ面
積もそれだけ広く必要となって、半導体集積回路装置の
高密度化にとって不利な構成であった。
本発明は、上記の従来の課題を解決するものであり、Ｐ
ＭＯＳＴ、ＮＭＯＳＴ（７）数を減らシタ、ＥＸＯＲ回
路を提供することを目的とするものである。
ＭＯＳＴ、ＮＭＯＳＴ（７）数を減らシタ、ＥＸＯＲ回
路を提供することを目的とするものである。
（課題を解決するための手段）
本発明は上記目的を達成するために、ＭＯＳトランジス
タを用い、以下に示す構成により実現するものである。
タを用い、以下に示す構成により実現するものである。
（１）ＰＭＯＳＴＩのドレインとＰＭＯＳＴ２のドレイ
ンとＮＭＯＳ Ｔ １のドレインが接続され。
ンとＮＭＯＳ Ｔ １のドレインが接続され。
前記ＮＭＯＳＴＩのソースとＮＭＯＳ Ｔ ２のドレイ
ンが接続され、第１の入力信号と前記ＰＭＯＳＴ１のゲ
ートと前記ＮＭＯ３ＴＩのゲートと前記ＰＭＯＳＴ２の
ソースが接続され、第２の入力信号と前記ＰＭＯＳＴ２
のゲートと前記ＮＭＯＳ Ｔ２のゲートと前記ＰＭＯＳ
ＴＩのソースが接続され、前記ＮＭＯ３ＴＩのドレイン
から排他的論理和出力信号を取り出すように構成する。
ンが接続され、第１の入力信号と前記ＰＭＯＳＴ１のゲ
ートと前記ＮＭＯ３ＴＩのゲートと前記ＰＭＯＳＴ２の
ソースが接続され、第２の入力信号と前記ＰＭＯＳＴ２
のゲートと前記ＮＭＯＳ Ｔ２のゲートと前記ＰＭＯＳ
ＴＩのソースが接続され、前記ＮＭＯ３ＴＩのドレイン
から排他的論理和出力信号を取り出すように構成する。
（２）ＰＭＯＳＴＩのドレインとＮＭＯ３ＴＩのドレイ
ンが接続され、ＰＭＯＳＴ２のドレインとＰＭＯ８’Ｔ
３（７）ドレインとＮＭＯＳ Ｔ ３ （７）ドレイン
とＮＭＯＳＴ４のソースが接続され、前記ＮＭ○ＳＴ２
のソースとＮＭＯＳ Ｔ ３のソースが接続され、前記
ＮＭＯＳＴＩのドレインと前記ＮＭＯＳＴ４のゲートが
接続され、第１の入力信号と前記ＰＭＯＳＴＩのゲート
と前記ＮＭＯＳ Ｔ １のゲートと前記ＰＭＯＳＴ２の
ゲートと前記ＮＭＯＳＴ２のゲートと前記ＰＭＯＳＴ３
のソースと前記ＮＭＯＳ Ｔ ４のドレインが接続され
、第２の入力信号と前記ＰＭＯＳＴ３のゲートと前記Ｎ
ＭＯＳＴ３のゲートと前記ＰＭＯＳ Ｔ ３のソースが
接続され、前記ＮＭＯＳ Ｔ ２のドレインから排他的
論理和出力信号を取り出すように構成する。
ンが接続され、ＰＭＯＳＴ２のドレインとＰＭＯ８’Ｔ
３（７）ドレインとＮＭＯＳ Ｔ ３ （７）ドレイン
とＮＭＯＳＴ４のソースが接続され、前記ＮＭ○ＳＴ２
のソースとＮＭＯＳ Ｔ ３のソースが接続され、前記
ＮＭＯＳＴＩのドレインと前記ＮＭＯＳＴ４のゲートが
接続され、第１の入力信号と前記ＰＭＯＳＴＩのゲート
と前記ＮＭＯＳ Ｔ １のゲートと前記ＰＭＯＳＴ２の
ゲートと前記ＮＭＯＳＴ２のゲートと前記ＰＭＯＳＴ３
のソースと前記ＮＭＯＳ Ｔ ４のドレインが接続され
、第２の入力信号と前記ＰＭＯＳＴ３のゲートと前記Ｎ
ＭＯＳＴ３のゲートと前記ＰＭＯＳ Ｔ ３のソースが
接続され、前記ＮＭＯＳ Ｔ ２のドレインから排他的
論理和出力信号を取り出すように構成する。
（３）ＮＭＯＳＴＩ（７）’／−ＸとＮＭＯＳＴ２の”
／−スとＰＭＯＳ Ｔ １のドレインが接続され、前記
ＰＭＯＳＴＩのソースとＰＭＯＳＴ２のドレインが接続
され、第１の入力信号と前記ＰＭＯＳＴ２のゲートと前
記ＮＭＯＳ Ｔ ２のゲートと前記ＮＭ○ＳＴＩのドレ
インが接続され、第２の入力信号と前記ＰＭＯＳＴＩの
ゲートと前記ＮＭＯＳ Ｔ １のゲートと前記ＮＭＯＳ
Ｔ ２のドレインが接続され、前記ＰＭＯＳＴＩのド
レインＰＭＯＳＴ３のゲートとＮＭＯＳ Ｔ ３のゲー
トが接続され、前記ＰＭＯＳＴ３のドレインと前記ＮＭ
ＯＳ Ｔ ３のドレインが接続され、前記ＮＭＯＳ Ｔ
３のドレインから排他的論理和出力信号を取り出すよ
うに構成する。
／−スとＰＭＯＳ Ｔ １のドレインが接続され、前記
ＰＭＯＳＴＩのソースとＰＭＯＳＴ２のドレインが接続
され、第１の入力信号と前記ＰＭＯＳＴ２のゲートと前
記ＮＭＯＳ Ｔ ２のゲートと前記ＮＭ○ＳＴＩのドレ
インが接続され、第２の入力信号と前記ＰＭＯＳＴＩの
ゲートと前記ＮＭＯＳ Ｔ １のゲートと前記ＮＭＯＳ
Ｔ ２のドレインが接続され、前記ＰＭＯＳＴＩのド
レインＰＭＯＳＴ３のゲートとＮＭＯＳ Ｔ ３のゲー
トが接続され、前記ＰＭＯＳＴ３のドレインと前記ＮＭ
ＯＳ Ｔ ３のドレインが接続され、前記ＮＭＯＳ Ｔ
３のドレインから排他的論理和出力信号を取り出すよ
うに構成する。
（４）ＰＭＯＳＴＩのドレインとＮＭＯ３ＴＩのドレイ
ンが接続され、ＮＭＯＳ Ｔ ２のソースとＮＭＯ３Ｔ
３のソースとＰＭＯＳＴ２のドレインが接続され、前記
ＰＭＯＳ Ｔ ２（ｉ’）”／−ＸトＰＭＯＳＴ３のド
レインが接続され、第１の入力信号と前記ＰＭＯＳＴＩ
のゲートと前記ＮＭＯＳ Ｔ １のゲートが接続され、
前記ＮＭＯＳ Ｔ １のドレインと前記ＰＭＯＳＴ３の
ゲートと前記ＮＭＯ３Ｔ３のゲートと前記ＮＭＯＳＴ２
のドレインが接続され、第２の入力信号と前記ＰＭＯＳ
Ｔ２のゲートと前記ＮＭＯＳＴ２（７）ゲートと前記Ｐ
ＭＯＳＴ３（７）ドレインが接続され、前記ＰＭＯＳＴ
２のドレインから排他的論理和出力信号を取り出すよう
に構成する。
ンが接続され、ＮＭＯＳ Ｔ ２のソースとＮＭＯ３Ｔ
３のソースとＰＭＯＳＴ２のドレインが接続され、前記
ＰＭＯＳ Ｔ ２（ｉ’）”／−ＸトＰＭＯＳＴ３のド
レインが接続され、第１の入力信号と前記ＰＭＯＳＴＩ
のゲートと前記ＮＭＯＳ Ｔ １のゲートが接続され、
前記ＮＭＯＳ Ｔ １のドレインと前記ＰＭＯＳＴ３の
ゲートと前記ＮＭＯ３Ｔ３のゲートと前記ＮＭＯＳＴ２
のドレインが接続され、第２の入力信号と前記ＰＭＯＳ
Ｔ２のゲートと前記ＮＭＯＳＴ２（７）ゲートと前記Ｐ
ＭＯＳＴ３（７）ドレインが接続され、前記ＰＭＯＳＴ
２のドレインから排他的論理和出力信号を取り出すよう
に構成する。
（５）ＰＭＯＳＴＩのドレインとＮＭＯＳ Ｔ １のド
レインが接続され、ＰＭＯＳＴ２のドレインとＰＭＯＳ
Ｔ３ドレインとＮＭＯＳ Ｔ ２のドレインが接続され
、前記ＮＭＯＳ Ｔ ２のソースとＮＭＯＳＴ３のドレ
インが接続され、第１の入力信号と前記ＰＭＯＳＴＩゲ
ートと前記ＮＭＯＳＴＩ（７）ゲートが接続され、前記
ＮＭＯ３ＴＩのドレインと前記ＰＭＯＳＴ２のゲートと
前記ＮＭＯＳ Ｔ ２のゲートと前記ＰＭＯＳ Ｔ ３
のソースが接続され、第２の入力信号と前記ＰＭＯＳＴ
３のゲートと前記ＮＭＯＳ Ｔ ３のゲートと前記ＰＭ
ＯＳ Ｔ ２のソースが接続され、前記ＮＭＯ８，Ｔ２
のドレインとＰＭＯＳＴ４のゲートとＮＭＯＳＴ４のゲ
ートが接続され、前記ＮＭＯＳＴ４のドレインから排他
的論理和出力信号を取り出すように構成する。
レインが接続され、ＰＭＯＳＴ２のドレインとＰＭＯＳ
Ｔ３ドレインとＮＭＯＳ Ｔ ２のドレインが接続され
、前記ＮＭＯＳ Ｔ ２のソースとＮＭＯＳＴ３のドレ
インが接続され、第１の入力信号と前記ＰＭＯＳＴＩゲ
ートと前記ＮＭＯＳＴＩ（７）ゲートが接続され、前記
ＮＭＯ３ＴＩのドレインと前記ＰＭＯＳＴ２のゲートと
前記ＮＭＯＳ Ｔ ２のゲートと前記ＰＭＯＳ Ｔ ３
のソースが接続され、第２の入力信号と前記ＰＭＯＳＴ
３のゲートと前記ＮＭＯＳ Ｔ ３のゲートと前記ＰＭ
ＯＳ Ｔ ２のソースが接続され、前記ＮＭＯ８，Ｔ２
のドレインとＰＭＯＳＴ４のゲートとＮＭＯＳＴ４のゲ
ートが接続され、前記ＮＭＯＳＴ４のドレインから排他
的論理和出力信号を取り出すように構成する。
（作 用）
したがって、本発明によれば、（１）の場合はＰＭＯＳ
Ｔが２個、ＮＭＯＳＴが２個、（２）の場合はＰＭＯＳ
Ｔが３個、ＮＭＯＳＴが４個、（３）ノ場合はＰＭＯＳ
Ｔが３個、ＮＭＯ３Ｔが３個、（４）の場合はＰＭＯＳ
Ｔが３個、ＮＭＯＳＴが３個、（５）の場合はＰＭＯＳ
Ｔが４個、ＮＭＯＳＴが４個でＥＸＯＲ回路を構成する
ことができる。
Ｔが２個、ＮＭＯＳＴが２個、（２）の場合はＰＭＯＳ
Ｔが３個、ＮＭＯＳＴが４個、（３）ノ場合はＰＭＯＳ
Ｔが３個、ＮＭＯ３Ｔが３個、（４）の場合はＰＭＯＳ
Ｔが３個、ＮＭＯＳＴが３個、（５）の場合はＰＭＯＳ
Ｔが４個、ＮＭＯＳＴが４個でＥＸＯＲ回路を構成する
ことができる。
（実施例）
第１図ないし第５図は本発明の第１ないし第５の実施例
における排他的論理和回路（ＥＸＯＲ）を示すものであ
る。第１図ないし第５図において。
における排他的論理和回路（ＥＸＯＲ）を示すものであ
る。第１図ないし第５図において。
Ａ、Ｂは入力信号、ＣはＥＸＯＲの出力信号、ＱｐＨな
いしＱｐ５４はＰＭＯＳＴ、ＱｎｌｌないしＱｎ５４は
ＮＭＯＳＴである。
いしＱｐ５４はＰＭＯＳＴ、ＱｎｌｌないしＱｎ５４は
ＮＭＯＳＴである。
次に第１図ないし第５図により各実施例の動作について
説明する。
説明する。
まず第１図において、入力信号Ａ、ＢがともにＬレベル
（低レベル）の時、ＮＭＯＳＴＱｎｌｌ。
（低レベル）の時、ＮＭＯＳＴＱｎｌｌ。
Ｑｎ１２がオフ、ＰＭＯＳＴＱｐＨ，Ｑｐ１２がオンと
なり、出力信号ＣはＬレベルになる。また入力信号Ａが
Ｌレベル、入力信号ＢがＨレベル（高し、ベル）の時、
ＮＭＯＳＴＱｎｌｌがオフ、ＮＭＯＳＴ Ｑ ｎ １２
がオン、ＰＭＯＳＴＱｐＨがオン、ＰＭＯＳＴＱｐ１２
がオフとなり、出力信号ＣはＨレベルになる。また、入
力信号ＡがＨレベル、入力信号ＢがＬレベルの時、ＮＭ
Ｏ３ＴＱｎｌｌがオン、ＮＭＯＳＴＱｎ１２がオフ、Ｐ
ＭＯＳＴＱｐＨがオフ、ＰＭＯＳＴＱｐ１２がオンとな
り、出力信号ＣはＨレベルになる。また、入力信号Ａ、
ＢがともにＨレベルの時、ＮＭＯＳＴＱｎｌｌ、Ｑｎ１
２がオン、ＰＭＯＳＴＱｐＨ，Ｑｐ１２がオフとなり、
出力信号ＣはＬレベルになる。
なり、出力信号ＣはＬレベルになる。また入力信号Ａが
Ｌレベル、入力信号ＢがＨレベル（高し、ベル）の時、
ＮＭＯＳＴＱｎｌｌがオフ、ＮＭＯＳＴ Ｑ ｎ １２
がオン、ＰＭＯＳＴＱｐＨがオン、ＰＭＯＳＴＱｐ１２
がオフとなり、出力信号ＣはＨレベルになる。また、入
力信号ＡがＨレベル、入力信号ＢがＬレベルの時、ＮＭ
Ｏ３ＴＱｎｌｌがオン、ＮＭＯＳＴＱｎ１２がオフ、Ｐ
ＭＯＳＴＱｐＨがオフ、ＰＭＯＳＴＱｐ１２がオンとな
り、出力信号ＣはＨレベルになる。また、入力信号Ａ、
ＢがともにＨレベルの時、ＮＭＯＳＴＱｎｌｌ、Ｑｎ１
２がオン、ＰＭＯＳＴＱｐＨ，Ｑｐ１２がオフとなり、
出力信号ＣはＬレベルになる。
次に第２図において、入力信号Ａ、ＢがともにＬレベル
の時、ＮＭＯＳＴＱｎ２１がオフ、ＰＭＯＳ Ｔ Ｑ
ｐ ２１がオン、ＮＭＯ３ＴＱｎ２４がオン、ＮＭＯＳ
ＴＱｎ２２．Ｑｎ２３がオフ、ＰＭＯＳＴＱｐ２２、Ｑ
ｐ２３がオンとなり、出力信号ＣはＬレベルになる。ま
た、入力信号ＡがＬレベル、入力信号ＢがＨレベルの時
、ＮＭＯＳＴＱｎ２１がオフ、ＰＭＯＳＴＱＰ２１がオ
ン、ＮＭＯＳＴＱｎ２４がオン、ＮＭＯＳＴＱｎ２２が
オフ、ＮＭＯＳＴＱｎ２３がオン、ＰＭＯＳＴＱｐ２２
がオン、ＰＭＯＳＴＱＰ２３がオフとなり、出力信号は
Ｈレベルになる。また、入力信号ＡがＨレベル、入力信
号ＢがＬレベルの時、ＮＭＯＳＴＱｎ２１がオン、ＰＭ
ＯＳＴＱｐ２１がオフ、ＮＭＯＳＴＱｎ２４がオフ、Ｎ
ＭＯＳＴＱｎ２２がオン、ＮＭＯＳＴＱｎ２３がオフ、
ＰＭＯＳＴＱＰ２２がオフ、ＰＭＯＳＴＱｐ２３がオン
となり、出力信号ＣはＨレベルとなる。また、入力信号
Ａ、ＢがともにＨレベルの時、ＮＭＯＳＴＱｎ２１がオ
’７．ＰＭＯＳＴＱｐ２１がオン、ＮＭＯＳＴＱｎ２４
がオン、ＮＭＯＳＴＱｎ２２．Ｑｎ２３がオン、ＰＭＯ
ＳＴＱＰ２２．Ｑｐ２３がオフとなり、出力信号ＣはＬ
レベルになる。
の時、ＮＭＯＳＴＱｎ２１がオフ、ＰＭＯＳ Ｔ Ｑ
ｐ ２１がオン、ＮＭＯ３ＴＱｎ２４がオン、ＮＭＯＳ
ＴＱｎ２２．Ｑｎ２３がオフ、ＰＭＯＳＴＱｐ２２、Ｑ
ｐ２３がオンとなり、出力信号ＣはＬレベルになる。ま
た、入力信号ＡがＬレベル、入力信号ＢがＨレベルの時
、ＮＭＯＳＴＱｎ２１がオフ、ＰＭＯＳＴＱＰ２１がオ
ン、ＮＭＯＳＴＱｎ２４がオン、ＮＭＯＳＴＱｎ２２が
オフ、ＮＭＯＳＴＱｎ２３がオン、ＰＭＯＳＴＱｐ２２
がオン、ＰＭＯＳＴＱＰ２３がオフとなり、出力信号は
Ｈレベルになる。また、入力信号ＡがＨレベル、入力信
号ＢがＬレベルの時、ＮＭＯＳＴＱｎ２１がオン、ＰＭ
ＯＳＴＱｐ２１がオフ、ＮＭＯＳＴＱｎ２４がオフ、Ｎ
ＭＯＳＴＱｎ２２がオン、ＮＭＯＳＴＱｎ２３がオフ、
ＰＭＯＳＴＱＰ２２がオフ、ＰＭＯＳＴＱｐ２３がオン
となり、出力信号ＣはＨレベルとなる。また、入力信号
Ａ、ＢがともにＨレベルの時、ＮＭＯＳＴＱｎ２１がオ
’７．ＰＭＯＳＴＱｐ２１がオン、ＮＭＯＳＴＱｎ２４
がオン、ＮＭＯＳＴＱｎ２２．Ｑｎ２３がオン、ＰＭＯ
ＳＴＱＰ２２．Ｑｐ２３がオフとなり、出力信号ＣはＬ
レベルになる。
次に第３図において、入力信号Ａ、ＢがともにＬレベル
の時、ＮＭＯＳ ＴＱ ｎ３２． Ｑ ｎ３１がオフ、
ＰＭＯＳＴＱｐ３２．Ｑｐ３１がオン、ＮＭＯＳ ＴＱ
ｎ３３がオン、ＰＭＯＳＴＱｐ３３がオフとなり、出力
信号ＣはＬレベルになる。また、入力信号ＡがＬレベル
、入力信号ＢがＨレベルの時、ＮＭＯＳＴＱｎ３２がオ
ン、ＮＭＯ３ＴＱｎ３１がオフ、ＰＭＯＳＴＱｐ３２が
オフ、ＰＭＯＳＴＱｐ３１がオン。
の時、ＮＭＯＳ ＴＱ ｎ３２． Ｑ ｎ３１がオフ、
ＰＭＯＳＴＱｐ３２．Ｑｐ３１がオン、ＮＭＯＳ ＴＱ
ｎ３３がオン、ＰＭＯＳＴＱｐ３３がオフとなり、出力
信号ＣはＬレベルになる。また、入力信号ＡがＬレベル
、入力信号ＢがＨレベルの時、ＮＭＯＳＴＱｎ３２がオ
ン、ＮＭＯ３ＴＱｎ３１がオフ、ＰＭＯＳＴＱｐ３２が
オフ、ＰＭＯＳＴＱｐ３１がオン。
ＮＭＯＳＴＱｎ３３がオフ、ＰＭＯＳＴＱｐ３３がオン
となり、出力信号ＣはＨレベルになる。また、入力信号
ＡがＨレベル、入力信号ＢがＬレベルの時、ＮＭＯＳＴ
Ｑｎ３２がオフ、ＮＭＯＳＴＱｎ３１がオン、ＰＭＯＳ
ＴＱｐ３２がオン、ＰＭＯＳＴＱｐ３１がオフ、ＮＭＯ
ＳＱｎ３３がオフ、ＰＭＯＳＴＱｐ３３がオンとなり、
出力信号ＣはＨレベルとなる。また、入力信号Ａ、Ｂが
ともにＨレベルの時、 ＮＭＯＳ ＴＱ ｎ３２’、
３１がオン、ＰＭＯＳＴＱｐ３２．Ｑｐ３１がオフ、Ｎ
ＭＯＳＴＱｎ３３がオン、ＰＭＯＳＴＱｐ３３がオフと
なり、出力信号ＣはＬレベルになる。
となり、出力信号ＣはＨレベルになる。また、入力信号
ＡがＨレベル、入力信号ＢがＬレベルの時、ＮＭＯＳＴ
Ｑｎ３２がオフ、ＮＭＯＳＴＱｎ３１がオン、ＰＭＯＳ
ＴＱｐ３２がオン、ＰＭＯＳＴＱｐ３１がオフ、ＮＭＯ
ＳＱｎ３３がオフ、ＰＭＯＳＴＱｐ３３がオンとなり、
出力信号ＣはＨレベルとなる。また、入力信号Ａ、Ｂが
ともにＨレベルの時、 ＮＭＯＳ ＴＱ ｎ３２’、
３１がオン、ＰＭＯＳＴＱｐ３２．Ｑｐ３１がオフ、Ｎ
ＭＯＳＴＱｎ３３がオン、ＰＭＯＳＴＱｐ３３がオフと
なり、出力信号ＣはＬレベルになる。
次に第４図において、入力信号Ａ、ＢがともにＬレベル
の時、ＮＭＯＳＴＱｎ４１がオフ、ＰＭＯＳＴＱｐ４１
がオン、ＮＭＯＳＴＱｎ４３がオン、ＮＭＯＳＴＱｎ４
２がオフ、ＰＭＯＳＴＱｐ４３がオフ、ＰＭＯＳＴＱｐ
４２がオントなり、出力信号ＣハＬレベルになる。また
、入力信号ＡがＬレベル、ＢがＨレベルの時、ＮＭＯＳ
ＴＱｎ４１がオフ、ＰＭＯＳＴＱｐ４１がオン、ＮＭＯ
ＳＴＱｎ４３．Ｑｎ４２がオフ、ＰＭＯＳＴＱｐ４３．
Ｑｐ４２がオンとなり、出力信号ＣはＨレベルになる。
の時、ＮＭＯＳＴＱｎ４１がオフ、ＰＭＯＳＴＱｐ４１
がオン、ＮＭＯＳＴＱｎ４３がオン、ＮＭＯＳＴＱｎ４
２がオフ、ＰＭＯＳＴＱｐ４３がオフ、ＰＭＯＳＴＱｐ
４２がオントなり、出力信号ＣハＬレベルになる。また
、入力信号ＡがＬレベル、ＢがＨレベルの時、ＮＭＯＳ
ＴＱｎ４１がオフ、ＰＭＯＳＴＱｐ４１がオン、ＮＭＯ
ＳＴＱｎ４３．Ｑｎ４２がオフ、ＰＭＯＳＴＱｐ４３．
Ｑｐ４２がオンとなり、出力信号ＣはＨレベルになる。
また、入力信号ＡがＨレベル、入力信号ＢがＬレベルの
時、ＮＭＯＳＴＱｎ４１がオン、ＰＭＯＳＴＱＰ４１が
オフ、ＮＭＯＳ ＴＱ ｎ４３． Ｑ ｎ４２がオフ、
ＰＭＯＳＴＱｐ４３、Ｑｐ４２がオンとなり、出力信号
ＣはＨはレベルになる。入力信号Ａ、ＢがともにＨレベ
ルの時、ＮＭＯ３ＴＱｎ４１がオン、ＰＭＯＳＴＱｐ４
１がオフ、ＮＭＯＳＴＱｎ４３がオン、ＮＭＯＳＴＱｎ
４２がオン、ＰＭＯＳＴＱｐ４３がオン、ＰＭＯＳ Ｔ
Ｑｐ４２がオフとなり、出力信号ＣはＬレベルになる。
時、ＮＭＯＳＴＱｎ４１がオン、ＰＭＯＳＴＱＰ４１が
オフ、ＮＭＯＳ ＴＱ ｎ４３． Ｑ ｎ４２がオフ、
ＰＭＯＳＴＱｐ４３、Ｑｐ４２がオンとなり、出力信号
ＣはＨはレベルになる。入力信号Ａ、ＢがともにＨレベ
ルの時、ＮＭＯ３ＴＱｎ４１がオン、ＰＭＯＳＴＱｐ４
１がオフ、ＮＭＯＳＴＱｎ４３がオン、ＮＭＯＳＴＱｎ
４２がオン、ＰＭＯＳＴＱｐ４３がオン、ＰＭＯＳ Ｔ
Ｑｐ４２がオフとなり、出力信号ＣはＬレベルになる。
次に第５図において、入力信号Ａ、ＢがともにＬレベル
の時、ＮＭＯＳＴＱｎ５１がオフ、ＰＭＯＳＴＱｐ５１
がオン、ＮＭＯＳＴＱｎ５２がオン、ＮＭＯＳＴＱｎ５
３がオフ、ＰＭＯＳＴＱｐ５２がオフ、ＰＭＯＳＴＱｐ
５３がオン、ＮＭＯＳＴＱｎ５４オン、ＰＭＯＳＴＱｐ
５４がオフとなり、出力信号ＣはＬレベルになる。また
、入力信号ＡがＬレベル、入力信号ＢがＨレベルの時、
ＮＭＯＳＴＱｎ５１がオフ、ＰＭＯＳＴＱｐ５１がオン
、ＮＭＯＳＴＱｎ５２゜Ｑｎ５３がオン、ＰＭＯＳＴＱ
ｐ５２．Ｑｐ５３がオフ、Ｎ Ｍ ＯＳ Ｔ Ｑ ｎ
５４がオン、ＰＭＯＳＴＱｐ５４がオフとなり、出力信
号ＣはＨレベルになる。また、入力信号ＡがＨレベル、
入力信号ＢがＬレベルの時、ＮＭＯＳＴＱｎ５１がオン
、ＰＭＯＳＴＱｐ５１がオフ、ＮＭＯ３ＴＱｎ５２．Ｑ
ｎ５３がオフ、ＰＭＯＳＴＱｐ５２．Ｑｐ５３がオン、
ＮＭＯＳ ＴＱ ｎ５４がオン、ＰＭＯＳＴＱｐ５４が
オフとなり、出力信号ＣはＨレベルになる。また、入力
信号Ａ、ＢがともにＨレベルの時、ＮＭＯＳＴＱｎ５１
がオン。
の時、ＮＭＯＳＴＱｎ５１がオフ、ＰＭＯＳＴＱｐ５１
がオン、ＮＭＯＳＴＱｎ５２がオン、ＮＭＯＳＴＱｎ５
３がオフ、ＰＭＯＳＴＱｐ５２がオフ、ＰＭＯＳＴＱｐ
５３がオン、ＮＭＯＳＴＱｎ５４オン、ＰＭＯＳＴＱｐ
５４がオフとなり、出力信号ＣはＬレベルになる。また
、入力信号ＡがＬレベル、入力信号ＢがＨレベルの時、
ＮＭＯＳＴＱｎ５１がオフ、ＰＭＯＳＴＱｐ５１がオン
、ＮＭＯＳＴＱｎ５２゜Ｑｎ５３がオン、ＰＭＯＳＴＱ
ｐ５２．Ｑｐ５３がオフ、Ｎ Ｍ ＯＳ Ｔ Ｑ ｎ
５４がオン、ＰＭＯＳＴＱｐ５４がオフとなり、出力信
号ＣはＨレベルになる。また、入力信号ＡがＨレベル、
入力信号ＢがＬレベルの時、ＮＭＯＳＴＱｎ５１がオン
、ＰＭＯＳＴＱｐ５１がオフ、ＮＭＯ３ＴＱｎ５２．Ｑ
ｎ５３がオフ、ＰＭＯＳＴＱｐ５２．Ｑｐ５３がオン、
ＮＭＯＳ ＴＱ ｎ５４がオン、ＰＭＯＳＴＱｐ５４が
オフとなり、出力信号ＣはＨレベルになる。また、入力
信号Ａ、ＢがともにＨレベルの時、ＮＭＯＳＴＱｎ５１
がオン。
ＰＭＯＳＴＱｐ５１がオフ、ＮＭＯＳＴＱｎ５２がオフ
、ＮＭＯＳＴＱｎ５３がオン、ＰＭＯＳＴＱｐ５２がオ
ン、ＰＭＯＳＴＱｐ５３がオフ、ＮＭＯＳ ＴＱｎ５４
がオン、ＰＭＯＳＴＱｐ５４がオフとなり、出力信号Ｃ
はＬレベルになる。
、ＮＭＯＳＴＱｎ５３がオン、ＰＭＯＳＴＱｐ５２がオ
ン、ＰＭＯＳＴＱｐ５３がオフ、ＮＭＯＳ ＴＱｎ５４
がオン、ＰＭＯＳＴＱｐ５４がオフとなり、出力信号Ｃ
はＬレベルになる。
（発明の効果）
本発明は上記各実施例から明らかなように、排他的論理
和回路は、少ないＭＯＳトランジスタ数で構成でき高集
積化、高密度化が可能であるという効果を有する。
和回路は、少ないＭＯＳトランジスタ数で構成でき高集
積化、高密度化が可能であるという効果を有する。
第１図ないし第５図は１本発明の実施例における排他的
論理和回路を示す回路図、第６図は、従来の排他的論理
和回路を示す回路図である。 Ａ・・・第１の入力信号、 Ｂ・・・第２の入力信号、
Ｃ・・・（論理）出力信号、ＱｐＯ１〜Ｑｐ５４・・
・Ｐチャンネル型ＭＯＳトランジスタ（ＰＭＯＳＴ）、
ＱｎＯｌ 〜Ｑｎ５４・・・Ｎチャンネル型ＭＯＳト
ランジスタ（ＮＭＯ３Ｔ）。 特許出願人 松下電器産業株式会社 第１図 第３図 Ｑｎ４１〜Ｑｎ４３−−−Ｎ＋ｓン不ルエＭｏ５ｔ−ラ
ングλり 第５図 第６図
論理和回路を示す回路図、第６図は、従来の排他的論理
和回路を示す回路図である。 Ａ・・・第１の入力信号、 Ｂ・・・第２の入力信号、
Ｃ・・・（論理）出力信号、ＱｐＯ１〜Ｑｐ５４・・
・Ｐチャンネル型ＭＯＳトランジスタ（ＰＭＯＳＴ）、
ＱｎＯｌ 〜Ｑｎ５４・・・Ｎチャンネル型ＭＯＳト
ランジスタ（ＮＭＯ３Ｔ）。 特許出願人 松下電器産業株式会社 第１図 第３図 Ｑｎ４１〜Ｑｎ４３−−−Ｎ＋ｓン不ルエＭｏ５ｔ−ラ
ングλり 第５図 第６図
Claims (5)
- （１）ＭＯＳトランジスタにより構成し、第１のＰチャ
ンネル型ＭＯＳトランジスタ（以下、これをＰＭＯＳＴ
１のように略記する、以下同様）のドレインとＰＭＯＳ
Ｔ２のドレインと第１のＮチャンネル型ＭＯＳトランジ
スタ（以下、これをＮＭＯＳＴ１のように略記する、以
下同様）のドレインが接続され、前記ＮＭＯＳＴ１のソ
ースとＮＭＯＳＴ２のドレインが接続され、第１の入力
信号と前記ＰＭＯＳＴ１のゲートと前記ＮＭＯＳＴ１の
ゲートと前記ＰＭＯＳＴ２のソースが接続され、第２の
入力信号と前記ＰＭＯＳＴ２のゲートと前記ＮＭＯＳＴ
２のゲートと前記ＰＭＯＳＴ１のソースが接続され、前
記ＮＭＯＳＴ１のドレインから排他的論理和出力信号を
取り出すように構成されていることを特徴とする排他的
論理和回路。 - （２）ＭＯＳトランジスタにより構成し、ＰＭＯＳＴ１
のドレインとＮＭＯＳＴ１のドレインが接続され、ＰＭ
ＯＳＴ２のドレインとＰＭＯＳＴ３のドレインとＮＭＯ
ＳＴ３のドレインとＮＭＯＳＴ４のソースが接続され、
前記ＮＭＯＳＴ２のソースとＮＭＯＳＴ３のソースが接
続され、前記ＮＭＯＳＴ１のドレインと前記ＮＭＯＳＴ
４のゲートが接続され、第１の入力信号と前記ＰＭＯＳ
Ｔ１のゲートと前記ＮＭＯＳＴ１のゲートと前記ＰＭＯ
ＳＴ２のゲートと前記ＮＭＯＳＴ２のゲートと前記ＰＭ
ＯＳＴ３のソースと前記ＮＭＯＳＴ４のドレインが接続
され、第２の入力信号と前記ＰＭＯＳＴ３のゲートと前
記ＮＭＯＳＴ３のゲートと前記ＰＭＯＳＴ３のソースが
接続され、前記ＮＭＯＳＴ２のドレインから排他的論理
和信号を取り出すように構成されていることを特徴とす
る排他的論理和回路。 - （３）ＭＯＳトランジスタにより構成し、ＮＭＯＳＴ１
のソースとＮＭＯＳＴ２のソースとＰＭＯＳＴ１のドレ
インが接続され、前記ＰＭＯＳＴ１のソースとＰＭＯＳ
Ｔ２のドレインが接続され、第１の入力信号と前記ＰＭ
ＯＳＴ２のゲートと前記ＮＭＯＳＴ２のゲートと前記Ｎ
ＭＯＳＴ１のドレインが接続され、第２の入力信号と前
記ＰＭＯＳＴ１のゲートと前記ＮＭＯＳＴ１のゲートと
前記ＮＭＯＳＴ２のドレインが接続され、前記ＰＭＯＳ
Ｔ１のドレインＰＭＯＳＴ３のゲートとＮＭＯＳＴ３の
ゲートとＮＭＯＳＴ３のゲートが接続され、前記ＰＭＯ
ＳＴ３のドレインと前記ＮＭＯＳＴ３のドレインが接続
され、前記ＮＭＯＳＴ３のドレインから排他的論理和出
力信号を取り出すように構成されていることを特徴とす
る排他的論理和回路。 - （４）ＭＯＳトランジスタにより構成し、ＰＭＯＳＴ１
のドレインとＮＭＯＳＴ１のドレインが接続され、ＮＭ
ＯＳＴ２のソースとＮＭＯＳＴ３のソースとＰＭＯＳＴ
２のドレインが接続され、前記ＰＭＯＳＴ２のソースと
ＰＭＯＳＴ３のドレインが接続され、第１の入力信号と
前記ＰＭＯＳＴ１のゲートと前記ＮＭＯＳＴ１のゲート
が接続され、前記ＮＭＯＳＴ１のドレインと前記ＰＭＯ
ＳＴ３のゲートと前記ＮＭＯＳＴ３のゲートと前記ＮＭ
ＯＳＴ２のドレインが接続され、第２の入力信号と前記
ＰＭＯＳＴ２のゲートと前記ＮＭＯＳＴ２のゲートと前
記ＰＭＯＳＴ３のドレインが接続され、前記ＰＭＯＳＴ
２のドレインから排他的論理和出力信号を取り出すよう
に構成されていることを特徴とする排他的論理和回路。 - （５）ＭＯＳトランジスタにより構成し、ＰＭＯＳＴ１
のドレインとＮＭＯＳＴ１のドレインが接続され、ＰＭ
ＯＳＴ２のドレインとＰＭＯＳＴ３のドレインとＮＭＯ
ＳＴ２のドレインが接続され、前記ＮＭＯＳＴ２のソー
スとＮＭＯＳＴ３のドレインが接続され、第１の入力信
号と前記ＰＭＯＳＴ１のゲートと前記ＮＭＯＳＴ１のゲ
ートが接続され、前記ＮＭＯＳＴ１のドレインと前記Ｐ
ＭＯＳＴ２のゲートと前記ＮＭＯＳＴ２のゲートと前記
ＰＭＯＳＴ３のソースが接続され、第２の入力信号と前
記ＰＭＯＳＴ３のゲートと前記ＮＭＯＳＴ３のゲートと
前記ＰＭＯＳＴ２のソースが接続され、前記ＮＭＯＳＴ
２のドレインとＰＭＯＳＴ４のゲートとＮＭＯＳＴ４の
ゲートが接続され、前記ＮＭＯＳＴ４のドレインから排
他的論理和出力信号取り出すように構成されていること
を特徴とする排他的論理和回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127247A JP2551845B2 (ja) | 1989-05-20 | 1989-05-20 | 排他的論理和回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127247A JP2551845B2 (ja) | 1989-05-20 | 1989-05-20 | 排他的論理和回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02306718A true JPH02306718A (ja) | 1990-12-20 |
| JP2551845B2 JP2551845B2 (ja) | 1996-11-06 |
Family
ID=14955337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1127247A Expired - Lifetime JP2551845B2 (ja) | 1989-05-20 | 1989-05-20 | 排他的論理和回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2551845B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012525774A (ja) * | 2009-04-30 | 2012-10-22 | テラ イノヴェイションズ インコーポレイテッド | Ｘｏｒ及びｘｎｏｒロジックの回路及びレイアウト |
-
1989
- 1989-05-20 JP JP1127247A patent/JP2551845B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012525774A (ja) * | 2009-04-30 | 2012-10-22 | テラ イノヴェイションズ インコーポレイテッド | Ｘｏｒ及びｘｎｏｒロジックの回路及びレイアウト |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2551845B2 (ja) | 1996-11-06 |
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