JPH02235433A - 双極性相補形金属酸化物半導体出力駆動回路 - Google Patents
双極性相補形金属酸化物半導体出力駆動回路Info
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- JPH02235433A JPH02235433A JP2017636A JP1763690A JPH02235433A JP H02235433 A JPH02235433 A JP H02235433A JP 2017636 A JP2017636 A JP 2017636A JP 1763690 A JP1763690 A JP 1763690A JP H02235433 A JPH02235433 A JP H02235433A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
-
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- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
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- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は、全体的に、集積回路、特に過渡現象抑制！回
上した出力駆動回路に関丁ろ。 〔従来の技術〕 過渡現象（スパイク又ははね返り）問題は、ある種の高
速、高駆動、双極性相補形金属酸化物半導体（以下Ｂｉ
ＣＭＯＳ ）集積回路型出力駆動回路（緩衝回路）に関
連してきた。特に、出力駆動回路の状態がスイッチされ
るとき、過渡現象が駆動回路の接地（ｔＥＥＶ８８）線
路及び電源（電圧ｖｃｃ）線路内の漂遊インダクタンス
Ｙ通じて発生される。 これらの過渡現象は、同じ接地線路及び電源線路を分割
する他の駆動回路の出力と結合する。 例えば、第１図の記号１０（図の左側）及び１０′（図
の右側）に示された先行技術の１対の出力駆動回路ケ考
察してみよう。駆動回路（緩衝回路）１０は、Ｐチャネ
ル電界効果トランジスタＣＦＥＴ） １ ２ （図の中
央）及びＮチャネル電界効果トランジスタ１４を採用し
て示されている。これらのトランジスタ１２及び１４は
（ＰチャネルーオーバーＮチャネル）プッシュゾル接続
とここでは称されるＣＭＯＳインバータとして接続され
る〇特に、トランジスタ１２は、ＣＭＯＳ引上げ回路馨
構成するように接続されこの構成においてトランジスタ
１２は線路２０及び１対のインバータ２２．２４によっ
て２入力ＮＡＮＤ’７”−｝回路２６に結合されている
。ゲート回路２６はその入力のうち１つ冫駆動回路１０
の使用可ｉヒ信号ケ受信するために線路２８Ｋ接続され
、他の１つをデータ入力信号ケ受信する線路３０に接続
される。トランジスタ１２のソースは線路４０に接続さ
れ、及びトランジスタ１２のドレーンは線路５０に接続
され、この線路５０Ｋ駆動回路１０がデータ出力信号を
発生する。 トランジスタ１ ４ｈｘ、ｃＭｏｓ引下げ回路冫構成し
この構成Ｋおいてトランジスタ１４のゲートは線路６０
及び他のインバータ６２Ｋよって他の２人カＮＡＮＤ’
７’−１回路６４の出力に結合される。 ケ９ート回路６４の入力の１つは、さらに他のインバー
タ６６によって線路３０に接続され、同ゲート回路の他
の入力は線路２Ｂに接続される。トランジスタ１４のド
レーンを工線路５０に接続され、及びこのトランジスタ
のソースは線路７０に接続される。 出力駆動回路１０′ハ、出力駆動回路１０に類似してい
る。（明確のために、この図においては出力駆動回路１
０′の部品記号は、上記と同じ記号にダッシュＹ付され
ている。） トランジスタ１２及び１２′のソースは電源電圧（ｖｃ
ｃ） Ｙ受けるように直接的に接続され、またトランジ
スタ１４及び１４′のソース
上した出力駆動回路に関丁ろ。 〔従来の技術〕 過渡現象（スパイク又ははね返り）問題は、ある種の高
速、高駆動、双極性相補形金属酸化物半導体（以下Ｂｉ
ＣＭＯＳ ）集積回路型出力駆動回路（緩衝回路）に関
連してきた。特に、出力駆動回路の状態がスイッチされ
るとき、過渡現象が駆動回路の接地（ｔＥＥＶ８８）線
路及び電源（電圧ｖｃｃ）線路内の漂遊インダクタンス
Ｙ通じて発生される。 これらの過渡現象は、同じ接地線路及び電源線路を分割
する他の駆動回路の出力と結合する。 例えば、第１図の記号１０（図の左側）及び１０′（図
の右側）に示された先行技術の１対の出力駆動回路ケ考
察してみよう。駆動回路（緩衝回路）１０は、Ｐチャネ
ル電界効果トランジスタＣＦＥＴ） １ ２ （図の中
央）及びＮチャネル電界効果トランジスタ１４を採用し
て示されている。これらのトランジスタ１２及び１４は
（ＰチャネルーオーバーＮチャネル）プッシュゾル接続
とここでは称されるＣＭＯＳインバータとして接続され
る〇特に、トランジスタ１２は、ＣＭＯＳ引上げ回路馨
構成するように接続されこの構成においてトランジスタ
１２は線路２０及び１対のインバータ２２．２４によっ
て２入力ＮＡＮＤ’７”−｝回路２６に結合されている
。ゲート回路２６はその入力のうち１つ冫駆動回路１０
の使用可ｉヒ信号ケ受信するために線路２８Ｋ接続され
、他の１つをデータ入力信号ケ受信する線路３０に接続
される。トランジスタ１２のソースは線路４０に接続さ
れ、及びトランジスタ１２のドレーンは線路５０に接続
され、この線路５０Ｋ駆動回路１０がデータ出力信号を
発生する。 トランジスタ１ ４ｈｘ、ｃＭｏｓ引下げ回路冫構成し
この構成Ｋおいてトランジスタ１４のゲートは線路６０
及び他のインバータ６２Ｋよって他の２人カＮＡＮＤ’
７’−１回路６４の出力に結合される。 ケ９ート回路６４の入力の１つは、さらに他のインバー
タ６６によって線路３０に接続され、同ゲート回路の他
の入力は線路２Ｂに接続される。トランジスタ１４のド
レーンを工線路５０に接続され、及びこのトランジスタ
のソースは線路７０に接続される。 出力駆動回路１０′ハ、出力駆動回路１０に類似してい
る。（明確のために、この図においては出力駆動回路１
０′の部品記号は、上記と同じ記号にダッシュＹ付され
ている。） トランジスタ１２及び１２′のソースは電源電圧（ｖｃ
ｃ） Ｙ受けるように直接的に接続され、またトランジ
スタ１４及び１４′のソース
【工回路接地電圧（７ １
′Ｉｓ ）を直接的に受けるように接続される。しかし
ながら、これらの接続に関連する漂遊インダクタンスが
存在しこれの原因は部分的に＆エチツゾ金属被俺、ワイ
アボンデイング、リードフレームに帰せられる。（この
漂遊インダクタンスは、７４００で共通に指定される系
列のものであってかつジュアルインクイン実装（Ｄ工Ｐ
）に実装され接地ビンと電源ビンか実装の両端に配置さ
れているような装置に関し、特に問題を生じる。 図示の目的上、これらの僅遊インダクタンスは、離散イ
ンダクタによって代表させられている。したがって、こ
の図において（工、線路４０は、（電源回路内の漂遊イ
ンダクタンスを代表する）インダクタ８０によって電源
竜圧ｔ受ける線路８２に結合されるように示され、及び
線路７０は（接地回路内の漂遊インダクタンスを表示す
る）インダクタ８４によって接地回路電圧χ受ける線路
８６に結合されるように示されている。 出力駆動回路１０の負荷の容ｔａｌＪアクタンスは、線
路５０と８６との間に接続された離散キャパシタ９０に
よってこの図中に表示されている。 過渡現象問題を理解するに当たって、まず、トランジス
タ１２が「オン」かつトランジスタ１４が「オフ」にあ
る状態に出力駆動回路１０があると仮定する。この状態
において、「高」論理レベル電圧が線路５０上及びキャ
パシタ９００両端間に発生される。また、トランジスタ
１２′が「オフ」かつトランジスタ１４′が「オン」さ
れて゛「低」論理レベル電圧を線路５０′上に発生する
状態に駆動回路１０′があると仮定する。 次いで、出力駆動回路１０の状態Ｉエトランジスタ１２
を「オフ」かつトランジスタ１４Ｙｒオン」するように
スイッチされると仮定する。トランジスタ１４がターン
「オンコされるとキ、キャパシタ９００両喝間の電圧は
ト２ンジスタ１４によってインダクタ８４の両端間に結
合される。この結果、過渡現象（接地はね返り）がイン
ダクタ８４の両端間に発生される。（ａｌｌ力駆動回路
１０′の）トランジスタ１ ４’ｈｘ Ｖオン」である
から、この過渡現象ハ、トランジスタ１４′によって線
路５０′に結合される。（出力駆動回路１０′ヲエトフ
ンジスタ１２′が「オン」かつトランジスタ１４′が「
オフ」の状態罠保持され、一方、出力駆動回路１０の状
態はトランジスタ１４が「オフ」かつトランジスタ１２
が「オン」にターンするようにスイッチされているとき
にも、上記と類似の過渡現象が線路５０上に発生される
。》 過渡現象の問題は、主として、高速、高駆動、ＣＭＯＢ
集積回路型出力駆動回路に関連する。 ７４ＸＸ！，７４ＨＸＸ！，７４ＳＸＸＸ，７４Ｌ８Ｘ
Ｘ！で指定される７４００系列の装置の場合は、過渡現
象は、（ＦＩＴ）｝ランジスタ１４′に等価な双極性ト
ランジスタをこの（双極性）トランジスタがある程度の
量の過渡現象冫出力駆動回路の出力Ｋ結合する以前にタ
ーン「オフ」させる。また、７ ４ Ｈ Ｏ Ｘ−Ｘ
Ｘ及び７４ ｝ＩＣＴＸＸＸで指定される７４００系列
の装置の場合は、トランジスタ１２及び１４に等価なト
ランジスタ及びこれらの出力駆動回路は、インダクタ８
０及び８４に等価な要素の両端にある程度のレベルの過
渡現象を発生するには充分に強く＆工ない。しかしなが
ら、トランジスタのチャネル長が、（２μｍ（１００万
分の１ａｍ ）より短《なるまで）減少されかっこのト
ランジスタのチャネル幅が増大されると、ある程度のレ
ベルの過渡現象がインダクタ８４０等価要素の両端に発
生しかつ線路５０′の等価線路忙結合される。（８進駆
動回路の】８つの出力駆動回路のうちの７つの駆動回路
が同時にスイッチされるとき、１ｎ８より短い立上がり
時間及び３Ｖｔ’超える電圧レベル″４ｔ有する過渡現
象がインダクタ８４０等価要素の両端間に発生すること
が観察されている。 過渡現象罠関するさらにその他の情報については、マル
セＱ＠Ａｌ１？ルチネ（ｕａｒｃｅ１ｏ Ａ，ｙａｒｔ
ｉｎｅｇ）の米国特許第４，７ ８ ５．２ ０ １号
及び同特許に挙げられている雑誌エレクトロニツクス（
ｍｒｅｃｔｒｏｎ１ｃりの１９８６年８月７日発行の頁
２，９から３０に及び同雑誌の１９８６年９月１８日発
行り頁８１及び８２に掲載の論文、米国電気電子学会固
体状態回路誌（工ＦｔＥＢ Ｊｏｕｒｎａｌ ｏｆ８ｏ
１１ｄ−８ｔａｔｅ Ｏｉｒａｕｉｔｓ＋−） ， ｖ
ｏｌ， ａｃ−２２， ｎｏ， ５．１９８７年１０力
号の頁７０９．７２９−７３０及び７４４−７４５．及
び米国電気電子学会国際固体状態回路会議テクニカルペ
ーパの夢約（ｔｈθ〜］）Ｉｇｅｌｌｔ ｏｆ Ｔｅｃ
ｈｎｉａａｌ Ｐａｐ８ｒａ−■ＥＥＥＩｎｔｅｒｎａ
ｔｉｏｎａｌ−８０’ｌｉｄ ＳｔａｔｅＯｉｒＣｕｉ
ｔｅ（Ｈｏｎｆｅｒｅｎａｓ） １ ９ ８ ８年２月
１７−１８日、０１ ９３−６５３０／８８／００００
−ＯＸＸＸ＊ ０ １．０ ０の頁８８−８９及び１２
０−１２３、？参照されたい。 〔問題ケ解決でるだめの手段〕 本発明の主目的は、過渡現象抑制！回上した畠速、高駆
動、ＣＭＯＳ集積回路型出力駆動回路乞提供することに
ある。 本発明の他の目的は、（接地ビンと電源ビンが実装の両
端に配置されるジュアルインライン夷装に実装される）
７４００系列装置に適合性の過渡現象抑制、高速、高駆
動、ＣＭＯＢ集積回路型出力駆動回路を提供することに
ある。 本発明のさらに他の目的昏工、簡単なかつ適渡現象抑制
、高速、高駆動、ＣＭＯＢ集積回路型出力駆動回路ケ提
供することにある。 要約すると、本発明によるＢｉＣＭＯ８出力駆動回路の
現行好適実施例は、低論理レベル電圧が入力線路１１０
上Ｋ外部から発生されたとき出力線路１１２上に高論理
レベル電圧Ｖ発生する引上げ回路ｔ構成丁ろように接続
されたトランジスタを含む。双極性トランジスタも、ま
た、含ま゛れており、このトラノゾスタは２つの（ｔ界
効果）｝クンジスタと共に、高論理レベル電圧が入力線
路上に外部から発生されたとき、゛出力線路上Ｋ発生さ
れた電圧を（第１）所定電圧レベルに引き下げるＢｉＣ
ＭＯＳ引下げ回路ｔ構成するように接続される。 １対のトランジスタが含まれ、これらのトランジスタは
、出力線路上の電圧レベルが（第２）所定電圧レベルよ
クも低いとき高論理レベル電圧？発生する（第１）（プ
ッシュデル）インバータ構成内のしきい検出器として接
続される。さらに、他の１対のトランジスタが含まれ、
これらのトランジスタは、第１インバータによって発生
された信号の反転レベルの信号？発生する（第２）イン
バータを構放てるようＫ接続されており、及びさらｋ他
の１対のトクンゾスタが含まれ、これらのト２ンジスタ
は、入力線路上に外部から発生された信号の反転レベル
の信号ｔ発生する（＠３）インバータン構成するようＫ
接続される。この出力駆動回路は、また、第２インバー
タの発生信号ｔ＠３インバータの発生信号に応答してゲ
ート動作するＮＯＲＩ’−｝回路を構底するように接続
された３つのトランジスタ、ＮｏＲｌ’−｝回路のこれ
らのトランジスタによって発生された信号が高論理レベ
ル電圧ゲ有するときＢｉ （！ＭＯ８引下げ回路の．ト
ランジスタによって発生された電圧′ｌｆ（第１）所定
電圧レベルから低論理レベル電圧に引き下げる引下げ回
路ケ構成するように接続ざれたトランジスタｔ含む。 本発明のこれら及び他の目的１工、付図に示されている
本発明の好適実施例に関する詳細な説明を読了した後は
当業者にとって、もとより、明らかになるであろう。 〔実施例〕 第２図ｔ参照すると、本発明によるＢｉＯＭＯＳ出力駆
動回路の好適実施例が、全体的に記号１００で指示され
ている。入力線路１１０上Ｋ外部から発生される信号の
論理レベル電圧に応答して、駆動回路１００は線路１１
２上に反転論理レベル電圧信号？発生するように動作す
る。高論理レベル電圧を出力線路１１２上に発生するた
め゜κ、出力駆動回路１００は、Ｐチャネル（ｔ界効果
）トランジスタ１２０冫含み、このトランジスタはＣＭ
ＯＳ引上げ回路ｔ構成するように゛接続される。 特に、トランジスタ１２（Ｈｚ、このトランジスタのソ
ース（とここで称せられるトランジスタのチャネルの一
端）を電源電圧（Ｖｃｃ）に接続され、トランジスタの
ドレーン（とここで称せられるトランジスタのチャネル
の他端）ｙａ−線路１１２に接続されるようＫ構成され
る。 線路１１２上に発生された屯圧レペルを所定電圧レベル
に引き下げるために、出力駆動回路１００はＰチャネル
電界効果トランジスタ１ ３０， １ ３２及び双極性
ＮＰＮ ｝ランゾスタ１３４１ｋ：含むように示され、
これらのトランジスタの組合わせはＢｉ（！Ｍｏｓ引下
げ回路とここで称せられるものを構成するように接続さ
れる。特に、トランゾスタ１３０は、同トランジスタの
ドレーン？線路１１２に接続され、同トランジスタのゲ
ート’ｖ線路１１０に接続され、かり同トランジスタの
ソースｙ＋ｌｔｌ路１３６に接続されるように構成され
る。トランジスタ１３２ｔ！、同トランジスタのドレー
ンを線路１３６Ｋ接読され、同トランジスタの’７’
− ｝ ％−線路１１２に接続され、かつ同トランジス
タのソースを回路接゜地電圧（Ｖ８ｓ）に接続されるよ
うに構成される。最後に、トランジスタ１３４は、同ト
ランジスタのベースケ線路１３６に接続され、同トラン
ジスタのコレクタ（又（エエミッタ）ヲ線路１１２に接
続され、かつ同トランジスタのエミッタ（又をエコレク
タ）？回路の接地電圧（Ｖｓｓ）に接続されるように構
成される。 線路１１２上の電圧を所定電圧レベルから低論理レベル
電圧に引き下けるために、出力駆動回路１００は次ｔ含
むように示されている、丁なわち、線路１１２と１５４
との間のプッシュデルインバータ構成内のしきい検出器
として接続される１対のトランジスタ１５０及び１５２
、線路１１０と１６６との間のデツシュデルインバータ
冫構成するように接続された１対のトランジスタ１５６
及び１５８、線路１１０と１６８との間に同じくプッシ
ュデルインバータを構成するように接続された１対のト
ランジスタ１６０及び１６４、線路１６０．１６６及び
１７２へ接続されたＣＭＯＢ−ＮＯＲ引上げ回路とここ
で称されるものケ構成するように接続された１対のトラ
ンジスタ１６８及び１７０、線路１６６と１７２の間の
引下げ回路ｔ構成するように接続されたトランジスタ１
７４、及び線路１７２と１１２との間の引下げ回路？構
成するように接続されたトランジスタ１７６。 特に、トランジスタ１５０及び１５２は、プッシュゾル
回路を構成するように接続され、ト２冫ゾスタ１５０の
ゲートを線路１１２Ｋ接続され、トランジスタ１５０の
ソースを電源電圧（Ｖｃｃ）に接ｆＪｃされ、かつトラ
ンジスタ１５０のドレーンを線路１５４Ｋ接続される。 トランジスタ１５２は、同トランジスタのｊゲート’Ｙ
線路１１２に接続され、同トランジスタのドレーンＹ線
路１５４に接続され、かつ同トランジスタのソースヶ回
路接地電圧（Ｖｓａ）に接続されるように構成される。 同様に、トランジスタ１５６は、同ト２ンジスタのゲー
トを線路１５４に接続され、同トランジスタのソースを
電源電圧（Ｖｃｃ）に接続され、かつ同トランジスタの
ドレーン冫線路１６０Ｋ接続されるように構底される。 トランジスタ１５Ｂ，は、同トランゾスタのｓートｙ線
路１５４に接続され、同トランジスタのドレーンを線路
１６０に接続され、かつ同トランジスタのソースを回路
接地電圧（Ｗａｓ）に接続さｎるように購成される。さ
らに、トランジスタ１６２は、同トランジスタの’７’
ートｖａ路１１０に接続され、同トランジスタのソース
ヶ電源電圧（’Ｖｃｃ）に接続さｎ１かつ同トランジス
タのドレーン冫線路１６６に接続されるように構成され
る。トランジスタ１６４は、同トランジスタのゲートｙ
線路１１０に接続され、同トランゾスタのドレーンｔ線
路１６６に接続され、かつ同トランジスタのソースン回
路接地電圧（Ｖｓｅ ）に接ｔｆｃ奮れるように構成さ
れろ。 トランジスタ１６８及び１７０は、Ｃ！ＭＯ８−ＮＯＲ
ｊゲート引上げ回路？構成丁ろように接続され、トラン
ジスタ１６８のゲート乞線路１６０に接続され、トラン
ジスタ１６Ｂのソースｖ電源電圧（Ｖｃｃ）に接続され
、かつトランジスタ１６Ｂのドレーンを線路１９０に接
続されろように構成される。トランジスタ１７０６工、
同トランジスタのゲート’Ｙａ路１６６に接続され、同
トランジスタのソースヲ線路１９０に接続され、かつ同
トランジスタの線路１７２に接続されるように構成され
る。 トランジスタ１ ７ ４ ＆ｓ、ｃＭｏＳ引下げ回路を
構成するようＫ接続され、同トランジスタのゲートｙ１
１′線路１６６に接続され、同トランジスタのンースを
回路接地電圧（’Ｖａりに接続され、かつ同トランジス
タのドレーン？線路１７２に接続されるように構成され
る。トランジスタ１７６も、また、ａｙｏｓ引下げ回路
を構成するように接続され、同トランジスタのゲート’
ｙ＠路１７２に接続され、同トランジスタのソースＹ回
路接地電圧（Ｔａｇ）に接続され、かつ同トランジスタ
のドレーンヲ線路１１２に接続されるように構成される
。 現行好適実施例においては、これらの電界効果トランジ
スタ＆了、次のパラメータを有する．トクンシスタ
型 式 しきい チャネル テヤネル電圧
幅 長さ １２０ Ｐ千ヤネｈ −０．７ｖ １０００
ｐｍ １．１ ｐｍ１３０ Ｎチャネル
０．７Ｙ １０＃ｍ ０．８１１ｍ１
６２ ＮチャネルＤ．７Ｖ １５μｍ
Ｏ．８＃Ｉｎ１５０ Ｐチャネ／ｌ／ −０
．７ｖ １５μｍ Ｏ−９ ｐｍ１５２
ＮチャネＡ／ ０．７Ｖ ６０１
ｇｍ ０．８ μｎ１５６ Ｐチャネル一〇
．７’ｌ ２０／７１ＥＩ Ｏ．９ ｐ
ｍ１５８ Ｎチャネ／ｌ／ ０．７Ｖ
２０μｍ ｏ．ｓ／ｊｍ１６２ Ｐチャ
ネル −０．７ｖ ６ｒＪｐｍ Ｏ．
９ｐｍ１６４ Ｎｆ’ｒネ＃ ０．７ｖ
２０ｐｍ ０．８１ｍ１６８ Ｐチャ
ネ＃ −０．７Ｖ ６Ｑｐｍ ０．
９ｐｍ１７０ Ｐチャネ＃ −０．７Ｖ
６０ｐｍ ０．９ｐｍ１７４ Ｎｆ−
’ｒネ＃ ｏ．７ｖ ８０／Ｊｍ
Ｏ．８＃ｍ１７６ Ｎチャネル ０．７Ｖ
１００１１１１ｐｍ １．０μｍ現行好適実
施例においては、双極性トランジスタ１３４は、次のパ
ラメータを有する。 トランジスタ 型式 しきい エミッタ
エミッタ周波数 幅 長さ １ ５４ ＮＰＮ ６ＧＨＩ ２，Ｏ
ｐｍ ７．５ ｐｍ本発明による出力装置は、８
つの類似のＢｉＯＭＯ８出力駆動回路を採用し、これら
の全ては単一装置を構成するよ５に集積されている。ｓ
ｇ２図にかいて、これらのうちの他のＢｉＯＭＯ８出力
駆動回路は、出力駆動回路１００′によって代表される
。 動作中、線路１１０上に外部から発生された低論理レベ
ル電圧に応答して、トランジスタ１２０を工線路１１２
上に高論理レベル電圧奮発生する。 線路１１０上に外部から発生された高論理レベル電圧に
応答して、トランジスタ１３０．１３２及び１３４が線
路１１２上に発生された電圧を（第１）所定レベルに引
き下げる。（トランジスタ１３４が線路１１２上に発生
された電圧？（第１）所定電圧レベルまで引き下げるが
、後者の電圧はトランジスタ１３２によってしさい竃圧
として確立される。）注意丁べき重Ｉ＃なことは、スイ
ッチング速度を最低化するため、及び接地はね返り（過
渡現象）を最小化するためκは、トランジスタ１３４ｔ
飽和させてはならないということである。 線路１１２上に発生された電圧レベルが（トランジスタ
１５０のしきい電圧によって確立された）他の（第２）
所定゛亀圧レペルより下に降下したとき、トランジスタ
１５０及び１５２は線路１５４上に高論理レベル軍圧を
発生する。 一方、線路１１０上に外部から発生された高論理レベル
電圧Ｋ応答して、トランジスタ１６２及び１６４が線路
１６６上に低論理レベル電圧を発生してトランジスタ１
７０’Ｙターンオンする。しかしながら、トランジスタ
１６８かターンオンされるまで、トランジスタ１６８．
１７０及び１７４は線路１７２上に高＃Ａ＠レベル電圧
を発生することはない。線路１１２上に発生された′亀
圧レベルが（第２）所定電圧レベルより下Ｋ降下した後
、２つの遅延（トランジスタ１５０及び１５２に因−る
遅延に加えてトランジスタ１５６及び１５８に因る遅延
冫が経過丁ろまでｔ了、トランジスタ１６Ｂはターンオ
ンされない。最後に、トランジスタ１６８．１７０及び
１７４によって線路１７２上に発生された高論理レベル
電圧に応答して、トランジスタ１７６が線路１１２上に
発生された電圧レベル？（第１）所定電圧レベルから低
゜論理レベル電圧に引き下げる。 他の実施例においては、トランジスタ１Ｔ４（工、トラ
ンジスタ１３０．１３２及び１３４の構成するものと類
似のＢｉＣＭＯ９引下げ回路を構成するよ５に接続され
た３つのトランジスタによって置換される。また、ト２
ンジスタ１６８及び１７０１工、第３図に示されるＢｉ
ＣＭＯＳ−ＮＯＲ ｒ − ｝引上げ回路を構成するよ
うに接続された５つのトランジスタによって置換される
。この暢合、２つのトランジスタ２００及び２ ０ ２
＋ｓ ＣＭｏｓ−ｍ６Ｒｐｙ” − ｝ 引上げ回路
ｔ構成するように接続され、トランジスタ２００のゲー
トｇ線路１６０に接続され、同トランジスタのソースｖ
電源電圧（ＶＱＯ）に接続され、かつ同トランジスタの
ドレーンｔ線路２１０に接続される。トランジスタ２０
２は、同トランジスタのゲートを線路１６６に接続され
、同トランジスタのソースケ線路２１０に接続され、か
つ同トランジスタのドレーン乞線路２１２にｆ！ｊ続さ
れるように構成される。 ２つのトランジスタ２３０及び２３２は、各々ＣＭＯＳ
引下げ回路を構成するように接続される。 トランジスタ２３０は、同トランジスタのゲートｔ線路
１６６に接続され、同トランジスタのソースχ回路接地
電圧（ｖｓｓ ）に接続され、かつ同トランジスタのド
レーンを線路２１２に接続されるように構成される。ト
ランジスタ２３２は、同トランジスタのゲートｔ線路１
６０に１ｆ＆続され、同トランジスタのソースケ回路接
地電圧（ＶＳａ）に接続され、かつ同トランジスタのド
レーンを線路２１２に接続されるようＫ構成される。 最後に、双極性ＮＰＮ ｝ランジスタ２４０が含まれて
いる。トランジスタ２４０は、同トランジスタのベース
？＃！路１６０に接続され、同トランジスタのコレクタ
電源電圧（’７ｃｃ）に接続され、かつ同トランジスタ
のエミッタ？線路１７２に接続されるようκ構成される
。 以上の説明が読了された後は、木発明のいくつかの代替
又は変更が、もとより、当業者にとって明白であると考
えられる。したがって、前掲の特許請求の範囲は、本発
明の精神と範囲に適合するかかる代替及び変更の全てを
包含するものと主張する。
′Ｉｓ ）を直接的に受けるように接続される。しかし
ながら、これらの接続に関連する漂遊インダクタンスが
存在しこれの原因は部分的に＆エチツゾ金属被俺、ワイ
アボンデイング、リードフレームに帰せられる。（この
漂遊インダクタンスは、７４００で共通に指定される系
列のものであってかつジュアルインクイン実装（Ｄ工Ｐ
）に実装され接地ビンと電源ビンか実装の両端に配置さ
れているような装置に関し、特に問題を生じる。 図示の目的上、これらの僅遊インダクタンスは、離散イ
ンダクタによって代表させられている。したがって、こ
の図において（工、線路４０は、（電源回路内の漂遊イ
ンダクタンスを代表する）インダクタ８０によって電源
竜圧ｔ受ける線路８２に結合されるように示され、及び
線路７０は（接地回路内の漂遊インダクタンスを表示す
る）インダクタ８４によって接地回路電圧χ受ける線路
８６に結合されるように示されている。 出力駆動回路１０の負荷の容ｔａｌＪアクタンスは、線
路５０と８６との間に接続された離散キャパシタ９０に
よってこの図中に表示されている。 過渡現象問題を理解するに当たって、まず、トランジス
タ１２が「オン」かつトランジスタ１４が「オフ」にあ
る状態に出力駆動回路１０があると仮定する。この状態
において、「高」論理レベル電圧が線路５０上及びキャ
パシタ９００両端間に発生される。また、トランジスタ
１２′が「オフ」かつトランジスタ１４′が「オン」さ
れて゛「低」論理レベル電圧を線路５０′上に発生する
状態に駆動回路１０′があると仮定する。 次いで、出力駆動回路１０の状態Ｉエトランジスタ１２
を「オフ」かつトランジスタ１４Ｙｒオン」するように
スイッチされると仮定する。トランジスタ１４がターン
「オンコされるとキ、キャパシタ９００両喝間の電圧は
ト２ンジスタ１４によってインダクタ８４の両端間に結
合される。この結果、過渡現象（接地はね返り）がイン
ダクタ８４の両端間に発生される。（ａｌｌ力駆動回路
１０′の）トランジスタ１ ４’ｈｘ Ｖオン」である
から、この過渡現象ハ、トランジスタ１４′によって線
路５０′に結合される。（出力駆動回路１０′ヲエトフ
ンジスタ１２′が「オン」かつトランジスタ１４′が「
オフ」の状態罠保持され、一方、出力駆動回路１０の状
態はトランジスタ１４が「オフ」かつトランジスタ１２
が「オン」にターンするようにスイッチされているとき
にも、上記と類似の過渡現象が線路５０上に発生される
。》 過渡現象の問題は、主として、高速、高駆動、ＣＭＯＢ
集積回路型出力駆動回路に関連する。 ７４ＸＸ！，７４ＨＸＸ！，７４ＳＸＸＸ，７４Ｌ８Ｘ
Ｘ！で指定される７４００系列の装置の場合は、過渡現
象は、（ＦＩＴ）｝ランジスタ１４′に等価な双極性ト
ランジスタをこの（双極性）トランジスタがある程度の
量の過渡現象冫出力駆動回路の出力Ｋ結合する以前にタ
ーン「オフ」させる。また、７ ４ Ｈ Ｏ Ｘ−Ｘ
Ｘ及び７４ ｝ＩＣＴＸＸＸで指定される７４００系列
の装置の場合は、トランジスタ１２及び１４に等価なト
ランジスタ及びこれらの出力駆動回路は、インダクタ８
０及び８４に等価な要素の両端にある程度のレベルの過
渡現象を発生するには充分に強く＆工ない。しかしなが
ら、トランジスタのチャネル長が、（２μｍ（１００万
分の１ａｍ ）より短《なるまで）減少されかっこのト
ランジスタのチャネル幅が増大されると、ある程度のレ
ベルの過渡現象がインダクタ８４０等価要素の両端に発
生しかつ線路５０′の等価線路忙結合される。（８進駆
動回路の】８つの出力駆動回路のうちの７つの駆動回路
が同時にスイッチされるとき、１ｎ８より短い立上がり
時間及び３Ｖｔ’超える電圧レベル″４ｔ有する過渡現
象がインダクタ８４０等価要素の両端間に発生すること
が観察されている。 過渡現象罠関するさらにその他の情報については、マル
セＱ＠Ａｌ１？ルチネ（ｕａｒｃｅ１ｏ Ａ，ｙａｒｔ
ｉｎｅｇ）の米国特許第４，７ ８ ５．２ ０ １号
及び同特許に挙げられている雑誌エレクトロニツクス（
ｍｒｅｃｔｒｏｎ１ｃりの１９８６年８月７日発行の頁
２，９から３０に及び同雑誌の１９８６年９月１８日発
行り頁８１及び８２に掲載の論文、米国電気電子学会固
体状態回路誌（工ＦｔＥＢ Ｊｏｕｒｎａｌ ｏｆ８ｏ
１１ｄ−８ｔａｔｅ Ｏｉｒａｕｉｔｓ＋−） ， ｖ
ｏｌ， ａｃ−２２， ｎｏ， ５．１９８７年１０力
号の頁７０９．７２９−７３０及び７４４−７４５．及
び米国電気電子学会国際固体状態回路会議テクニカルペ
ーパの夢約（ｔｈθ〜］）Ｉｇｅｌｌｔ ｏｆ Ｔｅｃ
ｈｎｉａａｌ Ｐａｐ８ｒａ−■ＥＥＥＩｎｔｅｒｎａ
ｔｉｏｎａｌ−８０’ｌｉｄ ＳｔａｔｅＯｉｒＣｕｉ
ｔｅ（Ｈｏｎｆｅｒｅｎａｓ） １ ９ ８ ８年２月
１７−１８日、０１ ９３−６５３０／８８／００００
−ＯＸＸＸ＊ ０ １．０ ０の頁８８−８９及び１２
０−１２３、？参照されたい。 〔問題ケ解決でるだめの手段〕 本発明の主目的は、過渡現象抑制！回上した畠速、高駆
動、ＣＭＯＳ集積回路型出力駆動回路乞提供することに
ある。 本発明の他の目的は、（接地ビンと電源ビンが実装の両
端に配置されるジュアルインライン夷装に実装される）
７４００系列装置に適合性の過渡現象抑制、高速、高駆
動、ＣＭＯＢ集積回路型出力駆動回路を提供することに
ある。 本発明のさらに他の目的昏工、簡単なかつ適渡現象抑制
、高速、高駆動、ＣＭＯＢ集積回路型出力駆動回路ケ提
供することにある。 要約すると、本発明によるＢｉＣＭＯ８出力駆動回路の
現行好適実施例は、低論理レベル電圧が入力線路１１０
上Ｋ外部から発生されたとき出力線路１１２上に高論理
レベル電圧Ｖ発生する引上げ回路ｔ構成丁ろように接続
されたトランジスタを含む。双極性トランジスタも、ま
た、含ま゛れており、このトラノゾスタは２つの（ｔ界
効果）｝クンジスタと共に、高論理レベル電圧が入力線
路上に外部から発生されたとき、゛出力線路上Ｋ発生さ
れた電圧を（第１）所定電圧レベルに引き下げるＢｉＣ
ＭＯＳ引下げ回路ｔ構成するように接続される。 １対のトランジスタが含まれ、これらのトランジスタは
、出力線路上の電圧レベルが（第２）所定電圧レベルよ
クも低いとき高論理レベル電圧？発生する（第１）（プ
ッシュデル）インバータ構成内のしきい検出器として接
続される。さらに、他の１対のトランジスタが含まれ、
これらのトランジスタは、第１インバータによって発生
された信号の反転レベルの信号？発生する（第２）イン
バータを構放てるようＫ接続されており、及びさらｋ他
の１対のトクンゾスタが含まれ、これらのト２ンジスタ
は、入力線路上に外部から発生された信号の反転レベル
の信号ｔ発生する（＠３）インバータン構成するようＫ
接続される。この出力駆動回路は、また、第２インバー
タの発生信号ｔ＠３インバータの発生信号に応答してゲ
ート動作するＮＯＲＩ’−｝回路を構底するように接続
された３つのトランジスタ、ＮｏＲｌ’−｝回路のこれ
らのトランジスタによって発生された信号が高論理レベ
ル電圧ゲ有するときＢｉ （！ＭＯ８引下げ回路の．ト
ランジスタによって発生された電圧′ｌｆ（第１）所定
電圧レベルから低論理レベル電圧に引き下げる引下げ回
路ケ構成するように接続ざれたトランジスタｔ含む。 本発明のこれら及び他の目的１工、付図に示されている
本発明の好適実施例に関する詳細な説明を読了した後は
当業者にとって、もとより、明らかになるであろう。 〔実施例〕 第２図ｔ参照すると、本発明によるＢｉＯＭＯＳ出力駆
動回路の好適実施例が、全体的に記号１００で指示され
ている。入力線路１１０上Ｋ外部から発生される信号の
論理レベル電圧に応答して、駆動回路１００は線路１１
２上に反転論理レベル電圧信号？発生するように動作す
る。高論理レベル電圧を出力線路１１２上に発生するた
め゜κ、出力駆動回路１００は、Ｐチャネル（ｔ界効果
）トランジスタ１２０冫含み、このトランジスタはＣＭ
ＯＳ引上げ回路ｔ構成するように゛接続される。 特に、トランジスタ１２（Ｈｚ、このトランジスタのソ
ース（とここで称せられるトランジスタのチャネルの一
端）を電源電圧（Ｖｃｃ）に接続され、トランジスタの
ドレーン（とここで称せられるトランジスタのチャネル
の他端）ｙａ−線路１１２に接続されるようＫ構成され
る。 線路１１２上に発生された屯圧レペルを所定電圧レベル
に引き下げるために、出力駆動回路１００はＰチャネル
電界効果トランジスタ１ ３０， １ ３２及び双極性
ＮＰＮ ｝ランゾスタ１３４１ｋ：含むように示され、
これらのトランジスタの組合わせはＢｉ（！Ｍｏｓ引下
げ回路とここで称せられるものを構成するように接続さ
れる。特に、トランゾスタ１３０は、同トランジスタの
ドレーン？線路１１２に接続され、同トランジスタのゲ
ート’ｖ線路１１０に接続され、かり同トランジスタの
ソースｙ＋ｌｔｌ路１３６に接続されるように構成され
る。トランジスタ１３２ｔ！、同トランジスタのドレー
ンを線路１３６Ｋ接読され、同トランジスタの’７’
− ｝ ％−線路１１２に接続され、かつ同トランジス
タのソースを回路接゜地電圧（Ｖ８ｓ）に接続されるよ
うに構成される。最後に、トランジスタ１３４は、同ト
ランジスタのベースケ線路１３６に接続され、同トラン
ジスタのコレクタ（又（エエミッタ）ヲ線路１１２に接
続され、かつ同トランジスタのエミッタ（又をエコレク
タ）？回路の接地電圧（Ｖｓｓ）に接続されるように構
成される。 線路１１２上の電圧を所定電圧レベルから低論理レベル
電圧に引き下けるために、出力駆動回路１００は次ｔ含
むように示されている、丁なわち、線路１１２と１５４
との間のプッシュデルインバータ構成内のしきい検出器
として接続される１対のトランジスタ１５０及び１５２
、線路１１０と１６６との間のデツシュデルインバータ
冫構成するように接続された１対のトランジスタ１５６
及び１５８、線路１１０と１６８との間に同じくプッシ
ュデルインバータを構成するように接続された１対のト
ランジスタ１６０及び１６４、線路１６０．１６６及び
１７２へ接続されたＣＭＯＢ−ＮＯＲ引上げ回路とここ
で称されるものケ構成するように接続された１対のトラ
ンジスタ１６８及び１７０、線路１６６と１７２の間の
引下げ回路ｔ構成するように接続されたトランジスタ１
７４、及び線路１７２と１１２との間の引下げ回路？構
成するように接続されたトランジスタ１７６。 特に、トランジスタ１５０及び１５２は、プッシュゾル
回路を構成するように接続され、ト２冫ゾスタ１５０の
ゲートを線路１１２Ｋ接続され、トランジスタ１５０の
ソースを電源電圧（Ｖｃｃ）に接ｆＪｃされ、かつトラ
ンジスタ１５０のドレーンを線路１５４Ｋ接続される。 トランジスタ１５２は、同トランジスタのｊゲート’Ｙ
線路１１２に接続され、同トランジスタのドレーンＹ線
路１５４に接続され、かつ同トランジスタのソースヶ回
路接地電圧（Ｖｓａ）に接続されるように構成される。 同様に、トランジスタ１５６は、同ト２ンジスタのゲー
トを線路１５４に接続され、同トランジスタのソースを
電源電圧（Ｖｃｃ）に接続され、かつ同トランジスタの
ドレーン冫線路１６０Ｋ接続されるように構底される。 トランジスタ１５Ｂ，は、同トランゾスタのｓートｙ線
路１５４に接続され、同トランジスタのドレーンを線路
１６０に接続され、かつ同トランジスタのソースを回路
接地電圧（Ｗａｓ）に接続さｎるように購成される。さ
らに、トランジスタ１６２は、同トランジスタの’７’
ートｖａ路１１０に接続され、同トランジスタのソース
ヶ電源電圧（’Ｖｃｃ）に接続さｎ１かつ同トランジス
タのドレーン冫線路１６６に接続されるように構成され
る。トランジスタ１６４は、同トランジスタのゲートｙ
線路１１０に接続され、同トランゾスタのドレーンｔ線
路１６６に接続され、かつ同トランジスタのソースン回
路接地電圧（Ｖｓｅ ）に接ｔｆｃ奮れるように構成さ
れろ。 トランジスタ１６８及び１７０は、Ｃ！ＭＯ８−ＮＯＲ
ｊゲート引上げ回路？構成丁ろように接続され、トラン
ジスタ１６８のゲート乞線路１６０に接続され、トラン
ジスタ１６Ｂのソースｖ電源電圧（Ｖｃｃ）に接続され
、かつトランジスタ１６Ｂのドレーンを線路１９０に接
続されろように構成される。トランジスタ１７０６工、
同トランジスタのゲート’Ｙａ路１６６に接続され、同
トランジスタのソースヲ線路１９０に接続され、かつ同
トランジスタの線路１７２に接続されるように構成され
る。 トランジスタ１ ７ ４ ＆ｓ、ｃＭｏＳ引下げ回路を
構成するようＫ接続され、同トランジスタのゲートｙ１
１′線路１６６に接続され、同トランジスタのンースを
回路接地電圧（’Ｖａりに接続され、かつ同トランジス
タのドレーン？線路１７２に接続されるように構成され
る。トランジスタ１７６も、また、ａｙｏｓ引下げ回路
を構成するように接続され、同トランジスタのゲート’
ｙ＠路１７２に接続され、同トランジスタのソースＹ回
路接地電圧（Ｔａｇ）に接続され、かつ同トランジスタ
のドレーンヲ線路１１２に接続されるように構成される
。 現行好適実施例においては、これらの電界効果トランジ
スタ＆了、次のパラメータを有する．トクンシスタ
型 式 しきい チャネル テヤネル電圧
幅 長さ １２０ Ｐ千ヤネｈ −０．７ｖ １０００
ｐｍ １．１ ｐｍ１３０ Ｎチャネル
０．７Ｙ １０＃ｍ ０．８１１ｍ１
６２ ＮチャネルＤ．７Ｖ １５μｍ
Ｏ．８＃Ｉｎ１５０ Ｐチャネ／ｌ／ −０
．７ｖ １５μｍ Ｏ−９ ｐｍ１５２
ＮチャネＡ／ ０．７Ｖ ６０１
ｇｍ ０．８ μｎ１５６ Ｐチャネル一〇
．７’ｌ ２０／７１ＥＩ Ｏ．９ ｐ
ｍ１５８ Ｎチャネ／ｌ／ ０．７Ｖ
２０μｍ ｏ．ｓ／ｊｍ１６２ Ｐチャ
ネル −０．７ｖ ６ｒＪｐｍ Ｏ．
９ｐｍ１６４ Ｎｆ’ｒネ＃ ０．７ｖ
２０ｐｍ ０．８１ｍ１６８ Ｐチャ
ネ＃ −０．７Ｖ ６Ｑｐｍ ０．
９ｐｍ１７０ Ｐチャネ＃ −０．７Ｖ
６０ｐｍ ０．９ｐｍ１７４ Ｎｆ−
’ｒネ＃ ｏ．７ｖ ８０／Ｊｍ
Ｏ．８＃ｍ１７６ Ｎチャネル ０．７Ｖ
１００１１１１ｐｍ １．０μｍ現行好適実
施例においては、双極性トランジスタ１３４は、次のパ
ラメータを有する。 トランジスタ 型式 しきい エミッタ
エミッタ周波数 幅 長さ １ ５４ ＮＰＮ ６ＧＨＩ ２，Ｏ
ｐｍ ７．５ ｐｍ本発明による出力装置は、８
つの類似のＢｉＯＭＯ８出力駆動回路を採用し、これら
の全ては単一装置を構成するよ５に集積されている。ｓ
ｇ２図にかいて、これらのうちの他のＢｉＯＭＯ８出力
駆動回路は、出力駆動回路１００′によって代表される
。 動作中、線路１１０上に外部から発生された低論理レベ
ル電圧に応答して、トランジスタ１２０を工線路１１２
上に高論理レベル電圧奮発生する。 線路１１０上に外部から発生された高論理レベル電圧に
応答して、トランジスタ１３０．１３２及び１３４が線
路１１２上に発生された電圧を（第１）所定レベルに引
き下げる。（トランジスタ１３４が線路１１２上に発生
された電圧？（第１）所定電圧レベルまで引き下げるが
、後者の電圧はトランジスタ１３２によってしさい竃圧
として確立される。）注意丁べき重Ｉ＃なことは、スイ
ッチング速度を最低化するため、及び接地はね返り（過
渡現象）を最小化するためκは、トランジスタ１３４ｔ
飽和させてはならないということである。 線路１１２上に発生された電圧レベルが（トランジスタ
１５０のしきい電圧によって確立された）他の（第２）
所定゛亀圧レペルより下に降下したとき、トランジスタ
１５０及び１５２は線路１５４上に高論理レベル軍圧を
発生する。 一方、線路１１０上に外部から発生された高論理レベル
電圧Ｋ応答して、トランジスタ１６２及び１６４が線路
１６６上に低論理レベル電圧を発生してトランジスタ１
７０’Ｙターンオンする。しかしながら、トランジスタ
１６８かターンオンされるまで、トランジスタ１６８．
１７０及び１７４は線路１７２上に高＃Ａ＠レベル電圧
を発生することはない。線路１１２上に発生された′亀
圧レベルが（第２）所定電圧レベルより下Ｋ降下した後
、２つの遅延（トランジスタ１５０及び１５２に因−る
遅延に加えてトランジスタ１５６及び１５８に因る遅延
冫が経過丁ろまでｔ了、トランジスタ１６Ｂはターンオ
ンされない。最後に、トランジスタ１６８．１７０及び
１７４によって線路１７２上に発生された高論理レベル
電圧に応答して、トランジスタ１７６が線路１１２上に
発生された電圧レベル？（第１）所定電圧レベルから低
゜論理レベル電圧に引き下げる。 他の実施例においては、トランジスタ１Ｔ４（工、トラ
ンジスタ１３０．１３２及び１３４の構成するものと類
似のＢｉＣＭＯ９引下げ回路を構成するよ５に接続され
た３つのトランジスタによって置換される。また、ト２
ンジスタ１６８及び１７０１工、第３図に示されるＢｉ
ＣＭＯＳ−ＮＯＲ ｒ − ｝引上げ回路を構成するよ
うに接続された５つのトランジスタによって置換される
。この暢合、２つのトランジスタ２００及び２ ０ ２
＋ｓ ＣＭｏｓ−ｍ６Ｒｐｙ” − ｝ 引上げ回路
ｔ構成するように接続され、トランジスタ２００のゲー
トｇ線路１６０に接続され、同トランジスタのソースｖ
電源電圧（ＶＱＯ）に接続され、かつ同トランジスタの
ドレーンｔ線路２１０に接続される。トランジスタ２０
２は、同トランジスタのゲートを線路１６６に接続され
、同トランジスタのソースケ線路２１０に接続され、か
つ同トランジスタのドレーン乞線路２１２にｆ！ｊ続さ
れるように構成される。 ２つのトランジスタ２３０及び２３２は、各々ＣＭＯＳ
引下げ回路を構成するように接続される。 トランジスタ２３０は、同トランジスタのゲートｔ線路
１６６に接続され、同トランジスタのソースχ回路接地
電圧（ｖｓｓ ）に接続され、かつ同トランジスタのド
レーンを線路２１２に接続されるように構成される。ト
ランジスタ２３２は、同トランジスタのゲートｔ線路１
６０に１ｆ＆続され、同トランジスタのソースケ回路接
地電圧（ＶＳａ）に接続され、かつ同トランジスタのド
レーンを線路２１２に接続されるようＫ構成される。 最後に、双極性ＮＰＮ ｝ランジスタ２４０が含まれて
いる。トランジスタ２４０は、同トランジスタのベース
？＃！路１６０に接続され、同トランジスタのコレクタ
電源電圧（’７ｃｃ）に接続され、かつ同トランジスタ
のエミッタ？線路１７２に接続されるようκ構成される
。 以上の説明が読了された後は、木発明のいくつかの代替
又は変更が、もとより、当業者にとって明白であると考
えられる。したがって、前掲の特許請求の範囲は、本発
明の精神と範囲に適合するかかる代替及び変更の全てを
包含するものと主張する。
第１図は、１対の先行技術型出力駆動回路の概略回路図
、 第２図は、本発明の現行好適実施例によるＢｉＣＭＯＳ
出力駆動回路の概略回路図、第３図ｔ工、第２図に示さ
れたＢ ｉ ＣＭＯ Ｓ出力駆動回路の他の実施例に使
用されるＢｉＣＭＯｉ９ − ＮＯＲデート回路の概略
回路図、である。 〔記号の説明〕 １００．１００’：駆動回路 １１０：入力線路 １１２：め力線路 １２０：ＰチャネルＩＰＥＴ （引上げ回路′％−構成
）１３０．１３２：ＰチャネルＦＩＴ （同上回路冫構
成） １３ ４ ： ＮＰＮ ｝ランジスタ（同上回路を構成
）１ ５ ０ ＊ １ ５ ２ ： ｃＭｏｓｐＥＴ（
Ｌ，きい検出器を構成） １ ５ ６ ， １ ５ ８： ＯＭ０８ＦＥＴ （
プッシュフ０ルインバータを構成） １ ６２． １ ６４ ： ｃＭｏｓＩＰｇＴ（ｒツシ
ュ−ｒルインバータを栴成） １６８．１７０：ＮチャネルＦＥｌｉＴ （ ＮＯＩ’
｛引上げ回路χ構成〕 １７４：ＰチャネルＦＥＴ （引下げ回路乞構成）１７
６：ＰチャネルＦＫＴ （引下げ回路冫構皮）２００．
２０２：ＮチャネルＦＢＴ （ ＮＯＲ引下げ回路ｔ構
成） ２３０：Ｐチャネル１’ｌ’ＥＴ （引下げ回路ヲ構成
）２３２：ＰチャネルＦＥＴ （引下げ回路を構成）２
３ ４ ： ＮＰＮ ｝ランジスタＶＣＣ ：電源電
圧 Ｖθ８：回路接地電圧
、 第２図は、本発明の現行好適実施例によるＢｉＣＭＯＳ
出力駆動回路の概略回路図、第３図ｔ工、第２図に示さ
れたＢ ｉ ＣＭＯ Ｓ出力駆動回路の他の実施例に使
用されるＢｉＣＭＯｉ９ − ＮＯＲデート回路の概略
回路図、である。 〔記号の説明〕 １００．１００’：駆動回路 １１０：入力線路 １１２：め力線路 １２０：ＰチャネルＩＰＥＴ （引上げ回路′％−構成
）１３０．１３２：ＰチャネルＦＩＴ （同上回路冫構
成） １３ ４ ： ＮＰＮ ｝ランジスタ（同上回路を構成
）１ ５ ０ ＊ １ ５ ２ ： ｃＭｏｓｐＥＴ（
Ｌ，きい検出器を構成） １ ５ ６ ， １ ５ ８： ＯＭ０８ＦＥＴ （
プッシュフ０ルインバータを構成） １ ６２． １ ６４ ： ｃＭｏｓＩＰｇＴ（ｒツシ
ュ−ｒルインバータを栴成） １６８．１７０：ＮチャネルＦＥｌｉＴ （ ＮＯＩ’
｛引上げ回路χ構成〕 １７４：ＰチャネルＦＥＴ （引下げ回路乞構成）１７
６：ＰチャネルＦＫＴ （引下げ回路冫構皮）２００．
２０２：ＮチャネルＦＢＴ （ ＮＯＲ引下げ回路ｔ構
成） ２３０：Ｐチャネル１’ｌ’ＥＴ （引下げ回路ヲ構成
）２３２：ＰチャネルＦＥＴ （引下げ回路を構成）２
３ ４ ： ＮＰＮ ｝ランジスタＶＣＣ ：電源電
圧 Ｖθ８：回路接地電圧
Claims (10)
- （１）双極性相補形金属酸化物半導体出力駆動回路であ
つて、 入力線路と、 出力線路と、 高論理レベル電圧が前記入力線路上に発生されたとき前
記出力線路に発生された電圧レベルを第１所定電圧レベ
ルに引き下げる第１双極性相補形金属酸化物半導体引下
げ装置と、 前記出力線路上に発生された前記電圧レベルを前記第１
所定電圧レベルから低論理レベル電圧に引き下げる第２
引下げ装置とを包含し、 前記出力駆動回路において、前記第１双極性相補形金属
酸化物半導体引下げ装置は、 前記出力線路に接続されたドレーン装置と前記入力線路
に接続されたゲートを有しかつソース装置を有する第１
電界効果トランジスタと、 前記第１引下げ装置の前記第１トランジスタのソース装
置に接続されたベースと前記出力線路に接続されたコレ
クタ装置と第１電源電圧を受けるように接続されたエミ
ッタ装置とを有する第２双極性トランジスタと、 前記第１引下げ装置の前記第１トランジスタのソース装
置に接続されたドレーン装置と前記出力線路に接続され
たゲートと前記第１引下げ装置の前記第２トランジスタ
のエミッタ装置に接続されたソース装置とを有する第３
電界効果トランジスタであつて該第３トランジスタによ
つて前記第１引下げ装置の前記第２トランジスタが前記
第１所定電圧レベルより低い所定電圧レベルを前記出力
線路上に発生することを防止されかつ前記第２トランジ
スタが飽和することを防止されるような所定しきい電圧
レベルを有する前記第３電界効果トランジスタと を含むことを特徴とする前記双極性相補形金属酸化物半
導体出力駆動回路。 - （２）請求項１記載の双極性相補形金属酸化物半導体出
力駆動回路であつて、 前記出力線路に接続された入力を有しかつ出力を有する
しきい検出器であつて該しきい検出器の前記出力に信号
を発生し該信号の状態は前記出力線路に発生された前記
電圧レベルが第２所定電圧レベルより低いときを表示す
る前記しきい検出器と、 前記しきい検出器の前記出力に結合された第１入力を有
しかつ第２入力と前記第２引下げ装置に接続された出力
とを有するゲート装置と、 をさらに含む前記双極性相補形金属酸化物半導体出力駆
動回路。 - （３）請求項２記載の双極性相補形金属酸化物半導体出
力駆動回路において、前記第２引下げ装置は前記ゲート
装置の出力に接続されたゲートと前記出力線路に接続さ
れたドレーン装置と前記第１引下げ装置の前記第２トラ
ンジスタのエミッタに接続されたソース装置とを有する
トランジスタを含むことを特徴とする前記双極性相補形
金属酸化物半導体出力駆動回路。 - （４）請求項３記載の双極性相補形金属酸化物半導体出
力駆動回路において、前記しきい検出器は第１インバー
タを含み、該第１インバータは、前記出力線路に接続さ
れたゲートと第２電源電圧を受けるように接続されたソ
ース装置と前記ゲート装置に結合されたドレーン装置と
を有する第１トランジスタと、 前記第１インバータの前記第１トランジスタのゲートに
接続されたゲートと前記第１インバータの前記第１トラ
ンジスタのドレーン装置に接続されたドレーン装置と前
記第１引下げ装置の前記第２トランジスタのエミッタ装
置に接続されたソース装置とを有する第２トランジスタ
と を含むことを特徴とする前記双極性相補形金属酸化物半
導体出力駆動回路。 - （５）請求項４記載の双極性相補形金属酸化物半導体出
力駆動回路であつて、第２インバータをさらに含み、前
記出力駆動回路において前記第２インバータは、 前記第１インバータの前記第１トランジスタのドレーン
装置に接続されたゲートと前記第１インバータの前記第
１トランジスタのソース装置に接続されたソース装置と
前記ゲート装置の第１入力に接続されたドレーン装置と
を有する第１トランジスタと、 前記第２インバータの前記第１イランジスタのゲートに
接続されたゲートと前記第２インバータの前記第１トラ
ンジスタのドレーン装置に接続されたドレーン装置と前
記第１引下げ装置の前記第２トランジスタのエミッタ装
置に接続されたソース装置とを有する第２トランジスタ
と を含むことを特徴とする前記双極性相補形金属酸化物半
導体出力駆動回路。 - （６）請求項５記載の双極性相補形金属酸化物半導体出
力駆動回路であつて、第３インバータをさらに含み、前
記出力駆動回路において、前記第３インバータは、 前記入力線路に接続されたゲートと前記第１インバータ
の前記第１トランジスタのソース装置に接続されたソー
ス装置と前記ゲート装置の第２入力に接続されたドレー
ン装置を有する第１トランジスタと、 前記第３インバータの前記第１イランジスタのゲートに
接続されたゲートと前記第３インバータの前記第１トラ
ンジスタのドレーン装置に接続されたドレーン装置と前
記第１引下げ装置の前記第２トランジスタのエミッタ装
置に接続されたソース装置とを有する第２トランジスタ
と を含むことを特徴とする前記双極性相補形金属酸化物半
導体出力駆動回路。 - （７）請求項６記載の双極性相補形金属酸化物半導体出
力駆動回路において、前記ゲート装置は、前記第２イン
バータの前記第１トランジスタのドレーン装置に接続さ
れたゲートと前記第１インバータの前記第１トランジス
タのソース装置に接続されたソース装置とを有しかつド
レーン装置を有する第１トランジスタと、 前記第３インバータの前記第１トランジスタのドレーン
装置に接続されたゲートと前記ゲート装置の前記第１ト
ランジスタのドレーン装置に接続されたソース装置と前
記第２引下げ装置の前記トランジスタのゲートに接続さ
れたドレーン装置とを有する第２トランジスタと、 前記ゲート装置の前記第２トランジスタのゲートに接続
されたゲートと前記ゲート装置の前記第２トランジスタ
のドレーン装置に接続されたドレーン装置と前記第１引
下げ装置の前記第２トランジスタのエミッタ装置に接続
されたソース装置とを有する第３トランジスタと を含むことを特徴とする前記双極性相補形金属酸化物半
導体出力駆動回路。 - （８）請求項７記載の双極性相補形金属酸化物半導体出
力駆動回路であつて、前記出力線路に接続されたデート
と前記第１インバータの前記第１トランジスタのソース
装置に接続されたソース装置と前記出力線路に接続され
たドレーン装置を有するトランジスタを含む引上げ装置
をさらに含むことを特徴とする前記双極性相補形金属酸
化物半導体出力駆動回路。 - （９）請求項６記載の双極性相補形金属酸化物半導体出
力駆動回路において、前記ゲート装置は、前記第２イン
バータの前記第１トランジスタのドレーン装置に接続さ
れたゲートと前記第１インバータの前記第１トランジス
タのソース装置に接続されたソース装置とを有しかつド
レーン装置を有する第１トランジスタと、 前記第３インバータの前記第１トランジスタのドレーン
装置に接続されたゲートと前記ゲート装置の前記第１ト
ランジスタのドレーン装置に接続されたソース装置とを
有しかつドレーン装置を有する第２トランジスタと、 前記ゲート装置の前記第２トランジスタのゲートに接続
されたゲートと前記ゲート装置の前記第２トランジスタ
のドレーン装置に接続されたドレーン装置と前記第１引
下げ装置の前記第２トランジスタのエミッタ装置に接続
されたソース装置を有する第３トランジスタと、 前記ゲート装置の前記第１トランジスタのゲートに接続
されたゲートと前記ゲート装置の前記第２トランジスタ
のドレーン装置に接続されたドレーン装置と前記第１引
下げ装置の前記第２トランジスタのエミッタ装置に接続
されたソース装置とを有する第４トランジスタと、 前記ゲート装置の前記第２トランジスタのドレーン装置
に接続されたベースと前記第１インバータの前記第１ト
ランジスタのソース装置に接続されたコレクタ装置と前
記第２引下げ装置のトランジスタのゲートに接続された
エミッタ装置とを有する第５双極性トランジスタと を含むことを特徴とする前記双極性相補形金属酸化物半
導体出力駆動回路。 - （１０）双極性相補形金属酸化物半導体出力装置で、あ
つて少なくとも２つの出力駆動回路を包含し、前記出力
装置において、前記出力駆動回路の各々は、入力線路と
、 出力線路と、 高論理レベル電圧が前記入力線路上に発生されたとき前
記出力線路に発生される電圧レベルを第１所定電圧レベ
ルに引き下げる第１双極性相補形金属酸化物半導体引下
げ装置と、 前記出力線路上に発生された前記電圧レベルを前記第１
所定電圧レベルから低論理レベル電圧に引き下げる第２
引下げ装置とを含み、 前記第１引下げ装置は、 前記出力線路に接続されたドレーン装置と前記入力線路
に接続されたゲートとを有しかつソース装置を有する第
１電界効果トランジスタと、前記第１引下げ装置の前記
第１トランジスタのソース装置に接続されたベースと前
記出力線路に接続されたコレクタ装置と第１電源電圧を
受けるように接続されたエミッタ装置とを有する第２双
極性トランジスタと、 前記第１引下げ装置の前記第１トランジスタのソース装
置に接続されたドレーン装置と前記出力線路に接続され
たゲートと前記第１引下げ装置の前記第２トランジスタ
のエミッタ装置に接続されたソース装置とを有する電界
効果トランジスタであつて該第３トランジスタによつて
前記第２トランジスタが前記第１所定電圧レベルより低
い所定レベルを前記出力線路上に発生することを防止さ
れかつ前記第２トランジスタが飽和することを防止され
るような所定しきい電圧レベルを有する前記第３電界効
果トランジスタと を含むことを特徴とする前記双極性相補形金属酸化物半
導体出力装置。
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- 1990-01-26 JP JP2017636A patent/JP2535082B2/ja not_active Expired - Lifetime
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