JPH02203621A - エクスクルーシブノア回路 - Google Patents
エクスクルーシブノア回路Info
- Publication number
- JPH02203621A JPH02203621A JP1025571A JP2557189A JPH02203621A JP H02203621 A JPH02203621 A JP H02203621A JP 1025571 A JP1025571 A JP 1025571A JP 2557189 A JP2557189 A JP 2557189A JP H02203621 A JPH02203621 A JP H02203621A
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- Japan
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- mos transistor
- channel
- channel mos
- drain
- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、エクスクル−シブ ノア回路に関する。
従来の技術
最近、半導体集積回路装置の高集積化、高速化に対応し
た基本論理回路の従来例として、第３図、第４図に示し
た相補型ＭＯＳトランジスタを用いたエクスクル−シブ
ノア回路を説明する。
た基本論理回路の従来例として、第３図、第４図に示し
た相補型ＭＯＳトランジスタを用いたエクスクル−シブ
ノア回路を説明する。
Ａｓ、Ａ−は入力信号、８ ｍ、 Ｂ 、は人力信号、
Ｃ，、Ｃ，は出力信号、Ｑ Ｐ３１Ａ／ｌａ＋ Ｑ ｐ
４ｔＮ４ａはＰチャンネル型ＭＯＳトランジスターＱＮ
３１〜！ｌ１１． ＱＮ４１．４ａはＮチャンネル型Ｍ
ＯＳトランジスタである。
Ｃ，、Ｃ，は出力信号、Ｑ Ｐ３１Ａ／ｌａ＋ Ｑ ｐ
４ｔＮ４ａはＰチャンネル型ＭＯＳトランジスターＱＮ
３１〜！ｌ１１． ＱＮ４１．４ａはＮチャンネル型Ｍ
ＯＳトランジスタである。
従来の論理回路の構成は、基本論理回路の組み合せによ
り行なっている。その基本論理回路の中でも、最も重要
な、以下の３つの基本回路、否定（ＮＯＴと略す）回路 論理積の否定（ＮＡＮＤと略す）回路 論理和の否定（ＮＯＲと略す）回路 を用いるのが通例である。従来のＥｘｃ ｌ ｕｓ ｉ
ｗｅ ｎｏｒ （Ｘ ＮＯＲと略す）回路も、前記
ＮＯＴ、ＮＡＮＤ、ＮＯＲ回路を用いて構成している０
例えば、従来例の第３図、第４図を論理式％式％ 発明が解決しようとする課題 上記の従来例のように、ＮＯＴ、ＮＡＮＤ、ＮＯＲの３
つの基本回路のみを組み合わせて、エクスクル−シブ
ノア回路を構成する場合、Ｎ。
り行なっている。その基本論理回路の中でも、最も重要
な、以下の３つの基本回路、否定（ＮＯＴと略す）回路 論理積の否定（ＮＡＮＤと略す）回路 論理和の否定（ＮＯＲと略す）回路 を用いるのが通例である。従来のＥｘｃ ｌ ｕｓ ｉ
ｗｅ ｎｏｒ （Ｘ ＮＯＲと略す）回路も、前記
ＮＯＴ、ＮＡＮＤ、ＮＯＲ回路を用いて構成している０
例えば、従来例の第３図、第４図を論理式％式％ 発明が解決しようとする課題 上記の従来例のように、ＮＯＴ、ＮＡＮＤ、ＮＯＲの３
つの基本回路のみを組み合わせて、エクスクル−シブ
ノア回路を構成する場合、Ｎ。
Ｔ、ＮＡＮＤ、ＮＯＲそれぞれの基本回路の遅延時間が
、はぼ同じで、その時間なＴとすると、Ａ ３． Ａ
４． Ｂ ３＋ Ｂ、が入力されてから、Ｃｓ、Ｃａが
出力されるまで、３Ｔの時間がかかることになり、時間
Ｔは、トランジスタの性能で決まるため、従来の回路で
は、入力から出力までの遅延時間を３１より短くするこ
とができないという問題があった。また、従来の回路で
は、Ｐチャンネル型、Ｎチャンネル型ＭＯＳ トランジ
スタをそれぞれ８個ずつ１合計１６個必要とし、チップ
面積もそれだけ必要となり、半導体集積回路装置の高密
度化という点で問題があった。
、はぼ同じで、その時間なＴとすると、Ａ ３． Ａ
４． Ｂ ３＋ Ｂ、が入力されてから、Ｃｓ、Ｃａが
出力されるまで、３Ｔの時間がかかることになり、時間
Ｔは、トランジスタの性能で決まるため、従来の回路で
は、入力から出力までの遅延時間を３１より短くするこ
とができないという問題があった。また、従来の回路で
は、Ｐチャンネル型、Ｎチャンネル型ＭＯＳ トランジ
スタをそれぞれ８個ずつ１合計１６個必要とし、チップ
面積もそれだけ必要となり、半導体集積回路装置の高密
度化という点で問題があった。
本発明の目的は従来の問題点を解消し、入力から出力ま
での遅延時間を短縮できるエクスクル−シブ ノア回路
を提供しようとするものである。
での遅延時間を短縮できるエクスクル−シブ ノア回路
を提供しようとするものである。
課題を解決するための手段
本発明上記目的達成のため、相補型ＭＯＳｌ−ランジス
タを用いた回路において、第１のＰチャンネル型ＭＯＳ
トランジスタのドレインと第２のＰチャンネル型ＭＯＳ
トランジスタのソースが接続され、第３のＰチャンネル
型ＭＯＳトランジスタのドレインと第４のＰチャンネル
型ＭＯＳトランジスタのソースが接続され、第１のＮチ
ャンネル型ＭＯＳ トランジスタのドレインと第２のＮ
チャンネル型ＭＯＳトランジスタのソースが接続され、
第３のＮチャンネル型ＭＯＳ ｌ−ランジスタのドレイ
ンと第４のＮチャンネル型ＭＯＳトランジスタのソース
が接続され、前記第２のＰチャンネル型ＭＯＳトランジ
スタのドレインと前記第４のＰチャンネル型ＭＯＳトラ
ンジスタのドレインと前記第２のＮチャンネル型ＭＯＳ
ｌ−ランジスタのドレインと前記第４のＮチャンネル
型ＭＯＳトランジスタのドレインが接続され、第１の入
力が、第５のＰチャンネル型ＭＯＳトランジスタのゲー
トと第５のＮチャンネル型ＭＯＳ ｌ〜ランジスタのゲ
ートに接続され、前記第５のＰチャンネル型ＭＯＳトラ
ンジスタのドレインと前記第５のＮチャンネル型ＭＯＳ
ｌ−ランジスタのドレインが接続され、第２の入力が
、第６のＰチャンネル型ＭＯＳトランジスタのゲートと
第６のＮチャンネル型ＭＯＳトランジスタのゲートに接
続され、前記第６のＰチャンネル型ＭＯＳトランジスタ
のドレインと前記第６のＮチャンネル型ＭＯＳトランジ
スタのドレインが接続され、前記第１の入力と前記第２
の入力が、前記第１のＰチャンネル型ＭＯＳトランジス
タのゲートと前記第２のＰチャンネル型ＭＯＳトランジ
スタのゲートに１つずつ接続され、前記第５のＰチャン
ネル型ＭＯＳトランジスタのドレインと前記第６のＰチ
ャンネル型ＭＯＳトランジスタのドレインが、前記第３
のＰチャンネル型ＭＯＳ トランジスタのゲートと前記
第４のＰチャンネル型ＭＯＳトランジスタのゲートに１
つずつ接続され、前記第１の人力と前記第６のＰチャン
ネル型ＭＯＳトランジスタのドレインが、前記第１のＮ
チャンネル型ＭＯＳトランジスタのゲートと前記第２の
Ｎチャンネル型ＭＯＳ ｌ−ラン、ジスタのゲートに１
′″）ず１接続され・前記第２の入力と前記第５のＰチ
ャンネル型ＭＯＳトランジスタのドレインが、前記第３
のＮチャンネル型ＭＯＳ）−ランジスタのゲートと前記
第４のＮチャンネル型ＭＯＳ トランジスタのゲートに
１つずつ接続され、前記第２のＰチャンネル型ＭＯＳト
ランジスタのドレインが出力となるエクスクル−シブノ
ア回路とした。
タを用いた回路において、第１のＰチャンネル型ＭＯＳ
トランジスタのドレインと第２のＰチャンネル型ＭＯＳ
トランジスタのソースが接続され、第３のＰチャンネル
型ＭＯＳトランジスタのドレインと第４のＰチャンネル
型ＭＯＳトランジスタのソースが接続され、第１のＮチ
ャンネル型ＭＯＳ トランジスタのドレインと第２のＮ
チャンネル型ＭＯＳトランジスタのソースが接続され、
第３のＮチャンネル型ＭＯＳ ｌ−ランジスタのドレイ
ンと第４のＮチャンネル型ＭＯＳトランジスタのソース
が接続され、前記第２のＰチャンネル型ＭＯＳトランジ
スタのドレインと前記第４のＰチャンネル型ＭＯＳトラ
ンジスタのドレインと前記第２のＮチャンネル型ＭＯＳ
ｌ−ランジスタのドレインと前記第４のＮチャンネル
型ＭＯＳトランジスタのドレインが接続され、第１の入
力が、第５のＰチャンネル型ＭＯＳトランジスタのゲー
トと第５のＮチャンネル型ＭＯＳ ｌ〜ランジスタのゲ
ートに接続され、前記第５のＰチャンネル型ＭＯＳトラ
ンジスタのドレインと前記第５のＮチャンネル型ＭＯＳ
ｌ−ランジスタのドレインが接続され、第２の入力が
、第６のＰチャンネル型ＭＯＳトランジスタのゲートと
第６のＮチャンネル型ＭＯＳトランジスタのゲートに接
続され、前記第６のＰチャンネル型ＭＯＳトランジスタ
のドレインと前記第６のＮチャンネル型ＭＯＳトランジ
スタのドレインが接続され、前記第１の入力と前記第２
の入力が、前記第１のＰチャンネル型ＭＯＳトランジス
タのゲートと前記第２のＰチャンネル型ＭＯＳトランジ
スタのゲートに１つずつ接続され、前記第５のＰチャン
ネル型ＭＯＳトランジスタのドレインと前記第６のＰチ
ャンネル型ＭＯＳトランジスタのドレインが、前記第３
のＰチャンネル型ＭＯＳ トランジスタのゲートと前記
第４のＰチャンネル型ＭＯＳトランジスタのゲートに１
つずつ接続され、前記第１の人力と前記第６のＰチャン
ネル型ＭＯＳトランジスタのドレインが、前記第１のＮ
チャンネル型ＭＯＳトランジスタのゲートと前記第２の
Ｎチャンネル型ＭＯＳ ｌ−ラン、ジスタのゲートに１
′″）ず１接続され・前記第２の入力と前記第５のＰチ
ャンネル型ＭＯＳトランジスタのドレインが、前記第３
のＮチャンネル型ＭＯＳ）−ランジスタのゲートと前記
第４のＮチャンネル型ＭＯＳ トランジスタのゲートに
１つずつ接続され、前記第２のＰチャンネル型ＭＯＳト
ランジスタのドレインが出力となるエクスクル−シブノ
ア回路とした。
作用
上記のような回路構成にすることにより、Ｎ。
Ｔ、ＮＡＮＤ、ＮＯＲそれぞれの基本回路の遅延時間が
、はぼ同じで、その時間をＴとすると、人力から出力ま
での遅延時間が従来例に比べ、３倍の高速化がはかれる
。また、エクスクル−シブノア回路を構成するために、
従来では、Ｐチャンネル型、Ｎチャンネル型ＭＯＳトラ
ンジスタがそれぞれ６個ずつ５合計１２個で構成するこ
とができるようになり、半導体集積回路装置の高集積化
、高密度化を行なうことができる。
、はぼ同じで、その時間をＴとすると、人力から出力ま
での遅延時間が従来例に比べ、３倍の高速化がはかれる
。また、エクスクル−シブノア回路を構成するために、
従来では、Ｐチャンネル型、Ｎチャンネル型ＭＯＳトラ
ンジスタがそれぞれ６個ずつ５合計１２個で構成するこ
とができるようになり、半導体集積回路装置の高集積化
、高密度化を行なうことができる。
実施例
以下、本発明の実施例について、図面を参照しながら説
明する。第１図、第２関は本発明の実施例ケ示す図であ
る。
明する。第１図、第２関は本発明の実施例ケ示す図であ
る。
Ａ Ｉ、 Ａ ｚは入力信号、Ｂ ｌ、 Ｂ ＊は入力
信号、ＣＩ、 Ｃｚは出力信号＊Ｑｐｒｒ〜＋１８＋
Ｑａ＋〜２６はＰチャンネル型ＭＯＳトランジスタ、Ｑ
ＮＩＬ〜ｉａ、 ＱＮ ２ ｌｓ、ｔ ＠ ６はＮチ
ャンネル型Ｍ ＯＳ トランジスタである。
信号、ＣＩ、 Ｃｚは出力信号＊Ｑｐｒｒ〜＋１８＋
Ｑａ＋〜２６はＰチャンネル型ＭＯＳトランジスタ、Ｑ
ＮＩＬ〜ｉａ、 ＱＮ ２ ｌｓ、ｔ ＠ ６はＮチ
ャンネル型Ｍ ＯＳ トランジスタである。
第１図について説明するａＡ＋が“Ｌ″ Ｂ。
が“Ｌ”のとき、ＱＰ１３１ＱＰ１４がオン、Ｑ□３゜
Ｑ□４がオフし、ＣＩが“Ｈ”となる。また、Ａ、が“
Ｌ″ Ｂ、が“Ｈ“のとき、 Ｑ、、、、Ｑｌｌがオフ
、ＱＮｌａ＊Ｑ、４＋＊がオンし、Ｃ４が“し”となる
。また、ＡＩが“Ｈ″ Ｂ、が“Ｌ”のとき、Ｑｐｔｓ
＋Ｑｐ＋ｓがオフ、ＱＮｌｓ、Ｑ□６がオンし、Ｃ６が
“Ｌ”となる、また、Ａ、が“Ｈ”Ｂ、が“Ｈ”のとき
、Ｑ ＰＩＳＩ Ｑ ｐｕｓがオン、Ｑ□ｓ、Ｑｘ＋ａ
がオフし、Ｃ８がＨ”となり、エクスクル−シブ ノア
の動作をする。
Ｑ□４がオフし、ＣＩが“Ｈ”となる。また、Ａ、が“
Ｌ″ Ｂ、が“Ｈ“のとき、 Ｑ、、、、Ｑｌｌがオフ
、ＱＮｌａ＊Ｑ、４＋＊がオンし、Ｃ４が“し”となる
。また、ＡＩが“Ｈ″ Ｂ、が“Ｌ”のとき、Ｑｐｔｓ
＋Ｑｐ＋ｓがオフ、ＱＮｌｓ、Ｑ□６がオンし、Ｃ６が
“Ｌ”となる、また、Ａ、が“Ｈ”Ｂ、が“Ｈ”のとき
、Ｑ ＰＩＳＩ Ｑ ｐｕｓがオン、Ｑ□ｓ、Ｑｘ＋ａ
がオフし、Ｃ８がＨ”となり、エクスクル−シブ ノア
の動作をする。
第２図について説明する。ＡＩが“Ｌ”、Ｂｌが“Ｌ“
のとき、Ｑ ｐｉｓ＋ Ｑ ｐｅａがオン、Ｑ Ｈ２ｚ
Ｑ ｓ ２ ａがオフし、ＣＩが“Ｈ”となる。また、
ＡＩが“Ｌ″ Ｂ、が“■”のとき、Ｑ 、２．、 Ｑ
Ｐ２．がオフ、Ｑ ）１ｍ１ Ｑ ■ｓがオンし、Ｃ１
が”Ｌ”となる、また、Ａ、が“Ｈ″ Ｂ、が“Ｌ”の
とき＊ Ｑ ｐ＊ｓ＋ Ｑ ｐａｓがオフ、Ｑ Ｎａ３
． Ｑ Ｎ２Ｂがオンし、Ｃ１が“Ｌ”となる、また、
Ａ、が“Ｈ”Ｂ、が−Ｈ”のとき、Ｑ ｐ＊ｓ＋ Ｑ
ｐｅａがオン、Ｑｍａｓ＋Ｑｓａａがオフし、Ｃ，が“
Ｈ”となり、エクスクル−シブ ノアの動作をする。
のとき、Ｑ ｐｉｓ＋ Ｑ ｐｅａがオン、Ｑ Ｈ２ｚ
Ｑ ｓ ２ ａがオフし、ＣＩが“Ｈ”となる。また、
ＡＩが“Ｌ″ Ｂ、が“■”のとき、Ｑ 、２．、 Ｑ
Ｐ２．がオフ、Ｑ ）１ｍ１ Ｑ ■ｓがオンし、Ｃ１
が”Ｌ”となる、また、Ａ、が“Ｈ″ Ｂ、が“Ｌ”の
とき＊ Ｑ ｐ＊ｓ＋ Ｑ ｐａｓがオフ、Ｑ Ｎａ３
． Ｑ Ｎ２Ｂがオンし、Ｃ１が“Ｌ”となる、また、
Ａ、が“Ｈ”Ｂ、が−Ｈ”のとき、Ｑ ｐ＊ｓ＋ Ｑ
ｐｅａがオン、Ｑｍａｓ＋Ｑｓａａがオフし、Ｃ，が“
Ｈ”となり、エクスクル−シブ ノアの動作をする。
本発明によれば、Ｐチャンネル型、Ｎチャンネル型ＭＯ
Ｓトランジスタがそれぞれ６個ずつ、合計１２個でエク
スクル−シブ ノア回路を構成できる。
Ｓトランジスタがそれぞれ６個ずつ、合計１２個でエク
スクル−シブ ノア回路を構成できる。
発明の効果
上記のように１本発明のエクスクル−シブ ノアの半導
体集積回路によれば、入力から出力までの遅延時間が、
従来に比べ短くなり、高速化がはかれると共に、一つの
エクスクル−シブ ノアな構成するためのトランジスタ
数が、従来に比べ少なくなり、高集積化、高密度化を行
なうことができる等、優れたエクスクル−シブ ノア回
路を提供できた。
体集積回路によれば、入力から出力までの遅延時間が、
従来に比べ短くなり、高速化がはかれると共に、一つの
エクスクル−シブ ノアな構成するためのトランジスタ
数が、従来に比べ少なくなり、高集積化、高密度化を行
なうことができる等、優れたエクスクル−シブ ノア回
路を提供できた。
第１図、第２図は本発明によるエクスクル−シブ ノア
回路図、第３図、第４図は従来のエクスクル−シブ ノ
ア回路図である。 Ａ ｔ 、 Ａ ｍ・・・入力信号 Ｂ＋、Ｂｓ”’
人力信号ＣＩ、 Ｃ−・・・出力信号 ＱＰ、〜、６．Ｑ□、〜２６・・・Ｐチャンネル型ＭＯ
Ｓトランジスタ Ｑ Ｎ１１〜＋１ Ｑｓｘ＋、ｗｓｓ・−Ｎチャンネル
型ＭＯＳトランジスタ 第１図
回路図、第３図、第４図は従来のエクスクル−シブ ノ
ア回路図である。 Ａ ｔ 、 Ａ ｍ・・・入力信号 Ｂ＋、Ｂｓ”’
人力信号ＣＩ、 Ｃ−・・・出力信号 ＱＰ、〜、６．Ｑ□、〜２６・・・Ｐチャンネル型ＭＯ
Ｓトランジスタ Ｑ Ｎ１１〜＋１ Ｑｓｘ＋、ｗｓｓ・−Ｎチャンネル
型ＭＯＳトランジスタ 第１図
Claims (1)
- （１）相補型ＭＯＳトランジスタを用いた回路において
、第１のＰチャンネル型ＭＯＳトランジスタのドレイン
と第２のＰチャンネル型ＭＯＳトランジスタのソースが
接続され、第３のＰチャンネル型ＭＯＳトランジスタの
ドレインと第４のＰチャンネル型ＭＯＳトランジスタの
ソースが接続され、第１のＮチャンネル型ＭＯＳトラン
ジスタのドレインと第２のＮチャンネル型ＭＯＳトラン
ジスタのソースが接続され、第３のＮチャンネル型ＭＯ
Ｓトランジスタのドレインと第４のＮチャンネル型ＭＯ
Ｓトランジスタのソースが接続され、前記第２のＰチャ
ンネル型ＭＯＳトランジスタのドレインと前記第４のＰ
チャンネル型ＭＯＳトランジスタのドレインと前記第２
のＮチャンネル型ＭＯＳトランジスタのドレインと前記
第４のＮチャンネル型ＭＯＳトランジスタのドレインが
接続され、第１の入力が、第５のＰチャンネル型ＭＯＳ
トランジスタのゲートと第５のＮチャンネル型ＭＯＳト
ランジスタのゲートに接続され、前記第５のＰチャンネ
ル型ＭＯＳトランジスタのドレインと前記第５のＮチャ
ンネル型ＭＯＳトランジスタのドレインが接続され、第
２の入力が、第６のＰチャンネル型ＭＯＳトランジスタ
のゲートと第６のＮチャンネル型ＭＯＳトランジスタの
ゲートに接続され、前記第６のＰチャンネル型ＭＯＳト
ランジスタのドレインと前記第６のＮチャンネル型ＭＯ
Ｓトランジスタのドレインが接続され、前記第１の入力
と前記第２の入力が、前記第１のＰチャンネル型ＭＯＳ
トランジスタのゲートと前記第２のＰチャンネル型ＭＯ
Ｓトランジスタのゲートに１つずつ接続され、前記第５
のＰチャンネル型ＭＯＳトランジスタのドレインと前記
第６のＰチャンネル型ＭＯＳトランジスタのドレインが
、前記第３のＰチャンネル型ＭＯＳトランジスタのゲー
トと前記第４のＰチャンネル型ＭＯＳトランジスタのゲ
ートに１つずつ接続され、前記第１の入力と前記第６の
Ｐチャンネル型ＭＯＳトランジスタのドレインが、前記
第１のＮチャンネル型ＭＯＳトランジスタのゲートと前
記第２のＮチャンネル型ＭＯＳトランジスタのゲートに
１つずつ接続され、前記第２の入力と前記第５のＰチャ
ンネル型ＭＯＳトランジスタのドレインが、前記第３の
Ｎチャンネル型ＭＯＳトランジスタのゲートと前記第４
のＮチャンネル型ＭＯＳトランジスタのゲートに１つず
つ接続され、前記第２のＰチャンネル型ＭＯＳトランジ
スタのドレインが出力となるエクスクルーシブノア回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1025571A JPH02203621A (ja) | 1989-02-02 | 1989-02-02 | エクスクルーシブノア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1025571A JPH02203621A (ja) | 1989-02-02 | 1989-02-02 | エクスクルーシブノア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02203621A true JPH02203621A (ja) | 1990-08-13 |
Family
ID=12169617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1025571A Pending JPH02203621A (ja) | 1989-02-02 | 1989-02-02 | エクスクルーシブノア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02203621A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5614841A (en) * | 1993-12-24 | 1997-03-25 | Bull S.A. | Frequency multiplier using XOR/NXOR gates which have equal propagation delays |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50140255A (ja) * | 1974-04-30 | 1975-11-10 | ||
| JPS61264820A (ja) * | 1985-05-20 | 1986-11-22 | Fujitsu Ltd | ダイナミツク論理回路 |
-
1989
- 1989-02-02 JP JP1025571A patent/JPH02203621A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50140255A (ja) * | 1974-04-30 | 1975-11-10 | ||
| JPS61264820A (ja) * | 1985-05-20 | 1986-11-22 | Fujitsu Ltd | ダイナミツク論理回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5614841A (en) * | 1993-12-24 | 1997-03-25 | Bull S.A. | Frequency multiplier using XOR/NXOR gates which have equal propagation delays |
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