JPH02308345A - 端末装置のデータ収集システム - Google Patents
端末装置のデータ収集システムInfo
- Publication number
- JPH02308345A JPH02308345A JP1128774A JP12877489A JPH02308345A JP H02308345 A JPH02308345 A JP H02308345A JP 1128774 A JP1128774 A JP 1128774A JP 12877489 A JP12877489 A JP 12877489A JP H02308345 A JPH02308345 A JP H02308345A
- Authority
- JP
- Japan
- Prior art keywords
- data
- control circuit
- memory
- terminal device
- terminal equipment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は比較的小規模な端末装置におけるデータ収集方
法に関する。
法に関する。
従来のデータ収集方法としては、特開昭５７−４３２４
５号公報に開示されているようにデータ収集用のフレキ
シブルディスク装置を内蔵したり、特開昭５９−７７５
５３号公報や特開昭５９−１７３８４号公報に開示され
ているようにトレースメモリを端末装置本体に内蔵した
ものが知られている。
５号公報に開示されているようにデータ収集用のフレキ
シブルディスク装置を内蔵したり、特開昭５９−７７５
５３号公報や特開昭５９−１７３８４号公報に開示され
ているようにトレースメモリを端末装置本体に内蔵した
ものが知られている。
上記の従来技術においては、端末装置が小型に形成され
ている場合、データ収集用のハード量が大きくなり、そ
の実装が困難になるという問題点があ条。
ている場合、データ収集用のハード量が大きくなり、そ
の実装が困難になるという問題点があ条。
本発明の目的は、端末装置に内蔵するハード量を少なく
することにより、小型の端末装置に容易に適用すること
が可能で、かつ複数のＩ／Ｏ制御回路のうち指定された
Ｉ／Ｏ制御回路が取り扱うデータを容易に収集すること
が可能で、さらには障害が発生した場合のデータを効率
よく収集することが可能なデータ収集装置を提供するこ
とにある。
することにより、小型の端末装置に容易に適用すること
が可能で、かつ複数のＩ／Ｏ制御回路のうち指定された
Ｉ／Ｏ制御回路が取り扱うデータを容易に収集すること
が可能で、さらには障害が発生した場合のデータを効率
よく収集することが可能なデータ収集装置を提供するこ
とにある。
本発明の端末装置におけるデータ収集方法は、マイクロ
プロセッサと、Ｉ／Ｏ制御回路と、ＤＭＡ５１８回路と
、メモリと、データバスとを含んで構成される端末装置
に適用されるものであり、特に上記Ｉ／Ｏ制御回路とメ
モリに入出力されるデータを端末装置の外部に取り出し
てトレースメモリに記憶することを特徴としている。
プロセッサと、Ｉ／Ｏ制御回路と、ＤＭＡ５１８回路と
、メモリと、データバスとを含んで構成される端末装置
に適用されるものであり、特に上記Ｉ／Ｏ制御回路とメ
モリに入出力されるデータを端末装置の外部に取り出し
てトレースメモリに記憶することを特徴としている。
また、上記Ｉ／Ｏ制御回路が端末装置に複数個設けられ
ている場合には、複数個のＩ／Ｏ制御回路のうちの１つ
のＩ／Ｏ制御回路を指定し、指定された１つのＩ／Ｏ制
御回路を介して入出力されるデータだけを収集するよう
にしてもよい。
ている場合には、複数個のＩ／Ｏ制御回路のうちの１つ
のＩ／Ｏ制御回路を指定し、指定された１つのＩ／Ｏ制
御回路を介して入出力されるデータだけを収集するよう
にしてもよい。
また、通常はＩ／Ｏ制御回路とメモリに入出力されるデ
ータを端末装置の外部に取り出してトレースメモリに記
憶し、かつ障害の発生が検出された場合このデータ収集
を停止し、障害発生時のデータを収集するようにしても
よい。
ータを端末装置の外部に取り出してトレースメモリに記
憶し、かつ障害の発生が検出された場合このデータ収集
を停止し、障害発生時のデータを収集するようにしても
よい。
本発明によれば、Ｉ／Ｏ制御回路とメモリに入出力され
るデータを端末装置の外部に設けたトレースメモリに記
憶するように構成したため、小型の端末装置からデータ
を収集することができる。
るデータを端末装置の外部に設けたトレースメモリに記
憶するように構成したため、小型の端末装置からデータ
を収集することができる。
また、複数のＩ／Ｏ制御回路が設けられている場合、指
定した１つのＩ／Ｏ制御回路を介して入出力されるデー
タを選択してトレースメモリに書き込むため、データ収
集した後、解析したいＩ／Ｏ制御回路のデータとその他
のデータをより分ける必要がないため、データ解析を容
易に行うことができる。
定した１つのＩ／Ｏ制御回路を介して入出力されるデー
タを選択してトレースメモリに書き込むため、データ収
集した後、解析したいＩ／Ｏ制御回路のデータとその他
のデータをより分ける必要がないため、データ解析を容
易に行うことができる。
また、データをトレースメモリに記憶する動作を継続し
て行い、端末装置におけるデータに異常が発生した場合
に上記記憶動作を停止することにより、異常発生時のデ
ータを確実に収集することが可能になる。
て行い、端末装置におけるデータに異常が発生した場合
に上記記憶動作を停止することにより、異常発生時のデ
ータを確実に収集することが可能になる。
以下、添付の図面に示す実施例により、更に詳細に本発
明について説明する。
明について説明する。
第１図はこの発明の第１の実施例を示すブロック図であ
る。第１図に示すように、端末装置／Ｏはマイクロプロ
セッサ２とＩ／Ｏ制御回路３とＤＭＡ制御回路４とメモ
リ５とデータバス６と同期回路７とから構成され、この
端末装置／Ｏからデータを収集するデータ収集装置２０
はトレースメモリ２１とデータ表示装置２２とから構成
されている。ここで、通常の端末装置と第１図に示す端
末装置／Ｏが異なるのは、データ収集装置２０のインタ
ーフェイスとして同期回路が設けられていることである
。
る。第１図に示すように、端末装置／Ｏはマイクロプロ
セッサ２とＩ／Ｏ制御回路３とＤＭＡ制御回路４とメモ
リ５とデータバス６と同期回路７とから構成され、この
端末装置／Ｏからデータを収集するデータ収集装置２０
はトレースメモリ２１とデータ表示装置２２とから構成
されている。ここで、通常の端末装置と第１図に示す端
末装置／Ｏが異なるのは、データ収集装置２０のインタ
ーフェイスとして同期回路が設けられていることである
。
そして、端末装置／Ｏとデータ収集装置２０は、ケーブ
ルを介して着脱自在に形成されている。次に、第２図に
示すタイムチャートを用いて第１図に示す実施例の動作
について説明する。
ルを介して着脱自在に形成されている。次に、第２図に
示すタイムチャートを用いて第１図に示す実施例の動作
について説明する。
第２図に示すように、Ｉ／Ｏ制御回路３は入力されたデ
ータに対するデータ転送要求をマイクロプロセッサ２か
ら受けると、リクエスト信号１１をＤＭＡ制御回路４に
対して出力する。ＤＭＡ制御回路４は、リクエスト信号
１１を受けて、マイクロプロセッサ２によってデータバ
ス６が使用されていないことを確認した後、応答信号１
２をＩ／Ｏ制御回路３と同期回路７に出力し、これと同
時にメモリ５に対してメモリライト信号１３を出力する
。
ータに対するデータ転送要求をマイクロプロセッサ２か
ら受けると、リクエスト信号１１をＤＭＡ制御回路４に
対して出力する。ＤＭＡ制御回路４は、リクエスト信号
１１を受けて、マイクロプロセッサ２によってデータバ
ス６が使用されていないことを確認した後、応答信号１
２をＩ／Ｏ制御回路３と同期回路７に出力し、これと同
時にメモリ５に対してメモリライト信号１３を出力する
。
Ｉ／Ｏ制御回路３は応答信号１２が入力されている間、
メモリ５に対して転送するデータをデータバス６に出力
する。同期回路７は、応答信号１２の立ち下がり部分に
おいてデータバス６上のデータをラッチし、これと同時
にトレース要求信号１５をデータ収集装置２０のトレー
スメモリ２１に出力し、かつラッチしたデータをトレー
スデータバス１４に出力する。トレースメモリ２１は、
トレース要求信号１５が入力されると、トレースデータ
バス１４上のデータを書き込む動作を行う、この書き込
み動作が終了すると、トレースメモリ２１は書込終了信
号１６を同期回路７に対して出力し、同期回路７はこの
書込終了信号を受けてトレース要求信号１５の出力を停
止する。以上に説明した一連の動作を繰り返すことによ
り、端末装置ｌＯのメモリ５に記憶されるデータが収集
される。そして、収集されたデータは、データ表示装置
２２において表示される。
メモリ５に対して転送するデータをデータバス６に出力
する。同期回路７は、応答信号１２の立ち下がり部分に
おいてデータバス６上のデータをラッチし、これと同時
にトレース要求信号１５をデータ収集装置２０のトレー
スメモリ２１に出力し、かつラッチしたデータをトレー
スデータバス１４に出力する。トレースメモリ２１は、
トレース要求信号１５が入力されると、トレースデータ
バス１４上のデータを書き込む動作を行う、この書き込
み動作が終了すると、トレースメモリ２１は書込終了信
号１６を同期回路７に対して出力し、同期回路７はこの
書込終了信号を受けてトレース要求信号１５の出力を停
止する。以上に説明した一連の動作を繰り返すことによ
り、端末装置ｌＯのメモリ５に記憶されるデータが収集
される。そして、収集されたデータは、データ表示装置
２２において表示される。
以上に記載した第１の実施例によれば、Ｉ／Ｏ制御回路
３とメモリ５に出入りするデータを順次トレースメモリ
２１に書き込むことができる。これによって、端末装置
に異常が発生し、その動作がリトライされてメモリ５内
のデータが消滅した場合においても、Ｉ／Ｏ制御回路３
とメモリ５に出入りしたデータが保存されるため、異常
の原因を解析することができる。また、端末装置／Ｏと
データ収集装置２０は着脱自在に形成されているため、
異常が多発する端末装置２０についてその異常原因を解
析するために有用である。また、第２図から明らかなよ
うに、同期回路７はトレースデータバス１４に対して長
期間に亙ってデータを出力する。
３とメモリ５に出入りするデータを順次トレースメモリ
２１に書き込むことができる。これによって、端末装置
に異常が発生し、その動作がリトライされてメモリ５内
のデータが消滅した場合においても、Ｉ／Ｏ制御回路３
とメモリ５に出入りしたデータが保存されるため、異常
の原因を解析することができる。また、端末装置／Ｏと
データ収集装置２０は着脱自在に形成されているため、
異常が多発する端末装置２０についてその異常原因を解
析するために有用である。また、第２図から明らかなよ
うに、同期回路７はトレースデータバス１４に対して長
期間に亙ってデータを出力する。
したがって、トレースメモリ９の書き込み速度が遅い場
合にも、データ収集することが可能にな゛る。
合にも、データ収集することが可能にな゛る。
第３図は本発明の第２の実施例を示すブロック図であり
、第１図に示す第１の実施例と同一部分には同一符号を
付してその説明を省略する。第１図に示す第１の実施例
と第３図に示す第２の実施例が異なるのは、Ｉ／Ｏ制御
回路３のほかにもうひとつＩ／Ｏ制御回路３′が設けら
れ、かつ選択回路１７が設けられていることである。Ｉ
／Ｏ制御回路３．３′からリクエスト信号１１．１１’
が出力されると、ＤＭＡ制御回路４は応答信号１２．１
２’を出力する。選択回路１７は、図示しないデータ収
集装置２０から出力される選択信号１８により応答信号
１２．１２’のうちのいずれか一方を選択して、新たな
応答信号１９を出力する。これによって、選択信号１８
によって選択された応答信号１９ （１２，１２”）に
同期してＩ／Ｏ！制御面制御、３′のうちのいずれか一
方からデータバス６に出力されるデータを収集すること
ができる。
、第１図に示す第１の実施例と同一部分には同一符号を
付してその説明を省略する。第１図に示す第１の実施例
と第３図に示す第２の実施例が異なるのは、Ｉ／Ｏ制御
回路３のほかにもうひとつＩ／Ｏ制御回路３′が設けら
れ、かつ選択回路１７が設けられていることである。Ｉ
／Ｏ制御回路３．３′からリクエスト信号１１．１１’
が出力されると、ＤＭＡ制御回路４は応答信号１２．１
２’を出力する。選択回路１７は、図示しないデータ収
集装置２０から出力される選択信号１８により応答信号
１２．１２’のうちのいずれか一方を選択して、新たな
応答信号１９を出力する。これによって、選択信号１８
によって選択された応答信号１９ （１２，１２”）に
同期してＩ／Ｏ！制御面制御、３′のうちのいずれか一
方からデータバス６に出力されるデータを収集すること
ができる。
第４図は本発明の第３の実施例を示すブロック図であり
、第１図に示す第１の実施例と同一部分には同一符号を
付してその説明を省略する。マイクロプロセッサ２はＩ
／Ｏ制御回路３からメモリ５ヘデータ転送が終わると、
メモリ５内のデータをチェックする。チェックの結果、
異常が発見された場合にはエラー信号３０が同期回路７
に出力され、その後障害処理プログラムを実行する。一
方、図示しないトレースメモリは、常時同期回路７から
トレースデータバス１４に出力されるデータを書き込ん
でいる。トレースメモリが満杯になった場合には、再度
トレースメモリの先頭番地から新しいデータを書き込む
。このような状態において、マイクロプロセッサ２が異
常を発見してエラー信号３０を出力すると、同期回路７
の動作が停止し、それ以後のデータ収集が停止される。
、第１図に示す第１の実施例と同一部分には同一符号を
付してその説明を省略する。マイクロプロセッサ２はＩ
／Ｏ制御回路３からメモリ５ヘデータ転送が終わると、
メモリ５内のデータをチェックする。チェックの結果、
異常が発見された場合にはエラー信号３０が同期回路７
に出力され、その後障害処理プログラムを実行する。一
方、図示しないトレースメモリは、常時同期回路７から
トレースデータバス１４に出力されるデータを書き込ん
でいる。トレースメモリが満杯になった場合には、再度
トレースメモリの先頭番地から新しいデータを書き込む
。このような状態において、マイクロプロセッサ２が異
常を発見してエラー信号３０を出力すると、同期回路７
の動作が停止し、それ以後のデータ収集が停止される。
マイクロプロセッサ２がＩ／Ｏ制御回路３を再び起動し
て、メモリ５に別のデータを書き込む場合においても、
トレースメモリにこのデータが書き込まれることはない
。
て、メモリ５に別のデータを書き込む場合においても、
トレースメモリにこのデータが書き込まれることはない
。
したがって、上記した第３の実施例によれば、端末装置
／Ｏに異常が発生した場合に限ってＩ／Ｏ制御回路３と
メモリ５に出入りするデータを収集でき、異常原因の解
析に役立たせることが可能になる。
／Ｏに異常が発生した場合に限ってＩ／Ｏ制御回路３と
メモリ５に出入りするデータを収集でき、異常原因の解
析に役立たせることが可能になる。
本発明によれば、データ収集に必要なハードウェアの内
トレースメモリ部分を本体装置の外に実装できるので、
比較的小型の端末装置でデータ収集を行なう場合にも装
置に内蔵するハードウェア ゛を容易に実装するこ
とができる。
トレースメモリ部分を本体装置の外に実装できるので、
比較的小型の端末装置でデータ収集を行なう場合にも装
置に内蔵するハードウェア ゛を容易に実装するこ
とができる。
また、本発明によれば、端末装置内の複数の■／Ｏ制御
回路の内指定したＩ／Ｏ制御回路のデータを収集するこ
とができる。
回路の内指定したＩ／Ｏ制御回路のデータを収集するこ
とができる。
また、本発明によれば、間欠障害が発生する場合におい
て、障害となったデータを容易に収集することができる
。
て、障害となったデータを容易に収集することができる
。
第１図はこの発明の第１の実施例を示すブロック図、第
２図は第１図に示す第１の実施例の動作を説明するため
のタイムチャート、第３図はこの発明の第２の実施例を
示すブロック図、第４図はこの発明の第３の実施例を示
すブロック図である。 ２・・・マイクロプロセッサ、３．３′・・弓／Ｏ制御
回路、４・・・Ｄ Ｍ Ａ ！ＩＪ御回路、５・・・メ
モリ、６・・・データバス、７・・・同期回路、／Ｏ・
・・端末装置、１１・・・リクエスト信号、１２．１２
’ 、 １９・・・応答信号、１３・・・メモリライト
信号、１４・・・トレースデータバス、１５・・・トレ
ース要求信号、１６・・・書込終了信号、１７・・・選
択回路、１８・・・選択信号、２０・・・データ収集装
置、２１・・・トレースメモリ、２２・・・データ表示
装置、３０・・・エラー信号。 代理人 弁理士 秋 本 正 実第１図 第２図 周期！１％７ −丁二二−Ｙ テ′
−タ １ デ・夕２の出７７（
ハ゛ス１４）− 第３図 第４図
２図は第１図に示す第１の実施例の動作を説明するため
のタイムチャート、第３図はこの発明の第２の実施例を
示すブロック図、第４図はこの発明の第３の実施例を示
すブロック図である。 ２・・・マイクロプロセッサ、３．３′・・弓／Ｏ制御
回路、４・・・Ｄ Ｍ Ａ ！ＩＪ御回路、５・・・メ
モリ、６・・・データバス、７・・・同期回路、／Ｏ・
・・端末装置、１１・・・リクエスト信号、１２．１２
’ 、 １９・・・応答信号、１３・・・メモリライト
信号、１４・・・トレースデータバス、１５・・・トレ
ース要求信号、１６・・・書込終了信号、１７・・・選
択回路、１８・・・選択信号、２０・・・データ収集装
置、２１・・・トレースメモリ、２２・・・データ表示
装置、３０・・・エラー信号。 代理人 弁理士 秋 本 正 実第１図 第２図 周期！１％７ −丁二二−Ｙ テ′
−タ １ デ・夕２の出７７（
ハ゛ス１４）− 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １、マイクロプロセッサと、Ｉ／Ｏ制御回路と、ＤＭＡ
制御回路と、メモリと、データバスとを含んで構成され
る端末装置のデータ収集方法において、上記Ｉ／Ｏ制御
回路とメモリに入出力されるデータを端末装置の外部に
取り出してトレースメモリに記憶することを特徴とする
端末装置におけるデータ収集方法。 ２、上記Ｉ／Ｏ制御回路が端末装置に複数個設けられ、
かつ複数個のＩ／Ｏ制御回路のうち指定された１つのＩ
／Ｏ制御回路を介して入出力されるデータを収集するこ
とを特徴とする請求項１記載の端末装置におけるデータ
収集方法。 ３、マイクロプロセッサと、Ｉ／Ｏ制御回路と、ＤＭＡ
制御回路と、メモリと、データバスとを含んで構成され
る端末装置のデータ収集方法において、Ｉ／Ｏ制御回路
とメモリに入出力されるデータを端末装置の外部に取り
出してトレースメモリに記憶し、かつ障害の発生が検出
された場合上記データ記憶動作を停止することにより障
害データを収集することを特徴とする端末装置における
データ収集方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128774A JPH0758475B2 (ja) | 1989-05-24 | 1989-05-24 | 端末装置のデータ収集システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128774A JPH0758475B2 (ja) | 1989-05-24 | 1989-05-24 | 端末装置のデータ収集システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02308345A true JPH02308345A (ja) | 1990-12-21 |
| JPH0758475B2 JPH0758475B2 (ja) | 1995-06-21 |
Family
ID=14993138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1128774A Expired - Lifetime JPH0758475B2 (ja) | 1989-05-24 | 1989-05-24 | 端末装置のデータ収集システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758475B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003006003A (ja) * | 2001-06-18 | 2003-01-10 | Mitsubishi Electric Corp | Ｄｍａコントローラおよび半導体集積回路 |
| JP2007522550A (ja) * | 2004-01-23 | 2007-08-09 | フリースケール セミコンダクター インコーポレイテッド | Ｄｍａデバイス用リアルタイムデバッグサポート及びその方法 |
| JP2009110284A (ja) * | 2007-10-30 | 2009-05-21 | Fujitsu Ltd | 信号処理装置、カード型デバイス及び障害再現方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60100236A (ja) * | 1983-11-04 | 1985-06-04 | Nec Corp | 状態履歴記憶方式 |
| JPS63298538A (ja) * | 1987-05-29 | 1988-12-06 | Nec Corp | 障害デ−タトレ−スカ−ド |
-
1989
- 1989-05-24 JP JP1128774A patent/JPH0758475B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60100236A (ja) * | 1983-11-04 | 1985-06-04 | Nec Corp | 状態履歴記憶方式 |
| JPS63298538A (ja) * | 1987-05-29 | 1988-12-06 | Nec Corp | 障害デ−タトレ−スカ−ド |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003006003A (ja) * | 2001-06-18 | 2003-01-10 | Mitsubishi Electric Corp | Ｄｍａコントローラおよび半導体集積回路 |
| JP2007522550A (ja) * | 2004-01-23 | 2007-08-09 | フリースケール セミコンダクター インコーポレイテッド | Ｄｍａデバイス用リアルタイムデバッグサポート及びその方法 |
| JP2009110284A (ja) * | 2007-10-30 | 2009-05-21 | Fujitsu Ltd | 信号処理装置、カード型デバイス及び障害再現方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758475B2 (ja) | 1995-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6145099A (en) | Debugging system | |
| US6484273B1 (en) | Integrated EJTAG external bus interface | |
| JPH0690682B2 (ja) | マルチプロセツサシステムの障害処理方式 | |
| JPH11272627A (ja) | パイプライン型マルチプロセッサシステム | |
| CN112883912A (zh) | 一种基于fpga的传感器测试驱动信号波形显示方法及装置 | |
| JPH0758475B2 (ja) | 端末装置のデータ収集システム | |
| JP3339264B2 (ja) | データ伝送方法 | |
| CN120540921B (zh) | 一种qspi总线数据传输的验证方法、装置、设备及介质 | |
| JP3381756B2 (ja) | 並列プロセッサシステム | |
| JPH06202715A (ja) | 状態変化検知記録回路 | |
| JPH08249049A (ja) | 監視装置 | |
| JP2692653B2 (ja) | 計測データ転送回路 | |
| EP2405355A2 (en) | Information processing system and failure processing method therefor | |
| JPH0619746A (ja) | 故障診断装置 | |
| JPS63118964A (ja) | 情報処理装置 | |
| JPH1145213A (ja) | Ｆｉｆｏメモリ監視方法及び回路 | |
| JPS61235956A (ja) | 事象記録方式 | |
| JPH11134261A (ja) | 入出力制御装置 | |
| SU1249488A1 (ru) | Автоматизированна система контрол и диагностики цифровых узлов | |
| JPH06266630A (ja) | トレース機能付き入出力制御装置 | |
| JP2000196704A (ja) | 履歴情報収集装置及び方法 | |
| JPH03196232A (ja) | マルチプロセッサ及びその異常診断方法 | |
| JPS62203244A (ja) | ハ−ドウエア診断方式 | |
| JPH05257729A (ja) | オフライン・メンテナンス装置 | |
| JP2000123474A (ja) | データ取得制御装置 |