JPH11272627A - パイプライン型マルチプロセッサシステム - Google Patents
パイプライン型マルチプロセッサシステムInfo
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- JPH11272627A JPH11272627A JP10073772A JP7377298A JPH11272627A JP H11272627 A JPH11272627 A JP H11272627A JP 10073772 A JP10073772 A JP 10073772A JP 7377298 A JP7377298 A JP 7377298A JP H11272627 A JPH11272627 A JP H11272627A
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- multiprocessor system
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
- G06F11/362—Debugging of software
- G06F11/3628—Debugging of software of optimised code
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
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- G06F11/36—Prevention of errors by analysis, debugging or testing of software
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- G06F11/3648—Debugging of software using additional hardware
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- Multi Processors (AREA)
- Advance Control (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【課題】パイプライン型マルチプロセッサシステムにお
けるテスト工数またはデバッグ工数を削減する。 【解決手段】データ入力端子１とデータ出力端子２との
間に、ＦＩＦＯバッファ１１〜１４，プロセッサエレメ
ント２１〜２３を備え、共有バス３および共有バス端子
４を有し、さらに、デバッグ時に制御信号に対応して、
外部の共有資源および各プロセッサエレメント２１〜２
３を接続する共有バス３に、各プロセッサエレメント２
１〜２３の処理結果の１つを選択しモニタ出力するデバ
ッグユニット５１，５２を備える。
けるテスト工数またはデバッグ工数を削減する。 【解決手段】データ入力端子１とデータ出力端子２との
間に、ＦＩＦＯバッファ１１〜１４，プロセッサエレメ
ント２１〜２３を備え、共有バス３および共有バス端子
４を有し、さらに、デバッグ時に制御信号に対応して、
外部の共有資源および各プロセッサエレメント２１〜２
３を接続する共有バス３に、各プロセッサエレメント２
１〜２３の処理結果の１つを選択しモニタ出力するデバ
ッグユニット５１，５２を備える。
Description
【０００１】
【発明の属する技術分野】本発明はパイプライン型マル
チプロセッサシステムに関し、特に、大規模データを高
速処理するパイプライン型マルチプロセッサシステムに
関する。
チプロセッサシステムに関し、特に、大規模データを高
速処理するパイプライン型マルチプロセッサシステムに
関する。
【０００２】
【従来の技術】従来、この種のパイプライン型マルチプ
ロセッサシステムは、バッファ手段およびプロセッサエ
レメントを各段に備え、各プロセッサエレメントで所定
のデータ処理をそれぞれ同時および順次連続して行うパ
イプライン処理により、たとえば、画像データのように
連続した大規模データを高速処理する用途に用いられて
いる。この従来のパイプライン型マルチプロセッサシス
テムについて、次に、図面を参照し簡単に説明する。
ロセッサシステムは、バッファ手段およびプロセッサエ
レメントを各段に備え、各プロセッサエレメントで所定
のデータ処理をそれぞれ同時および順次連続して行うパ
イプライン処理により、たとえば、画像データのように
連続した大規模データを高速処理する用途に用いられて
いる。この従来のパイプライン型マルチプロセッサシス
テムについて、次に、図面を参照し簡単に説明する。
【０００３】図３は、この従来のパイプライン型マルチ
プロセッサシステムの例を示すブロック図である。
プロセッサシステムの例を示すブロック図である。
【０００４】図３を参照すると、この従来のパイプライ
ン型マルチプロセッサシステムは、データ入力端子１と
データ出力端子２との間に、ＦＩＦＯバッファ１１〜１
４，プロセッサエレメント２１〜２３を備え、共有バス
３および共有バス端子４を有している。
ン型マルチプロセッサシステムは、データ入力端子１と
データ出力端子２との間に、ＦＩＦＯバッファ１１〜１
４，プロセッサエレメント２１〜２３を備え、共有バス
３および共有バス端子４を有している。
【０００５】各ＦＩＦＯバッファ１１〜１４は、メモリ
またはレジスタなどにより構成され、各プロセッサエレ
メント２１〜２３によりそれぞれアクセスされるデータ
を保持し、この従来例では、最初に入力したデータを最
初に出力する先入れ先出しバッファ手段を示している。
たとえば、ＦＩＦＯバッファ１１は、データ入力端子１
から最初に入力したデータをプロセッサエレメント２１
へ最初に出力する。
またはレジスタなどにより構成され、各プロセッサエレ
メント２１〜２３によりそれぞれアクセスされるデータ
を保持し、この従来例では、最初に入力したデータを最
初に出力する先入れ先出しバッファ手段を示している。
たとえば、ＦＩＦＯバッファ１１は、データ入力端子１
から最初に入力したデータをプロセッサエレメント２１
へ最初に出力する。
【０００６】各プロセッサエレメント２１〜２３は、各
ＦＩＦＯバッファ１１〜１３からデータをそれぞれ入力
し、所定のデータ処理をそれぞれ行い、各ＦＩＦＯバッ
ファ１２〜１４へ処理結果をデータ出力する。たとえ
ば、プロセッサエレメント２１は、ＦＩＦＯバッファ１
１からデータを入力し、所定のデータ処理を行い、ＦＩ
ＦＯバッファ１２へ処理結果をデータ出力する。また、
各プロセッサエレメント２１〜２３は、共有バス３およ
び共有バス端子４を介して、外部の共有資源をそれぞれ
アクセスすることができる。
ＦＩＦＯバッファ１１〜１３からデータをそれぞれ入力
し、所定のデータ処理をそれぞれ行い、各ＦＩＦＯバッ
ファ１２〜１４へ処理結果をデータ出力する。たとえ
ば、プロセッサエレメント２１は、ＦＩＦＯバッファ１
１からデータを入力し、所定のデータ処理を行い、ＦＩ
ＦＯバッファ１２へ処理結果をデータ出力する。また、
各プロセッサエレメント２１〜２３は、共有バス３およ
び共有バス端子４を介して、外部の共有資源をそれぞれ
アクセスすることができる。
【０００７】この従来のパイプライン型マルチプロセッ
サシステムは、画像データのように連続した大規模デー
タをデータ入力端子１から入力し、各プロセッサエレメ
ント２１〜２３で所定のデータ処理をそれぞれ同時およ
び順次連続して行うパイプライン処理により大規模デー
タを高速処理し、データ出力端子２に出力する。このと
き、各プロセッサエレメント２１〜２３は、所定のデー
タ処理を行うとき必要に応じて、共有バス３および共有
バス端子４を介して、外部の共有資源をそれぞれアクセ
スする。
サシステムは、画像データのように連続した大規模デー
タをデータ入力端子１から入力し、各プロセッサエレメ
ント２１〜２３で所定のデータ処理をそれぞれ同時およ
び順次連続して行うパイプライン処理により大規模デー
タを高速処理し、データ出力端子２に出力する。このと
き、各プロセッサエレメント２１〜２３は、所定のデー
タ処理を行うとき必要に応じて、共有バス３および共有
バス端子４を介して、外部の共有資源をそれぞれアクセ
スする。
【０００８】図４は、従来のパイプライン型マルチプロ
セッサシステムの他の例を示すブロック図である。
セッサシステムの他の例を示すブロック図である。
【０００９】図４を参照すると、この従来のパイプライ
ン型マルチプロセッサシステムは、バッファ４１〜４
４，プロセッサエレメント２１〜２４，ＤＭＡコントロ
ーラ３１を備え、共有バス３および共有バス端子４を有
している。
ン型マルチプロセッサシステムは、バッファ４１〜４
４，プロセッサエレメント２１〜２４，ＤＭＡコントロ
ーラ３１を備え、共有バス３および共有バス端子４を有
している。
【００１０】各バッファ４１〜４４は、メモリまたはレ
ジスタなどにより構成されデータを保持するバッファ手
段である。この従来例では、データ入力端子１とデータ
出力端子２との間にそれぞれ縦続接続され、ＤＭＡコン
トローラ３１からの制御信号に同期して、各バッファ４
１〜４４の入出力間のデータ転送をそれぞれ行う。ここ
で、各バッファ４１〜４４は、データ転送時以外は、各
プロセッサエレメント２１〜２４によりそれぞれアクセ
スされ、所定のデータ処理がそれぞれ行われる。
ジスタなどにより構成されデータを保持するバッファ手
段である。この従来例では、データ入力端子１とデータ
出力端子２との間にそれぞれ縦続接続され、ＤＭＡコン
トローラ３１からの制御信号に同期して、各バッファ４
１〜４４の入出力間のデータ転送をそれぞれ行う。ここ
で、各バッファ４１〜４４は、データ転送時以外は、各
プロセッサエレメント２１〜２４によりそれぞれアクセ
スされ、所定のデータ処理がそれぞれ行われる。
【００１１】各プロセッサエレメント２１〜２４は、Ｄ
ＭＡコントローラ３１の出力に同期して、各バッファ４
１〜４４にそれぞれ入力された転送データをそれぞれア
クセスし、所定のデータ処理をそれぞれ行い、それぞれ
の処理結果を各バッファ４１〜４４に転送データとして
格納する。
ＭＡコントローラ３１の出力に同期して、各バッファ４
１〜４４にそれぞれ入力された転送データをそれぞれア
クセスし、所定のデータ処理をそれぞれ行い、それぞれ
の処理結果を各バッファ４１〜４４に転送データとして
格納する。
【００１２】ＤＭＡコントローラ３１は、各プロセッサ
エレメント２１〜２４の処理完了に対応して、各バッフ
ァ４１〜４４の入出力間のデータ転送をそれぞれ同期制
御する。
エレメント２１〜２４の処理完了に対応して、各バッフ
ァ４１〜４４の入出力間のデータ転送をそれぞれ同期制
御する。
【００１３】この従来のパイプライン型マルチプロセッ
サシステムは、画像データのように連続した大規模デー
タをデータ入力端子１から入力し、ＤＭＡコントローラ
３１の出力に同期して各バッファ４１〜４４間でデータ
転送し各プロセッサエレメント２１〜２３で所定のデー
タ処理をそれぞれ同時および順次連続して行うパイプラ
イン処理により大規模データを高速処理し、データ出力
端子２に出力する。このパイプライン処理は、各バッフ
ァ４１〜４４間のデータ転送が各プロセッサエレメント
２１〜２４の処理完了に同期して行われる以外は、図３
の従来例と同機能であり、各プロセッサエレメント２１
〜２４は、所定のデータ処理を行うとき必要に応じて、
共有バス３および共有バス端子４を介して、外部の共有
資源をそれぞれアクセスする。
サシステムは、画像データのように連続した大規模デー
タをデータ入力端子１から入力し、ＤＭＡコントローラ
３１の出力に同期して各バッファ４１〜４４間でデータ
転送し各プロセッサエレメント２１〜２３で所定のデー
タ処理をそれぞれ同時および順次連続して行うパイプラ
イン処理により大規模データを高速処理し、データ出力
端子２に出力する。このパイプライン処理は、各バッフ
ァ４１〜４４間のデータ転送が各プロセッサエレメント
２１〜２４の処理完了に同期して行われる以外は、図３
の従来例と同機能であり、各プロセッサエレメント２１
〜２４は、所定のデータ処理を行うとき必要に応じて、
共有バス３および共有バス端子４を介して、外部の共有
資源をそれぞれアクセスする。
【００１４】
【発明が解決しようとする課題】これら従来のパイプラ
イン型マルチプロセッサシステムでは、外部モニタ可能
な処理結果が、データ出力端子における出力データのみ
であるため、内部でパイプライン処理される複数のデー
タ処理の中の誤動作を直接に特定できず、テスト工数ま
たはデバッグ工数が大きいという問題点がある。
イン型マルチプロセッサシステムでは、外部モニタ可能
な処理結果が、データ出力端子における出力データのみ
であるため、内部でパイプライン処理される複数のデー
タ処理の中の誤動作を直接に特定できず、テスト工数ま
たはデバッグ工数が大きいという問題点がある。
【００１５】従って、本発明の目的は、パイプライン型
マルチプロセッサシステムにおけるテスト工数またはデ
バッグ工数を削減することにある。
マルチプロセッサシステムにおけるテスト工数またはデ
バッグ工数を削減することにある。
【００１６】
【課題を解決するための手段】そのため、本発明は、デ
ータを保持するバッファ手段と所定のデータ処理を行う
プロセッサエレメントとをデータ入出力手段間に交互に
縦続接続し、データが前記各プロセッサエレメントでそ
れぞれパイプライン処理されるパイプライン型マルチプ
ロセッサシステムにおいて、デバッグ時に前記各プロセ
ッサエレメントの処理結果を選択的に外部へモニタ出力
している。
ータを保持するバッファ手段と所定のデータ処理を行う
プロセッサエレメントとをデータ入出力手段間に交互に
縦続接続し、データが前記各プロセッサエレメントでそ
れぞれパイプライン処理されるパイプライン型マルチプ
ロセッサシステムにおいて、デバッグ時に前記各プロセ
ッサエレメントの処理結果を選択的に外部へモニタ出力
している。
【００１７】また、デバッグ時に制御信号に対応して、
外部の共有資源および前記各プロセッサエレメントを接
続する共有バスに前記各処理結果の１つを選択しモニタ
出力するデバッグユニットを備えている。
外部の共有資源および前記各プロセッサエレメントを接
続する共有バスに前記各処理結果の１つを選択しモニタ
出力するデバッグユニットを備えている。
【００１８】さらに、前記デバッグユニットが、前記各
プロセッサエレメントごとにそれぞれ構成された手段か
ら構成されている。
プロセッサエレメントごとにそれぞれ構成された手段か
ら構成されている。
【００１９】または、本発明は、データ入出力手段間に
それぞれ縦続接続されデータ保持およびデータ転送をそ
れぞれ行う複数のバッファ手段と、これら各バッファ手
段をアクセスし所定のデータ処理をそれぞれ行う複数の
プロセッサエレメントと、これら各プロセッサエレメン
トの処理完了に対応して前記各バッファ手段間のデータ
転送を同期制御するＤＭＡコントローラとを備え、デー
タが前記各プロセッサエレメントでそれぞれパイプライ
ン処理されるパイプライン型マルチプロセッサシステム
において、デバッグ時に前記各バッファ手段からの転送
データを選択的に外部へモニタ出力している。
それぞれ縦続接続されデータ保持およびデータ転送をそ
れぞれ行う複数のバッファ手段と、これら各バッファ手
段をアクセスし所定のデータ処理をそれぞれ行う複数の
プロセッサエレメントと、これら各プロセッサエレメン
トの処理完了に対応して前記各バッファ手段間のデータ
転送を同期制御するＤＭＡコントローラとを備え、デー
タが前記各プロセッサエレメントでそれぞれパイプライ
ン処理されるパイプライン型マルチプロセッサシステム
において、デバッグ時に前記各バッファ手段からの転送
データを選択的に外部へモニタ出力している。
【００２０】また、デバッグ時に制御信号に対応して、
前記各プロセッサエレメントが共用するデバッグ用バス
に前記各転送データの１つを選択しモニタ出力する制御
を行うデバッグ制御手段を備えている。
前記各プロセッサエレメントが共用するデバッグ用バス
に前記各転送データの１つを選択しモニタ出力する制御
を行うデバッグ制御手段を備えている。
【００２１】さらに、前記デバッグ制御手段の出力に対
応して前記各転送データをゲートし前記デバッグ用バス
にモニタ出力するゲート回路をそれぞれ備えている。
応して前記各転送データをゲートし前記デバッグ用バス
にモニタ出力するゲート回路をそれぞれ備えている。
【００２２】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００２３】図１は、本発明のパイプライン型マルチプ
ロセッサシステムの実施形態１を示すブロック図であ
る。
ロセッサシステムの実施形態１を示すブロック図であ
る。
【００２４】図１を参照すると、本実施形態のパイプラ
イン型マルチプロセッサシステムは、図３で示した従来
例と同じく、データ入力端子１とデータ出力端子２との
間に、ＦＩＦＯバッファ１１〜１４，プロセッサエレメ
ント２１〜２３を備え、共有バス３および共有バス端子
４を有し、さらに、デバッグユニット５１，５２を備え
る。これらデバッグユニット５１，５２以外のブロック
は、図３で示した各ブロックと同様であるので、重複説
明を省略する。
イン型マルチプロセッサシステムは、図３で示した従来
例と同じく、データ入力端子１とデータ出力端子２との
間に、ＦＩＦＯバッファ１１〜１４，プロセッサエレメ
ント２１〜２３を備え、共有バス３および共有バス端子
４を有し、さらに、デバッグユニット５１，５２を備え
る。これらデバッグユニット５１，５２以外のブロック
は、図３で示した各ブロックと同様であるので、重複説
明を省略する。
【００２５】各デバッグユニット５１，５２は、デバッ
グ時に制御信号に対応して、外部の共有資源および各プ
ロセッサエレメント２１〜２３を接続する共有バス３
に、各プロセッサエレメント２１〜２３の処理結果の１
つを選択しモニタ出力する。
グ時に制御信号に対応して、外部の共有資源および各プ
ロセッサエレメント２１〜２３を接続する共有バス３
に、各プロセッサエレメント２１〜２３の処理結果の１
つを選択しモニタ出力する。
【００２６】次に、簡単に動作説明する。本実施形態の
パイプライン型マルチプロセッサシステムは、図３で示
した従来例と同じく、画像データのように連続した大規
模データをデータ入力端子１から入力し、各プロセッサ
エレメント２１〜２３で所定のデータ処理をそれぞれ同
時および順次連続して行うパイプライン処理により大規
模データを高速処理し、データ出力端子２に出力する。
同時に、デバッグ時に制御信号に対応して、各デバッグ
ユニット５１，５２により、各プロセッサエレメント２
１〜２３の処理結果の１つが選択されて、共有バス３に
出力され、共有バス端子４にモニタ出力される。
パイプライン型マルチプロセッサシステムは、図３で示
した従来例と同じく、画像データのように連続した大規
模データをデータ入力端子１から入力し、各プロセッサ
エレメント２１〜２３で所定のデータ処理をそれぞれ同
時および順次連続して行うパイプライン処理により大規
模データを高速処理し、データ出力端子２に出力する。
同時に、デバッグ時に制御信号に対応して、各デバッグ
ユニット５１，５２により、各プロセッサエレメント２
１〜２３の処理結果の１つが選択されて、共有バス３に
出力され、共有バス端子４にモニタ出力される。
【００２７】図２は、本発明のパイプライン型マルチプ
ロセッサシステムの実施形態２を示すブロック図であ
る。
ロセッサシステムの実施形態２を示すブロック図であ
る。
【００２８】図２を参照すると、本実施形態のパイプラ
イン型マルチプロセッサシステムは、図４で示した従来
例と同じく、バッファ４１〜４４，プロセッサエレメン
ト２１〜２４，ＤＭＡコントローラ３１を備え共有バス
３および共有バス端子４を有し、さらに、デバッグコン
トローラ６１，ゲート回路７１〜７３を備え、各プロセ
ッサエレメント２１〜２４が共用するデバッグ用バス５
およびデバッグ用バス端子６を有する。デバッグコント
ローラ６１，ゲート回路７１〜７３以外のブロックは、
図４で示した各ブロックと同様であるので、重複説明を
省略する。
イン型マルチプロセッサシステムは、図４で示した従来
例と同じく、バッファ４１〜４４，プロセッサエレメン
ト２１〜２４，ＤＭＡコントローラ３１を備え共有バス
３および共有バス端子４を有し、さらに、デバッグコン
トローラ６１，ゲート回路７１〜７３を備え、各プロセ
ッサエレメント２１〜２４が共用するデバッグ用バス５
およびデバッグ用バス端子６を有する。デバッグコント
ローラ６１，ゲート回路７１〜７３以外のブロックは、
図４で示した各ブロックと同様であるので、重複説明を
省略する。
【００２９】デバッグコントローラ６１は、デバッグ時
に制御信号に対応して、各プロセッサエレメント２１〜
２４が共用するデバッグ用バス５に各バッファ４１〜４
４の転送データの１つを選択しモニタ出力する制御を行
う。
に制御信号に対応して、各プロセッサエレメント２１〜
２４が共用するデバッグ用バス５に各バッファ４１〜４
４の転送データの１つを選択しモニタ出力する制御を行
う。
【００３０】各ゲート回路７１〜７３は、デバッグコン
トローラ６１の出力に対応して、各バッファ４１〜４４
の転送データをゲートしデバッグ用バス５にモニタ出力
する。
トローラ６１の出力に対応して、各バッファ４１〜４４
の転送データをゲートしデバッグ用バス５にモニタ出力
する。
【００３１】次に、簡単に動作説明する。本実施形態の
パイプライン型マルチプロセッサシステムは、図４で示
した従来例と同じく、画像データのように連続した大規
模データをデータ入力端子１から入力し、ＤＭＡコント
ローラ３１の出力に同期して各バッファ４１〜４４間で
データ転送し各プロセッサエレメント２１〜２３で所定
のデータ処理をそれぞれ同時および順次連続して行うパ
イプライン処理により大規模データを高速処理し、デー
タ出力端子２に出力する。同時に、デバッグ時に制御信
号に対応して、デバッグコントローラ６１により、各ゲ
ート回路７１〜７３の１つを選択する制御が行われ、選
択されたゲート回路は、対応するバッファの転送データ
をゲートしデバッグ用バス５に出力し、デバッグ用バス
端子６にモニタ出力する。
パイプライン型マルチプロセッサシステムは、図４で示
した従来例と同じく、画像データのように連続した大規
模データをデータ入力端子１から入力し、ＤＭＡコント
ローラ３１の出力に同期して各バッファ４１〜４４間で
データ転送し各プロセッサエレメント２１〜２３で所定
のデータ処理をそれぞれ同時および順次連続して行うパ
イプライン処理により大規模データを高速処理し、デー
タ出力端子２に出力する。同時に、デバッグ時に制御信
号に対応して、デバッグコントローラ６１により、各ゲ
ート回路７１〜７３の１つを選択する制御が行われ、選
択されたゲート回路は、対応するバッファの転送データ
をゲートしデバッグ用バス５に出力し、デバッグ用バス
端子６にモニタ出力する。
【００３２】本実施形態のパイプライン型マルチプロセ
ッサシステムでは、デバッグ時に、共有バス３および共
有バス端子４でなく、デバッグ専用のデバッグ用バス５
およびデバッグ用バス端子６を用いているため、実動作
中に、共有資源へのアクセスに影響を与えることなく、
各プロセッサエレメント２１〜２３の処理結果をリアル
タイムで外部モニタできる。
ッサシステムでは、デバッグ時に、共有バス３および共
有バス端子４でなく、デバッグ専用のデバッグ用バス５
およびデバッグ用バス端子６を用いているため、実動作
中に、共有資源へのアクセスに影響を与えることなく、
各プロセッサエレメント２１〜２３の処理結果をリアル
タイムで外部モニタできる。
【００３３】
【発明の効果】以上説明したように、本発明によるパイ
プライン型マルチプロセッサシステムは、デバッグ時に
各プロセッサエレメントの処理結果の１つを選択しモニ
タ出力することができ、内部でそれぞれ同時および順次
連続してパイプライン処理される複数のデータ処理の中
の誤動作を直接に特定でき、テスト工数またはデバッグ
工数を著しく削減できるなどの効果がある。
プライン型マルチプロセッサシステムは、デバッグ時に
各プロセッサエレメントの処理結果の１つを選択しモニ
タ出力することができ、内部でそれぞれ同時および順次
連続してパイプライン処理される複数のデータ処理の中
の誤動作を直接に特定でき、テスト工数またはデバッグ
工数を著しく削減できるなどの効果がある。
【図１】本発明のパイプライン型マルチプロセッサシス
テムの実施形態１を示すブロック図である。
テムの実施形態１を示すブロック図である。
【図２】本発明のパイプライン型マルチプロセッサシス
テムの実施形態２を示すブロック図である。
テムの実施形態２を示すブロック図である。
【図３】従来のパイプライン型マルチプロセッサシステ
ムの例を示すブロック図である。
ムの例を示すブロック図である。
【図４】従来のパイプライン型マルチプロセッサシステ
ムの他の例を示すブロック図である。
ムの他の例を示すブロック図である。
１ データ入力端子 ２ データ出力端子 ３ 共有バス ４ 共有バス端子 ５ デバッグ用バス ６ デバッグ用バス端子 １１〜１４ ＦＩＦＯバッファ ２１〜２４ プロセッサエレメント ３１ ＤＭＡコントローラ ４１〜４４ バッファ ５１〜５２ デバッグユニット ６１ デバッグコントローラ ７１〜７３ ゲート回路
Claims (6)
- 【請求項１】 データを保持するバッファ手段と所定の
データ処理を行うプロセッサエレメントとをデータ入出
力手段間に交互に縦続接続し、データが前記各プロセッ
サエレメントでそれぞれパイプライン処理されるパイプ
ライン型マルチプロセッサシステムにおいて、デバッグ
時に前記各プロセッサエレメントの処理結果を選択的に
外部へモニタ出力することを特徴とするパイプライン型
マルチプロセッサシステム。 - 【請求項２】 デバッグ時に制御信号に対応して、外部
の共有資源および前記各プロセッサエレメントを接続す
る共有バスに前記各処理結果の１つを選択しモニタ出力
するデバッグユニットを備える、請求項１記載のパイプ
ライン型マルチプロセッサシステム。 - 【請求項３】 前記デバッグユニットが、前記各プロセ
ッサエレメントごとにそれぞれ構成された手段から成
る、請求項２記載のパイプライン型マルチプロセッサシ
ステム。 - 【請求項４】 データ入出力手段間にそれぞれ縦続接続
されデータ保持およびデータ転送をそれぞれ行う複数の
バッファ手段と、これら各バッファ手段をアクセスし所
定のデータ処理をそれぞれ行う複数のプロセッサエレメ
ントと、これら各プロセッサエレメントの処理完了に対
応して前記各バッファ手段間のデータ転送を同期制御す
るＤＭＡコントローラとを備え、データが前記各プロセ
ッサエレメントでそれぞれパイプライン処理されるパイ
プライン型マルチプロセッサシステムにおいて、デバッ
グ時に前記各バッファ手段からの転送データを選択的に
外部へモニタ出力することを特徴とするパイプライン型
マルチプロセッサシステム。 - 【請求項５】 デバッグ時に制御信号に対応して、前記
各プロセッサエレメントが共用するデバッグ用バスに前
記各転送データの１つを選択しモニタ出力する制御を行
うデバッグ制御手段を備える、請求項４記載のパイプラ
イン型マルチプロセッサシステム。 - 【請求項６】 前記デバッグ制御手段の出力に対応して
前記各転送データをゲートし前記デバッグ用バスにモニ
タ出力するゲート回路をそれぞれ備える、請求項５記載
のパイプライン型マルチプロセッサシステム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10073772A JPH11272627A (ja) | 1998-03-23 | 1998-03-23 | パイプライン型マルチプロセッサシステム |
| EP99105696A EP0945810A2 (en) | 1998-03-23 | 1999-03-19 | Pipeline-type multi-processor system |
| KR1019990009806A KR100321274B1 (ko) | 1998-03-23 | 1999-03-23 | 파이프라인형 멀티 프로세서 시스템 |
| CN99105531A CN1232219A (zh) | 1998-03-23 | 1999-03-23 | 流水线型多处理器系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10073772A JPH11272627A (ja) | 1998-03-23 | 1998-03-23 | パイプライン型マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11272627A true JPH11272627A (ja) | 1999-10-08 |
Family
ID=13527849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10073772A Pending JPH11272627A (ja) | 1998-03-23 | 1998-03-23 | パイプライン型マルチプロセッサシステム |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0945810A2 (ja) |
| JP (1) | JPH11272627A (ja) |
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| CN (1) | CN1232219A (ja) |
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- 1998-03-23 JP JP10073772A patent/JPH11272627A/ja active Pending
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1999
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- 1999-03-23 CN CN99105531A patent/CN1232219A/zh active Pending
- 1999-03-23 KR KR1019990009806A patent/KR100321274B1/ko not_active Expired - Fee Related
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Also Published As
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|---|---|
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| EP0945810A2 (en) | 1999-09-29 |
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