JPH02308497A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02308497A JPH02308497A JP1129410A JP12941089A JPH02308497A JP H02308497 A JPH02308497 A JP H02308497A JP 1129410 A JP1129410 A JP 1129410A JP 12941089 A JP12941089 A JP 12941089A JP H02308497 A JPH02308497 A JP H02308497A
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- gate
- sense amplifier
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000010586 diagram Methods 0.000 description 7
- 230000007257 malfunction Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体記憶装置に関し、特に出力バッファ回路
に関するものである。
に関するものである。
〔従来の技術１
第３図は従来の出力バッファ回路の一例を示す図であり
、第４図（ａ）、（ｂ）、（ｃ）、（ｄ）は第３図の従
来技術の特性を示す図である。
、第４図（ａ）、（ｂ）、（ｃ）、（ｄ）は第３図の従
来技術の特性を示す図である。
第３図の従来技術では、センスアンプ回路１００の出力
５ＡＯＵＴは、ナントゲート１１とネガティブアンドゲ
ート１２のゲートに接続され、出力制御回路２００の出
力ＯＥは、ナンドゲ−ト１１のゲートには直接接続され
、ネガティブアンドゲート１２のゲートにはインパーク
ｌＯを介して接続されている。更に、ナントゲート１１
の出力ＰＧは出力ドライバのＰチャネル型ＭＯＳトラン
ジスタＰｌのゲートに、ネガティブアンドゲート１２の
出力ＮＧは出力ドライバのＮチャネル型ＭＯＳトランジ
スタＮ１のゲートにそれぞれ接続されている。
５ＡＯＵＴは、ナントゲート１１とネガティブアンドゲ
ート１２のゲートに接続され、出力制御回路２００の出
力ＯＥは、ナンドゲ−ト１１のゲートには直接接続され
、ネガティブアンドゲート１２のゲートにはインパーク
ｌＯを介して接続されている。更に、ナントゲート１１
の出力ＰＧは出力ドライバのＰチャネル型ＭＯＳトラン
ジスタＰｌのゲートに、ネガティブアンドゲート１２の
出力ＮＧは出力ドライバのＮチャネル型ＭＯＳトランジ
スタＮ１のゲートにそれぞれ接続されている。
ここで、メモリセルからのデータにより、５ＡＯＵＴが
低レベル（以降”Ｌ”と示す、）から高レベル（以降”
Ｈ”と示す、）に変化する場合について、第３図及び第
４図（ａ）、（ｂ）を参照しながら以下に詳細に示す。
低レベル（以降”Ｌ”と示す、）から高レベル（以降”
Ｈ”と示す、）に変化する場合について、第３図及び第
４図（ａ）、（ｂ）を参照しながら以下に詳細に示す。
半導体記憶装置が読み出し状態にある時、出力制御回路
の出力ＯＥは°Ｈ″に設定されている。
の出力ＯＥは°Ｈ″に設定されている。
従って５ＡＯＵＴが°Ｌ”から“°Ｈ”へ変化すると、
ナントゲート１１の出力ＰＧとネガティブアンドゲート
１２の出力ＮＧは、はとんど同時に“Ｈ”からＬ゛へ変
化する。この時、出力ドライバのＰチャネル型ＭＯＳト
ランジスタＰ１は、ＰＧの電位が■。。−■ｔｆｉＤ
（但し、Ｖｏ（＋は電源電圧で、ｖｔｈｐはＰチャネル
型ＭＯＳトランジスタＰ１のしきい値電圧）に達する時
間ｔ、でオンし、Ｎチャネル型Ｍ ＯＳ トランジスタ
Ｎ１は、ＮＧの電位がＶｔ、、、（但し、Ｖ ｔｎ。は
Ｎチャネル型ＭＯＳトランジスタＮ１のしきい値電圧）
に達する時間ｔ、でオフする。従って外部出力ＯＵＴは
第４図（ａ）で示す様な波形で°゛Ｌ”から”Ｈ”へ変
化する。
ナントゲート１１の出力ＰＧとネガティブアンドゲート
１２の出力ＮＧは、はとんど同時に“Ｈ”からＬ゛へ変
化する。この時、出力ドライバのＰチャネル型ＭＯＳト
ランジスタＰ１は、ＰＧの電位が■。。−■ｔｆｉＤ
（但し、Ｖｏ（＋は電源電圧で、ｖｔｈｐはＰチャネル
型ＭＯＳトランジスタＰ１のしきい値電圧）に達する時
間ｔ、でオンし、Ｎチャネル型Ｍ ＯＳ トランジスタ
Ｎ１は、ＮＧの電位がＶｔ、、、（但し、Ｖ ｔｎ。は
Ｎチャネル型ＭＯＳトランジスタＮ１のしきい値電圧）
に達する時間ｔ、でオフする。従って外部出力ＯＵＴは
第４図（ａ）で示す様な波形で°゛Ｌ”から”Ｈ”へ変
化する。
次に、メモリセルからのデータにより、５ＡＯＵＴが°
゛Ｈ”からＬ゛°に変化する場合について、第３図、及
び第４図（ｃ）（ｄ）を参照しながら以下に詳細に示す
。
゛Ｈ”からＬ゛°に変化する場合について、第３図、及
び第４図（ｃ）（ｄ）を参照しながら以下に詳細に示す
。
５ＡＯＵＴが°゛Ｈ”からＬ°°へ変化すると、ナント
ゲート１１の出力ＰＧとネガティブアンドゲート１２の
出力ＮＧは、はとんど同時にＬ”から°°Ｈ″へ変化す
る。この時、出力ドライバのＮチャネル型ＭＯＳトラン
ジスタＮ１は、ＮＧの電位がＶｔｈ、、に達する時間ｔ
２でオンし、Ｐチャネル型ＭＯＳｌ−ランジスタＰ１は
、ＰＧの電位がＶｏ。−Ｖ ｔ、、ｐに達する時間ｔ、
でオフする。従って外部出力ＯＵＴは第４図（ｃ）で示
す様な波形で°゛Ｈ゛から“Ｌ”へ変化する。
ゲート１１の出力ＰＧとネガティブアンドゲート１２の
出力ＮＧは、はとんど同時にＬ”から°°Ｈ″へ変化す
る。この時、出力ドライバのＮチャネル型ＭＯＳトラン
ジスタＮ１は、ＮＧの電位がＶｔｈ、、に達する時間ｔ
２でオンし、Ｐチャネル型ＭＯＳｌ−ランジスタＰ１は
、ＰＧの電位がＶｏ。−Ｖ ｔ、、ｐに達する時間ｔ、
でオフする。従って外部出力ＯＵＴは第４図（ｃ）で示
す様な波形で°゛Ｈ゛から“Ｌ”へ変化する。
しかし、以上の様な従来技術においては、出力ドライバ
でＰチャネル型ＭＯＳトランジスタＰ１とＮチャネル型
ＭＯＳｌ−ランジスクＮ１が、共にオンする期間が生じ
てしまう、この為、第４図（ｂ）、（ｄ）に示す様にｔ
、〜ｔ２の期間で、Ｖｏｏ Ｐ Ｉ Ｎ １−Ｖｓ
ｔ （但しＶｓｔは接地電位）の間で貫通電流が流れる
。この電流は出力のビット数が多ければ多い程大電流に
なり、低消費電力の半導体記憶装置の実現の際障害とな
るだけでな（、そのピーク電流が内部回路に影響を及ぼ
し、半導体記憶装置を誤動作させる要因ともなってしま
う。
でＰチャネル型ＭＯＳトランジスタＰ１とＮチャネル型
ＭＯＳｌ−ランジスクＮ１が、共にオンする期間が生じ
てしまう、この為、第４図（ｂ）、（ｄ）に示す様にｔ
、〜ｔ２の期間で、Ｖｏｏ Ｐ Ｉ Ｎ １−Ｖｓ
ｔ （但しＶｓｔは接地電位）の間で貫通電流が流れる
。この電流は出力のビット数が多ければ多い程大電流に
なり、低消費電力の半導体記憶装置の実現の際障害とな
るだけでな（、そのピーク電流が内部回路に影響を及ぼ
し、半導体記憶装置を誤動作させる要因ともなってしま
う。
本発明は以上の問題点を解決するものであり、その目的
とするところは、出力ドライバでの貫通電流を完全に失
（した低消費電力で安定した動作の半導体記憶装置を提
供するところにある。
とするところは、出力ドライバでの貫通電流を完全に失
（した低消費電力で安定した動作の半導体記憶装置を提
供するところにある。
［課題を解決するための手段］
本発明の半導体記憶装置は、センスアンプにて感知され
た選択メモリセルのデータを外部へ出力する出力バッフ
ァ回路と、出力バッファ回路を制御する出力制御回路を
有する半導体記ｌ装置に於いて、 前記センスアンプを含むセンスアンプ回路から出力され
る信号と、前記出力制御回路から出力される信号とを入
力とする第１の論理回路と、前記センスアンプ回路から
出力される信号と、前記出力制御回路から出力される信
号とを入力とする第２の論理回路と、 前記センスアンプ回路から出力される信号と、前記第１
の論理回路からの出力を遅延反転させた信号を入力とす
る第３の論理回路と、 前記センスアンプ回路から出力される信号と、前記第２
の論理回路からの出力を遅延反転させた信号を入力とす
る第４の論理回路と、 前記第３の論理回路から出力される信号と、前記第４の
論理回路から出力される信号とを人力として、外部にデ
ータを出力する出力ドライバを備＾ていることを特徴と
する。
た選択メモリセルのデータを外部へ出力する出力バッフ
ァ回路と、出力バッファ回路を制御する出力制御回路を
有する半導体記ｌ装置に於いて、 前記センスアンプを含むセンスアンプ回路から出力され
る信号と、前記出力制御回路から出力される信号とを入
力とする第１の論理回路と、前記センスアンプ回路から
出力される信号と、前記出力制御回路から出力される信
号とを入力とする第２の論理回路と、 前記センスアンプ回路から出力される信号と、前記第１
の論理回路からの出力を遅延反転させた信号を入力とす
る第３の論理回路と、 前記センスアンプ回路から出力される信号と、前記第２
の論理回路からの出力を遅延反転させた信号を入力とす
る第４の論理回路と、 前記第３の論理回路から出力される信号と、前記第４の
論理回路から出力される信号とを人力として、外部にデ
ータを出力する出力ドライバを備＾ていることを特徴と
する。
〔作 用１
本発明の以上の構成によれば、センスアンプ回路の出力
５ＡＯＵＴが変化しても、出力ドライバでのＰチャネル
型ＭＯＳトランジスタＰ１のオフする時間とＮチャネル
型ＭＯ５Ｉ−ランジスタＮ１のオンする時間、あるいは
、Ｎチャネル型ＭＯＳトランジスタＮ１のオフする時間
とＰチャネル型ＭＯＳｌ−ランジスクのオンする時間の
間に任意の時間差を設定することが可能である。
５ＡＯＵＴが変化しても、出力ドライバでのＰチャネル
型ＭＯＳトランジスタＰ１のオフする時間とＮチャネル
型ＭＯ５Ｉ−ランジスタＮ１のオンする時間、あるいは
、Ｎチャネル型ＭＯＳトランジスタＮ１のオフする時間
とＰチャネル型ＭＯＳｌ−ランジスクのオンする時間の
間に任意の時間差を設定することが可能である。
［実 施 例１
第１図は、本発明の実施例を示す回路図であり、第２図
（ａ）、（ｂ）は第１図の回路の特性図である。
（ａ）、（ｂ）は第１図の回路の特性図である。
第１図の回路では、センスアンプ回路１００の出力５Ａ
ＯＵＴは、ナントゲート５１のゲートと、ネガティブア
ンドゲート５２のゲートと、ナントゲート５３のゲート
と、ネガティブアンドゲート５４のゲートに接続され、
出力制御回路２００の出力ＯＥは、ナントゲート５１の
ゲートには直接接続され、ネガティブアンドゲート５２
のゲートにはインバータ５０を介して接続され、前記ナ
ントゲート５１の出力は遅延回路３００に接続され、前
記ネガティブアンドゲート５２の出力は遅延回路３０１
に接続される。更に、前記遅延回路３００の出力は前記
ナントゲート５３のゲートに接続され、前記遅延回路３
０１の出力は前記ネガティブアンドゲート５４のゲート
に接続され、ナントゲート５３の出力ＰＧは出力ドライ
バのＰチャネル型ＭＯ５Ｉ−ランジスタＰ１のゲートに
、ネガティブアンドゲート５４の出力ＮＧは出力ドライ
バのＮチャネル型ＭＯＳｌ−ランジスクＮ１のゲートに
それぞれ接続されている。上記の回路動作を第２図（ａ
）、（ｂ）を参昭しながら以下に詳細に述べる。
ＯＵＴは、ナントゲート５１のゲートと、ネガティブア
ンドゲート５２のゲートと、ナントゲート５３のゲート
と、ネガティブアンドゲート５４のゲートに接続され、
出力制御回路２００の出力ＯＥは、ナントゲート５１の
ゲートには直接接続され、ネガティブアンドゲート５２
のゲートにはインバータ５０を介して接続され、前記ナ
ントゲート５１の出力は遅延回路３００に接続され、前
記ネガティブアンドゲート５２の出力は遅延回路３０１
に接続される。更に、前記遅延回路３００の出力は前記
ナントゲート５３のゲートに接続され、前記遅延回路３
０１の出力は前記ネガティブアンドゲート５４のゲート
に接続され、ナントゲート５３の出力ＰＧは出力ドライ
バのＰチャネル型ＭＯ５Ｉ−ランジスタＰ１のゲートに
、ネガティブアンドゲート５４の出力ＮＧは出力ドライ
バのＮチャネル型ＭＯＳｌ−ランジスクＮ１のゲートに
それぞれ接続されている。上記の回路動作を第２図（ａ
）、（ｂ）を参昭しながら以下に詳細に述べる。
半導体記憶装置が読み出し状態にある時、出力制御回路
の出力ＯＥは°Ｈ゛に設定されている。
の出力ＯＥは°Ｈ゛に設定されている。
従って５ＡＯＵＴが°゛Ｌ°゛から゛°Ｈパへ変化する
と、ネガティブアンドゲート５４の出力ＮＧは直ちに’
Ｈ”から°゛Ｌ゛°へ変化し、出力ドライバのＮチャネ
ル型ＭＯＳトランジスタＮ１は、ＮＧの電位が■ｔｈ、
、（但し、Ｖ ｔｈｎはＮチャネル型ＭＯＳトランジス
タＮ１のしきい値電圧）に達する時間ｔ２でオフする。
と、ネガティブアンドゲート５４の出力ＮＧは直ちに’
Ｈ”から°゛Ｌ゛°へ変化し、出力ドライバのＮチャネ
ル型ＭＯＳトランジスタＮ１は、ＮＧの電位が■ｔｈ、
、（但し、Ｖ ｔｈｎはＮチャネル型ＭＯＳトランジス
タＮ１のしきい値電圧）に達する時間ｔ２でオフする。
また、ナントゲート５３の出力ＰＧは、遅延回路３００
の出力が°゛Ｌ゛から” Ｈ”へ変化した後、直ちに“
°Ｈ°゛から°゛Ｌ”へ変化し、出力ドライバのＰチャ
ネル型ＭＯＳトランジスタＰｌは、ＰＧの電位がＶ、、
、−Ｖｔｈｐ（但し、Ｖ ｏｏは電ｔＡ電圧で、Ｖ ｔ
１１９はＰチャネル型ＭＯＳトランジスタＰｌのしきい
値電圧）に達する時間１＋でオンする。
の出力が°゛Ｌ゛から” Ｈ”へ変化した後、直ちに“
°Ｈ°゛から°゛Ｌ”へ変化し、出力ドライバのＰチャ
ネル型ＭＯＳトランジスタＰｌは、ＰＧの電位がＶ、、
、−Ｖｔｈｐ（但し、Ｖ ｏｏは電ｔＡ電圧で、Ｖ ｔ
１１９はＰチャネル型ＭＯＳトランジスタＰｌのしきい
値電圧）に達する時間１＋でオンする。
この時、Ｎチャネル型ＭＯＳトランジスタＮ１がオフす
る時間ｔ２とＰチャネル型ＭＯ５）−ランジスクＰ１が
オンする時間ｔ１には、遅延回路３００の効果で△ｔ１
だけの時間差が確保でき、Ｎ１とＰｌが共にオンする期
間は存在しない、従ってＶｌ）Ｄ−Ｐ １−Ｎ ｌ−Ｖ
、、 （但しＶ。は接地電圧）の径路での貫通電流は完
全に失くすことかできる。
る時間ｔ２とＰチャネル型ＭＯ５）−ランジスクＰ１が
オンする時間ｔ１には、遅延回路３００の効果で△ｔ１
だけの時間差が確保でき、Ｎ１とＰｌが共にオンする期
間は存在しない、従ってＶｌ）Ｄ−Ｐ １−Ｎ ｌ−Ｖ
、、 （但しＶ。は接地電圧）の径路での貫通電流は完
全に失くすことかできる。
次に、５ＡＯＵＴが°’ Ｈ”から°°Ｌ゛へ変化する
と、ナントゲート５３の出力ＰＧは直ちに”Ｌ”から°
Ｈ°゛へ変化し、出力ドライバのＰチャネル型ＭＯＳト
ランジスタＰ１は、ＰＧの電位がＶ ｏｏ Ｖ ｔｒ
Ｈに達する時間ｔ１でオフする。また、ネガティブアン
ドゲート５４の出力ＮＧは、遅延回路３０１の出力が°
Ｈ′°から°Ｌ゛°へ変化した後、直ちに°°Ｌ°°か
らＨ゛°へ変化し、出力ドライバのＮチャネル型ＭＯＳ
トランジスタＮ１は、ＮＧの電位がＶ ｔｈｎに達する
時間ｔ２でオンする。
と、ナントゲート５３の出力ＰＧは直ちに”Ｌ”から°
Ｈ°゛へ変化し、出力ドライバのＰチャネル型ＭＯＳト
ランジスタＰ１は、ＰＧの電位がＶ ｏｏ Ｖ ｔｒ
Ｈに達する時間ｔ１でオフする。また、ネガティブアン
ドゲート５４の出力ＮＧは、遅延回路３０１の出力が°
Ｈ′°から°Ｌ゛°へ変化した後、直ちに°°Ｌ°°か
らＨ゛°へ変化し、出力ドライバのＮチャネル型ＭＯＳ
トランジスタＮ１は、ＮＧの電位がＶ ｔｈｎに達する
時間ｔ２でオンする。
この時も、Ｐチャネル型ＭＯＳトランジスタＰ１がオフ
する時間ｔｌとＮチュネル型Ｍ ＯＳ トランジスタＮ
１がオンする時間ｔ２には、遅延回路３０１の効果で・
△ｔ２だけの時間差が確保でき、ＰｌとＮｌが共にオン
する期間は存在しない。従ってｖｏ。−ＰＩ−Ｎｌ−Ｖ
ｓｓの径路での貫通電流は完全に失くすことかできる。
する時間ｔｌとＮチュネル型Ｍ ＯＳ トランジスタＮ
１がオンする時間ｔ２には、遅延回路３０１の効果で・
△ｔ２だけの時間差が確保でき、ＰｌとＮｌが共にオン
する期間は存在しない。従ってｖｏ。−ＰＩ−Ｎｌ−Ｖ
ｓｓの径路での貫通電流は完全に失くすことかできる。
この様に本発明では出力ドライバでの貫通電流を完全に
失くすことかでき、低消費電力の半導体記憶装置の実現
が可能となる。更に、これらのピーク電流等による内部
回路の誤動作も完全に失くすことか可能であり、安定し
た動作の半導体記憶装置を提供することが可能である。
失くすことかでき、低消費電力の半導体記憶装置の実現
が可能となる。更に、これらのピーク電流等による内部
回路の誤動作も完全に失くすことか可能であり、安定し
た動作の半導体記憶装置を提供することが可能である。
また、今までは、第１図の様にナントゲートとネガティ
ブアンドゲートの構成について述べてきたが、これらの
素子がインパーク等で組み合わされた構成をとったとし
ても同様の効果を得られることは言うまでもない。
ブアンドゲートの構成について述べてきたが、これらの
素子がインパーク等で組み合わされた構成をとったとし
ても同様の効果を得られることは言うまでもない。
また、本発明は出力ドライバの構成が第１図以外の構成
であっても（例えば、共にＮチャネル型ＭＯ３Ｉ−ラン
ジスクで構成）、広く応用することが可能であることは
言うまでもない。
であっても（例えば、共にＮチャネル型ＭＯ３Ｉ−ラン
ジスクで構成）、広く応用することが可能であることは
言うまでもない。
更に遅延回路の構成について第１図ではインバータ回路
で構成しているが、これに限定されるわけではなく、ト
ランジスタ、キャパシタ等を組み合わせて幅広く応用す
ることができるのは明らかである。
で構成しているが、これに限定されるわけではなく、ト
ランジスタ、キャパシタ等を組み合わせて幅広く応用す
ることができるのは明らかである。
［発明の効果］
以上述べた様に１本発明によれば、出力ドライバのＰチ
ャネル型ＭＯＳトランジスタとＮチャネル型ＭＯ３Ｉ−
ランジスタのオン−オフの時間に任意の時間差を設定す
ることが可能である。このことにより、出力ドライバで
の貫通電流を完全に失（すことができ、低消費電力の半
導体記憶装置を提供することができる。また、貫通電流
のピーク電流等による内部回路の誤動作を失くすことが
でき、安定した動作の半導体記憶装置を提供することが
できる。
ャネル型ＭＯＳトランジスタとＮチャネル型ＭＯ３Ｉ−
ランジスタのオン−オフの時間に任意の時間差を設定す
ることが可能である。このことにより、出力ドライバで
の貫通電流を完全に失（すことができ、低消費電力の半
導体記憶装置を提供することができる。また、貫通電流
のピーク電流等による内部回路の誤動作を失くすことが
でき、安定した動作の半導体記憶装置を提供することが
できる。
第１図は本発明にかかる半導体記憶装置の実施例を示す
図、第２図（ａ）、（ｂ）は第１図の回路の特性図、第
３図は従来技術を示す図、第４図（ａ）、（ｂ）、（ｃ
）、（ｄ）は第３図の従来技術の特性を示す特性図であ
る。 １００・・・・・センスアンプ回路 ２００・・・・・出力側ｉ卸回路 ３００．３０１・遅延回路 ５ＡＯＵＴ・・・センスアンプ回路出力ＯＥ・・・・・
・出力制御回路出力 ＰＧ、ＮＧ・・・出力ドライバ入力信号０ＬＩＴ・・・
・・外部出力 ５０・・・・・・インバータ回路 ５１．５３・・・ナントゲート ５２．５４・・・ネガティブアンドゲートＰＩ・・・・
・・Ｐチャネル型ＭＯＳトランジスタ Ｎ１・・ ・・・Ｎチャネル型ＭＯ３Ｉ−ランジスタ 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）第１図 ＴＩＭＥ 第２図（ａ） ＴＩＭＥ 第２図（ｂ） 第３図 ＴＩＭＥ 第４図（ａ） ＴＩＭＥ 第４図（ｂ） ＴＩＭＥ 第４図（Ｃ） Ｉ ＭＥ 第４図（ｄ）
図、第２図（ａ）、（ｂ）は第１図の回路の特性図、第
３図は従来技術を示す図、第４図（ａ）、（ｂ）、（ｃ
）、（ｄ）は第３図の従来技術の特性を示す特性図であ
る。 １００・・・・・センスアンプ回路 ２００・・・・・出力側ｉ卸回路 ３００．３０１・遅延回路 ５ＡＯＵＴ・・・センスアンプ回路出力ＯＥ・・・・・
・出力制御回路出力 ＰＧ、ＮＧ・・・出力ドライバ入力信号０ＬＩＴ・・・
・・外部出力 ５０・・・・・・インバータ回路 ５１．５３・・・ナントゲート ５２．５４・・・ネガティブアンドゲートＰＩ・・・・
・・Ｐチャネル型ＭＯＳトランジスタ Ｎ１・・ ・・・Ｎチャネル型ＭＯ３Ｉ−ランジスタ 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）第１図 ＴＩＭＥ 第２図（ａ） ＴＩＭＥ 第２図（ｂ） 第３図 ＴＩＭＥ 第４図（ａ） ＴＩＭＥ 第４図（ｂ） ＴＩＭＥ 第４図（Ｃ） Ｉ ＭＥ 第４図（ｄ）
Claims (1)
- 【特許請求の範囲】 センスアンプにて感知された選択メモリセルのデータを
外部へ出力する出力バッファ回路と、出力バッファ回路
を制御する出力制御回路を有する半導体記憶装置に於い
て、 前記センスアンプを含むセンスアンプ回路から出力され
る信号と、前記出力制御回路から出力される信号とを入
力とする第１の論理回路と、前記センスアンプ回路から
出力される信号と、前記出力制御回路から出力される信
号とを入力とする第２の論理回路と、 前記センスアンプ回路から出力される信号と、前記第１
の論理回路からの出力を遅延反転させた信号を入力とす
る第３の論理回路と、 前記センスアンプ回路から出力される信号と、前記第２
の論理回路からの出力を遅延反転させた信号を入力とす
る第４の論理回路と、 前記第３の論理回路から出力される信号と、前記第４の
論理回路から出力される信号とを入力として、外部にデ
ータを出力する出力ドライバを備えたことを特徴とする
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1129410A JPH02308497A (ja) | 1989-05-23 | 1989-05-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1129410A JPH02308497A (ja) | 1989-05-23 | 1989-05-23 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02308497A true JPH02308497A (ja) | 1990-12-21 |
Family
ID=15008852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1129410A Pending JPH02308497A (ja) | 1989-05-23 | 1989-05-23 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02308497A (ja) |
-
1989
- 1989-05-23 JP JP1129410A patent/JPH02308497A/ja active Pending
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