JPH02308542A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH02308542A JPH02308542A JP1129794A JP12979489A JPH02308542A JP H02308542 A JPH02308542 A JP H02308542A JP 1129794 A JP1129794 A JP 1129794A JP 12979489 A JP12979489 A JP 12979489A JP H02308542 A JPH02308542 A JP H02308542A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ｌ要〕
微細ＭＯ８ＦＥＴやバイポーラトランジスタ等の半導体
装置及びその製造方法に関し、寄生抵抗を低減して素子
の高速化を図ると共に、浅い接合においてもリークを防
止できることを目的とし、 単結晶シリコン基板に設けられた開口部の両脇の単結晶
シリコン基板上に単結晶シリコン膜を設け、開口部以外
の酸化膜上に、ソース及びドレインまたはベースの各引
出し電極として単結晶シリコン膜に連続して多結晶シリ
コン膜または単結晶シリコン膜を設け、単結晶シリコン
膜の下りの単結晶シリコン基板にソース拡散層、ドレイ
ン拡散層を設けた構成とする。
装置及びその製造方法に関し、寄生抵抗を低減して素子
の高速化を図ると共に、浅い接合においてもリークを防
止できることを目的とし、 単結晶シリコン基板に設けられた開口部の両脇の単結晶
シリコン基板上に単結晶シリコン膜を設け、開口部以外
の酸化膜上に、ソース及びドレインまたはベースの各引
出し電極として単結晶シリコン膜に連続して多結晶シリ
コン膜または単結晶シリコン膜を設け、単結晶シリコン
膜の下りの単結晶シリコン基板にソース拡散層、ドレイ
ン拡散層を設けた構成とする。
本発明は、微１１１ＭＯ８ＦＥＴ等の半導体装置及びそ
の製造方法に関する。
の製造方法に関する。
近年、メモリは人容ω化の傾向にあり、これに伴ってそ
れを構成するＭＯＳ ＦＥＴは微細化されている。こ
の場合、ＭＯＳ ＦＥＴを微細化するには横方向だけ
でなく縦方向の微細化も必要であり、ソース、ドレイン
の各拡散層を浅く形成することはショートチャネル効果
を抑制するために重要である。このため、後述する如く
、ＬＯＣＯ３（Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｒ
５ｉｌｉｃｏｎ）１稈後に全面に多結晶シリコン膜を
形成し、その中にヒ素やリン等の不純物を注入し、ゲー
ト酸化膜を形成して基板中にソース、ドレインの各拡散
層を浅く形成する方法が提案されている。
れを構成するＭＯＳ ＦＥＴは微細化されている。こ
の場合、ＭＯＳ ＦＥＴを微細化するには横方向だけ
でなく縦方向の微細化も必要であり、ソース、ドレイン
の各拡散層を浅く形成することはショートチャネル効果
を抑制するために重要である。このため、後述する如く
、ＬＯＣＯ３（Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｒ
５ｉｌｉｃｏｎ）１稈後に全面に多結晶シリコン膜を
形成し、その中にヒ素やリン等の不純物を注入し、ゲー
ト酸化膜を形成して基板中にソース、ドレインの各拡散
層を浅く形成する方法が提案されている。
また、バイポーラトランジスタも、論理素子等の高速化
のため、微細化が進んでおり、ベース引き出し電極（単
結晶シリコン）に対しエミッタ電極をセルファラインで
形成する方法が提案されている。
のため、微細化が進んでおり、ベース引き出し電極（単
結晶シリコン）に対しエミッタ電極をセルファラインで
形成する方法が提案されている。
第３図は従来の・−例の製造工程図を示す。同図（Ａ）
において、単結晶シリコン基板１にｔ−ＯＣＯ８法によ
ってフィールド酸化１２を形成し、次に、同図＜８）に
示すように全面に多結晶シリコン＃３を形成し、ここに
例えばリン等の不純物（Ｎ型ＭＯ８ＦＥＴであればリン
やヒ素）をイオン注入する。次に、同図（Ｃ）に示す如
く、ゲート領域をエツチングして引出し電極４．５を形
成し、全面に酸化シリコンのゲート酸化膜Ｉ ６を形成
し、ソース拡散層７．ドレイン拡散層８を形成する。続
いて、同図（Ｄ）に示す如く、多結晶シリコンのゲート
電極９を形成する。
において、単結晶シリコン基板１にｔ−ＯＣＯ８法によ
ってフィールド酸化１２を形成し、次に、同図＜８）に
示すように全面に多結晶シリコン＃３を形成し、ここに
例えばリン等の不純物（Ｎ型ＭＯ８ＦＥＴであればリン
やヒ素）をイオン注入する。次に、同図（Ｃ）に示す如
く、ゲート領域をエツチングして引出し電極４．５を形
成し、全面に酸化シリコンのゲート酸化膜Ｉ ６を形成
し、ソース拡散層７．ドレイン拡散層８を形成する。続
いて、同図（Ｄ）に示す如く、多結晶シリコンのゲート
電極９を形成する。
従来の方法によると、第３図（Ｂ）において、例えば石
英管内で多結晶シリコン膜３をシリコン基板１上に堆積
する場合、前処理によって酸化膜を除去しても、石英管
に対して出入れを行なう時に生結晶シリコン基板１と多
結晶シリコン膜３との界面に自然酸化膜が形成されてし
まい、又、同図（Ｃ）において、多結晶シリコン基板１
上の不純物を単結晶シリコン基板１に拡散させてソース
拡散ｗ１７．ドレイン拡散層８を形成する場合、不純物
が界面に偏析してしまう。これらのために界面が不連続
界面となり、引出し電極４．５と基板１とのフンタクト
抵抗が増大し、素子の高速化を妨げる問題点があった。
英管内で多結晶シリコン膜３をシリコン基板１上に堆積
する場合、前処理によって酸化膜を除去しても、石英管
に対して出入れを行なう時に生結晶シリコン基板１と多
結晶シリコン膜３との界面に自然酸化膜が形成されてし
まい、又、同図（Ｃ）において、多結晶シリコン基板１
上の不純物を単結晶シリコン基板１に拡散させてソース
拡散ｗ１７．ドレイン拡散層８を形成する場合、不純物
が界面に偏析してしまう。これらのために界面が不連続
界面となり、引出し電極４．５と基板１とのフンタクト
抵抗が増大し、素子の高速化を妨げる問題点があった。
第４図は従来例による不純物が界面に偏析している様子
を示す深さ方向対不純物濃度の図である。
を示す深さ方向対不純物濃度の図である。
この場合、４０ｋｅＶ、４Ｘ１０Ｉ５ａｍ’ 、９００
℃２０分の７二−ルの各条件でリンを不純物として用い
た場合であるが、単結晶シリコン基板１と多結晶シリコ
ン１ｌ１３との界面で不純物濃度が高くなっているのが
わかる。
℃２０分の７二−ルの各条件でリンを不純物として用い
た場合であるが、単結晶シリコン基板１と多結晶シリコ
ン１ｌ１３との界面で不純物濃度が高くなっているのが
わかる。
更に、浅い接合のものでは空乏層が多結晶シリコンの引
出し＠極４．５と基板１との界面に近づく（又は界面に
かかる）ことがあり、従来のように界面が不連続界面と
なっているとソース拡散層７、ドレイン拡散Ｗ！ｊ８の
０層と基板１のｐＷＡとの間においてリークを生じてし
まう問題点があった。
出し＠極４．５と基板１との界面に近づく（又は界面に
かかる）ことがあり、従来のように界面が不連続界面と
なっているとソース拡散層７、ドレイン拡散Ｗ！ｊ８の
０層と基板１のｐＷＡとの間においてリークを生じてし
まう問題点があった。
本発明は、寄生抵抗を低減して素子の高速化を図ると共
に、浅い接合においてもリークを防止できる半導体装置
及びその製造方法を捉供することを目的とする。
に、浅い接合においてもリークを防止できる半導体装置
及びその製造方法を捉供することを目的とする。
第１図は本発明の原理図を示す。上記問題点は１、単結
晶シリコン基板１上に酸化ｍ２を成長させ、トランジス
タ領域のみエツチングして単結晶シリコン基板１を露出
させて開口部１ａを形成する工程と、少なくとも間口部
１ａに接する部分が単結晶シリコンから成るソース及び
ドレインまたはベースの各引出し電極１１．１２を形成
し、全面に不純物を注入する工程と、単結晶シリコンｉ
ｉ。
晶シリコン基板１上に酸化ｍ２を成長させ、トランジス
タ領域のみエツチングして単結晶シリコン基板１を露出
させて開口部１ａを形成する工程と、少なくとも間口部
１ａに接する部分が単結晶シリコンから成るソース及び
ドレインまたはベースの各引出し電極１１．１２を形成
し、全面に不純物を注入する工程と、単結晶シリコンｉ
ｉ。
においてゲートまたはエミッタ領域のみエツチングして
引出し電１１０ａ、１０ｂを形成する工程と、全面にゲ
ート酸化１！１１３を形成し、単結晶シリコンの引出し
電極１０ａ、１０ｂの下方の単結晶シリコン基板１にソ
ース拡散１１１４及びドレイン拡散１１１５を形成する
工程と、ゲート領域にゲート電極９を形成する゛［程と
を含むことを特徴とする半導体装置の製造方法によって
解決される。
引出し電１１０ａ、１０ｂを形成する工程と、全面にゲ
ート酸化１！１１３を形成し、単結晶シリコンの引出し
電極１０ａ、１０ｂの下方の単結晶シリコン基板１にソ
ース拡散１１１４及びドレイン拡散１１１５を形成する
工程と、ゲート領域にゲート電極９を形成する゛［程と
を含むことを特徴とする半導体装置の製造方法によって
解決される。
本発明では、少なくとも単結晶シリコン基板１上に接す
る部分が単結晶シリコンである引出し電極ＩＱａ、１０
ｂが形成され、その下方にソース拡散＠１４．ドレイン
拡散ｆｆ１１５が形成されている。これにより、不純物
が界面に偏析することはなく、不連続界面ができること
はなく、引出し電極１０ａ、１０ｂと雄板１とのコンタ
クト抵抗を低減できる。又、引出し電極１Ｑａ、１０ｂ
は単結晶シリコンであるので、一般に単結晶シリコンの
方が多結晶シリコンよりも抵抗が小さく、これにより、
引出し電極を低抵抗にできる。これらより、従来例より
も寄生抵抗を大幅に低減でき、素子の高速化を図ること
ができる。
る部分が単結晶シリコンである引出し電極ＩＱａ、１０
ｂが形成され、その下方にソース拡散＠１４．ドレイン
拡散ｆｆ１１５が形成されている。これにより、不純物
が界面に偏析することはなく、不連続界面ができること
はなく、引出し電極１０ａ、１０ｂと雄板１とのコンタ
クト抵抗を低減できる。又、引出し電極１Ｑａ、１０ｂ
は単結晶シリコンであるので、一般に単結晶シリコンの
方が多結晶シリコンよりも抵抗が小さく、これにより、
引出し電極を低抵抗にできる。これらより、従来例より
も寄生抵抗を大幅に低減でき、素子の高速化を図ること
ができる。
又、不連続界面がないので、浅い接合の場合でもソース
拡散層１４．ドレイン拡散１１１５のｎ１ｌｌと基板１
のＯＨとの間においてリークを生じることはない。更に
、単結晶シリコンにはグレインがなく、不純物が偏析さ
れることがないので、ソース拡散層１４．ドレイン拡散
Ｍ１５の各深さ方向制御性が良好である。
拡散層１４．ドレイン拡散１１１５のｎ１ｌｌと基板１
のＯＨとの間においてリークを生じることはない。更に
、単結晶シリコンにはグレインがなく、不純物が偏析さ
れることがないので、ソース拡散層１４．ドレイン拡散
Ｍ１５の各深さ方向制御性が良好である。
〔実施例〉
第２図は本発明の一実施例の’ＩＪ造Ｔ程図を示す。
同図（Ａ）において、従来例と同様に、単結晶シリコン
基板１にＬＯＣＯ８法によって基板間口部 □１
ａ及びフィールド酸化膜２を形成し、次に、エピ−ポリ
同時成長を行う。エビ−ポリ同時成長の際のプロセス条
件としては、ジシラン（Ｓｔ ｚＨｅ）及び水素（Ｈ２
）の雰囲気で、成長温度８３０℃、Ｊ）力８０００Ｐａ
とする。これにより、同図（Ｂ）に示す如く、フィール
ド酸化膜２がない単結晶シリコン基板１上には単結晶シ
リコンＷＡ１０が形成され、フィールド酸化膜２上には
多結晶シリコン躾（引出し電極＞１１．１２が形成され
る。
基板１にＬＯＣＯ８法によって基板間口部 □１
ａ及びフィールド酸化膜２を形成し、次に、エピ−ポリ
同時成長を行う。エビ−ポリ同時成長の際のプロセス条
件としては、ジシラン（Ｓｔ ｚＨｅ）及び水素（Ｈ２
）の雰囲気で、成長温度８３０℃、Ｊ）力８０００Ｐａ
とする。これにより、同図（Ｂ）に示す如く、フィール
ド酸化膜２がない単結晶シリコン基板１上には単結晶シ
リコンＷＡ１０が形成され、フィールド酸化膜２上には
多結晶シリコン躾（引出し電極＞１１．１２が形成され
る。
次に、リンを４０ｋｅＶ、４ｘ１０”ａｘ′２の条件で
イオン注入ダるが、この場合、単結晶シリコン−ａｔＯ
の方が多結晶シリコン１１１１１．１２よりも抵抗が小
さくなる。
イオン注入ダるが、この場合、単結晶シリコン−ａｔＯ
の方が多結晶シリコン１１１１１．１２よりも抵抗が小
さくなる。
次に、同図（Ｃ）に示す如く、ゲート領域をエツチング
して単結晶シリコンの引出し電極１０ａ、１０ｂを形成
し、全面に例えば２（１０人の厚さで酸化シリコンのゲ
ート酸化膜１３を形成し、ソース拡散層１４．ドレイン
拡散層１５を形成する。この場合、単結晶シリコン基板
１上には従来のように多結晶シリコン族でなく、基板１
と同じ単結晶シリコンの引出し電極１０ａ、１０ｂが形
成されているので、従来のように不純物が界面に偏析（
第４図参照）することはなく、又、石英管に対する搬出
入の際に界面に自然酸化膜が形成されることもなく、こ
れらのことから界面が不連続界面になることはなく、引
出し電極１０ａ、１０ｂと基板１とのコンタクト抵抗を
低減できる。このように、引出し電極１０ａ、１０ｂと
基板１とのコンタクト抵抗を低減でき、かつ、前述のよ
うに引出し′Ｒ＆を低抵抗化できるので、従来例よりも
奇生抵抗を大幅に低減でき、素子の高速化を図ることが
できる。
して単結晶シリコンの引出し電極１０ａ、１０ｂを形成
し、全面に例えば２（１０人の厚さで酸化シリコンのゲ
ート酸化膜１３を形成し、ソース拡散層１４．ドレイン
拡散層１５を形成する。この場合、単結晶シリコン基板
１上には従来のように多結晶シリコン族でなく、基板１
と同じ単結晶シリコンの引出し電極１０ａ、１０ｂが形
成されているので、従来のように不純物が界面に偏析（
第４図参照）することはなく、又、石英管に対する搬出
入の際に界面に自然酸化膜が形成されることもなく、こ
れらのことから界面が不連続界面になることはなく、引
出し電極１０ａ、１０ｂと基板１とのコンタクト抵抗を
低減できる。このように、引出し電極１０ａ、１０ｂと
基板１とのコンタクト抵抗を低減でき、かつ、前述のよ
うに引出し′Ｒ＆を低抵抗化できるので、従来例よりも
奇生抵抗を大幅に低減でき、素子の高速化を図ることが
できる。
又、不連続界面がないので、浅い結合で空乏層が界面に
近づいた（又は界面にかかった）場合でも、ソース拡散
層１４．ドレイン拡散層１５のｎ層と基板１の０層との
間においてリークを生じることはない。
近づいた（又は界面にかかった）場合でも、ソース拡散
層１４．ドレイン拡散層１５のｎ層と基板１の０層との
間においてリークを生じることはない。
更に、一般に、多結晶シリコンではグレインがあってそ
れらの境界面にリン等の不純物が偏析し易く、このため
に、ソース、ドレインの各拡散層を形成する時にその深
さ方向制御性が悪くなる。
れらの境界面にリン等の不純物が偏析し易く、このため
に、ソース、ドレインの各拡散層を形成する時にその深
さ方向制御性が悪くなる。
然るに、本発明では単結晶シリコンの引出し電極１０ａ
、１０ｂを用いており、単結晶シリコンにはグレインが
なく、不純物が偏析されることがないので、ソース拡散
層１４．ドレイン拡散層１５の各深さ方向ｆ、ＩＪ膜ｊ
性が良好である。
、１０ｂを用いており、単結晶シリコンにはグレインが
なく、不純物が偏析されることがないので、ソース拡散
層１４．ドレイン拡散層１５の各深さ方向ｆ、ＩＪ膜ｊ
性が良好である。
再び、製造工程に戻り、最後に、第２図（Ｄ）に示す如
く、多結晶シリコンのゲート電極９を形成する。
く、多結晶シリコンのゲート電極９を形成する。
ここでは引き出し電極の形成をエビ−ポリ同時成長によ
り行っているが、他に、ラテラルエビ成長や、選択エビ
成長＋ポリシリコン成長でもかまわない。
り行っているが、他に、ラテラルエビ成長や、選択エビ
成長＋ポリシリコン成長でもかまわない。
以上説明した如く、本発明によれば、引出し電極と基板
とのコンタクト抵抗を低減でき、かつ、引出し電極を低
抵抗にできるので、従来例に比して寄生抵抗を大幅に低
減でき、素子の高速化を図ることができる。又、不連続
界面がないので、浅い接合においてもｎｌｉとｐｍとの
間においてリークを生じることはない。更に、単結晶シ
リコンには多結晶シリコンのように不純物が偏析される
ことがないので、ソース拡散層、ドレイン拡散層の各深
さ方向ｆｉＩＪＥ性が良好である。
とのコンタクト抵抗を低減でき、かつ、引出し電極を低
抵抗にできるので、従来例に比して寄生抵抗を大幅に低
減でき、素子の高速化を図ることができる。又、不連続
界面がないので、浅い接合においてもｎｌｉとｐｍとの
間においてリークを生じることはない。更に、単結晶シ
リコンには多結晶シリコンのように不純物が偏析される
ことがないので、ソース拡散層、ドレイン拡散層の各深
さ方向ｆｉＩＪＥ性が良好である。
第１図は本発明の原理図、
第２図は本発明の一実施例の製造工程図、第３図は従来
の一例の製造工程図、 第４図は従来例による深さ方向対不純物濃度の図である
。 図において、 １は単結晶シリコン基板、 １ａは開口部、 ２はフィールド酸化膜、 ９はゲート電極、 １０は単結晶シリコン族、 １０ａ、１０ｂは単結晶シリコンの引出し電極、１１．
１２は多結晶シリコンの引出し電極、１３はゲート酸化
膜、 １４はソース拡散層、 １５はドレイン拡散層 を示す。 特許出願人 富 士 通 株式会社 不発」月の屑理因 ｉ１図 本缶明の一欠尭脅づの製慕工第１目 １〜 ネ芝来く一倒の梨膨工程国 第３図
の一例の製造工程図、 第４図は従来例による深さ方向対不純物濃度の図である
。 図において、 １は単結晶シリコン基板、 １ａは開口部、 ２はフィールド酸化膜、 ９はゲート電極、 １０は単結晶シリコン族、 １０ａ、１０ｂは単結晶シリコンの引出し電極、１１．
１２は多結晶シリコンの引出し電極、１３はゲート酸化
膜、 １４はソース拡散層、 １５はドレイン拡散層 を示す。 特許出願人 富 士 通 株式会社 不発」月の屑理因 ｉ１図 本缶明の一欠尭脅づの製慕工第１目 １〜 ネ芝来く一倒の梨膨工程国 第３図
Claims (2)
- （１）単結晶シリコン基板（１）に設けられた開口部（
１ａ）の両脇の該単結晶シリコン基板（１）上に単結晶
シリコン膜（１０ａ、１０ｂ）が設けられ、 上記開口部（１ａ）以外の酸化膜（２）上に、ＭＯＳ
ＦＥＴのソース及びドレインあるいは、バイポーラトラ
ンジスタのベースの各引出し電極として上記単結晶シリ
コン膜（１０ａ、 １０ｂ）に連続して多結晶シリコン膜または単結晶シリ
コン膜（１１、１２）が設けられ、上記単結晶シリコン
膜（１０ａ、１０ｂ）の下方の単結晶シリコン基板（１
）にソース拡散層（１４）、ドレイン拡散層（１５）あ
るいは外部ベース拡散層が設けられてなることを特徴と
する半導体装置。 - （２）単結晶シリコン基板（１）に設けられた開口部（
１ａ）の両脇の該単結晶シリコン基板（１）上に単結晶
シリコン膜（１０ａ、１０ｂ）が設けられ、上記開口部
（１ａ）以外の酸化膜（２）上に、ソース及びドレイン
あるいは、ベースの各引出し電極として上記単結晶シリ
コン膜（１０ａ、１０ｂ）に連続して多結晶シリコン膜
または単結晶シリコン膜（１１、１２）が設けられ、上
記単結晶シリコン膜（１０ａ、１０ｂ）の下方の単結晶
シリコン基板（１）にソース拡散層（１４）、ドレイン
拡散層（１５）またはベース拡散層が設けられてなる半
導体装置を製造するに際し、 単結晶シリコン基板（１）上に酸化膜（２）を成長させ
、トランジスタ領域のみエッチングして単結晶シリコン
基板（１）を露出させて開口部（１ａ）を形成する工程
と、 少なくとも該開口部（１ａ）に接する部分が単結晶シリ
コンから成るソース及びドレインあるいはベースの各引
出し電極（１１、１２）を形成し、全面に不純物を注入
する工程と、 該単結晶シリコン膜（１０）においてゲートまたはエミ
ッタ領域のみエッチングして上記引出し電極（１１、１
２）に連続して単結晶シリコンの引出し電極（１０ａ、
１０ｂ）を形成する工程と、 全面に酸化膜（１３）を形成し、該単結晶シリコンの引
出し電極（１０ａ、１０ｂ）の下方の単結晶シリコン基
板（１）にソース拡散層（１４）及びドレイン拡散層（
１５）または外部ベース拡散層を形成する工程と、 上記ゲート領域にゲート電極またはバイポーラではエミ
ッタ電極（９）を形成する工程とを含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1129794A JPH02308542A (ja) | 1989-05-23 | 1989-05-23 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1129794A JPH02308542A (ja) | 1989-05-23 | 1989-05-23 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02308542A true JPH02308542A (ja) | 1990-12-21 |
Family
ID=15018396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1129794A Pending JPH02308542A (ja) | 1989-05-23 | 1989-05-23 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02308542A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100279794B1 (ko) * | 1997-08-07 | 2001-02-01 | 정선종 | 반도체장치 제조방법 |
-
1989
- 1989-05-23 JP JP1129794A patent/JPH02308542A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100279794B1 (ko) * | 1997-08-07 | 2001-02-01 | 정선종 | 반도체장치 제조방법 |
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