JPH0226061A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPH0226061A JPH0226061A JP63175979A JP17597988A JPH0226061A JP H0226061 A JPH0226061 A JP H0226061A JP 63175979 A JP63175979 A JP 63175979A JP 17597988 A JP17597988 A JP 17597988A JP H0226061 A JPH0226061 A JP H0226061A
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- region
- electrode
- collector
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、同一半導体基板内にバイポーラトランジスタ
とＭＯＳ）ランジスタを形成する半導体集積回路の製造
方法に関するものである。
とＭＯＳ）ランジスタを形成する半導体集積回路の製造
方法に関するものである。
従来の技術
バイポーラトランジスタとＣＭＯＳ（相補形ＭＯ３）ト
ランジスタを同一半導体基板内に集積化するＢｌ−ＣＭ
Ｏ８技術において、ＮＰＮ）ランジスタの高速化のため
にエミッタ電極をポリシリコンで直接引き出すいわゆる
ポリシリコンエミッタ構造を採用する技術が発表されて
いる。Ｂｉ −ＣＭＯＳ技術において、上記ポリシリコ
ンエミッタ構造を採用する場合、ポリシリコンエミッタ
電極の形成とＣＭＯＳトランジスタのポリシリコンゲー
ト電極の形成は別個に、すなわち異なるマスクを用いて
形成されるのが通例である。これらエミッタ電極とゲー
ト電極を同一のポリシリコン膜を用いて同時形成しよう
とした場合、ゲート酸化膜成長を行った後、ポリシリコ
ン成長を行う前に、エミッタ領域のゲート酸化膜を選択
的に開口する工程を行う必要があり、ゲート酸化膜が汚
染される恐れがあつた。
ランジスタを同一半導体基板内に集積化するＢｌ−ＣＭ
Ｏ８技術において、ＮＰＮ）ランジスタの高速化のため
にエミッタ電極をポリシリコンで直接引き出すいわゆる
ポリシリコンエミッタ構造を採用する技術が発表されて
いる。Ｂｉ −ＣＭＯＳ技術において、上記ポリシリコ
ンエミッタ構造を採用する場合、ポリシリコンエミッタ
電極の形成とＣＭＯＳトランジスタのポリシリコンゲー
ト電極の形成は別個に、すなわち異なるマスクを用いて
形成されるのが通例である。これらエミッタ電極とゲー
ト電極を同一のポリシリコン膜を用いて同時形成しよう
とした場合、ゲート酸化膜成長を行った後、ポリシリコ
ン成長を行う前に、エミッタ領域のゲート酸化膜を選択
的に開口する工程を行う必要があり、ゲート酸化膜が汚
染される恐れがあつた。
発明が解決しようとする課題
Ｃ（７）ような従来の製造方法では、ＣＭＯＳトランジ
スタのゲート電極とＮＰＮトランジスタのエミッタ電極
を形成するために、二層のポリシリコン膜と二種類のマ
スクが必要となり、工程が複雑化するという問題があっ
た。また、ゲート電極とエミッタ電極を同時に形成しよ
うとした場合、ゲート酸化膜の選択的な開口工程によっ
てゲート酸化膜が汚染される可能性が大きいという問題
があった。
スタのゲート電極とＮＰＮトランジスタのエミッタ電極
を形成するために、二層のポリシリコン膜と二種類のマ
スクが必要となり、工程が複雑化するという問題があっ
た。また、ゲート電極とエミッタ電極を同時に形成しよ
うとした場合、ゲート酸化膜の選択的な開口工程によっ
てゲート酸化膜が汚染される可能性が大きいという問題
があった。
本発明は上記問題を解決するもので、ＭＯＳトランジス
タのゲート電極とＮＰＮ ）ランジスタのエミッタ電極
をゲート酸化膜の汚染の可能性の少ない方法で同時に形
成することを可能にする半導体集積回路の製造方法を提
供することを目的とするものである。
タのゲート電極とＮＰＮ ）ランジスタのエミッタ電極
をゲート酸化膜の汚染の可能性の少ない方法で同時に形
成することを可能にする半導体集積回路の製造方法を提
供することを目的とするものである。
課題を解決するための手段
上記問題を解決するために本発明は、ゲート酸化膜成長
後連続的に多結晶シリコン膜を成長させる工程と、ＮＰ
Ｎ）ランジスタのエミッタおよびベースとコレクタコン
タクト形成予定領域上の前記多結晶シリコン膜を選択的
に除去する工程と、前記エミッタおよびコレクタコンタ
クト形成予定領域上の前記ゲート酸化膜を選択的に除去
する工程と、エミッタおよびベースとコレクタコンタク
ト領域形成後に多結晶シリコン膜を成長させる工程と、
前記多結晶シリコン膜を選択的にエツチングすることに
よりＭＯＳトランジスタのゲート電極とＮＰＮ トラン
ジスタのエミッタ電極およびコレクタ電極を同時に形成
する工程とを備えたものである。
後連続的に多結晶シリコン膜を成長させる工程と、ＮＰ
Ｎ）ランジスタのエミッタおよびベースとコレクタコン
タクト形成予定領域上の前記多結晶シリコン膜を選択的
に除去する工程と、前記エミッタおよびコレクタコンタ
クト形成予定領域上の前記ゲート酸化膜を選択的に除去
する工程と、エミッタおよびベースとコレクタコンタク
ト領域形成後に多結晶シリコン膜を成長させる工程と、
前記多結晶シリコン膜を選択的にエツチングすることに
よりＭＯＳトランジスタのゲート電極とＮＰＮ トラン
ジスタのエミッタ電極およびコレクタ電極を同時に形成
する工程とを備えたものである。
作用
上記構成により、ＭＯＳトランジスタのゲ〒ト電極とＮ
ＰＮ）−ランジスタのエミッタ電極を形成するためのポ
リシリコン膜の蒸着を、ゲート酸化膜の成長直後と、ゲ
ート電極とエミッタ電極の形成直前の二層に分けて行う
ので、ＮＰＮトランジスタのエミッタ領域形成時に行う
選択的な開口工程による、ゲート酸化膜の汚染の可能性
を問題にすることなしに、ＭＯＳ）ランジスタのゲート
電極とＮＰＮ）ランジスタのエミッタ電極を同時に形成
することができ、工程が簡略化される。
ＰＮ）−ランジスタのエミッタ電極を形成するためのポ
リシリコン膜の蒸着を、ゲート酸化膜の成長直後と、ゲ
ート電極とエミッタ電極の形成直前の二層に分けて行う
ので、ＮＰＮトランジスタのエミッタ領域形成時に行う
選択的な開口工程による、ゲート酸化膜の汚染の可能性
を問題にすることなしに、ＭＯＳ）ランジスタのゲート
電極とＮＰＮ）ランジスタのエミッタ電極を同時に形成
することができ、工程が簡略化される。
実施例
以下本発明の一実施例を図面に基づいて説明する。
第１図は本発明の一実施例の半導体集積回路の製造方法
の工程流れ図を示し、これを用いてその製造方法を説明
する。まず、第１図Ｃａ）に示すように、ｎ型埋め込み
領域２，２１およびｎ型埋め込み領域３，３１が選択的
に形成されたｐ型車結晶シリコン基板１の上に、比抵抗
１〜５Ω儂のｎ型シリコンエピタキシャル層４を形成し
、ｎ型不純物の拡散でｎ型埋め込み領域２，２１の上に
はこれに繋がるＮウェル領域５を、またｎ型不純物の拡
散でｎ型埋め込み領域３の上にはこれに繋がるｐ型分離
領域６を形成し、またｎ型埋め込み領域３１の上にはＰ
ウェル領域７を形成する。さらに、選択酸化法により厚
いシリコン酸化膜を成長させ、素子分離領域８を形成す
る。
の工程流れ図を示し、これを用いてその製造方法を説明
する。まず、第１図Ｃａ）に示すように、ｎ型埋め込み
領域２，２１およびｎ型埋め込み領域３，３１が選択的
に形成されたｐ型車結晶シリコン基板１の上に、比抵抗
１〜５Ω儂のｎ型シリコンエピタキシャル層４を形成し
、ｎ型不純物の拡散でｎ型埋め込み領域２，２１の上に
はこれに繋がるＮウェル領域５を、またｎ型不純物の拡
散でｎ型埋め込み領域３の上にはこれに繋がるｐ型分離
領域６を形成し、またｎ型埋め込み領域３１の上にはＰ
ウェル領域７を形成する。さらに、選択酸化法により厚
いシリコン酸化膜を成長させ、素子分離領域８を形成す
る。
次に第１図中）に示すように、ｎ型不純物の拡散により
ＮＰＮ）ランジスタのコレクタウオール層９を形成した
後、ゲート酸化膜となる薄いシリコン酸化膜１０を形成
し、その後連続的に１０００〜２０００Ａのポリシリコ
ン膜Ｕを成長させる。次に、ｎ型埋め込み領域２上のＮ
ウェル領域５とコレクタウオール層９の、ＮＰＮ）ラン
ジスタのエミッタおよびベースとコレクタコンタクト形
成予定領域上のポリシリコン膜Ｕと、エミッタおよびコ
レクタコンタクト形成予定領域５上のゲート酸化膜１０
とを選択的に除去した後、ｐ型の不純物を選択的にイオ
ン注入してｎ型埋め込み領域２上のＮウェル領域５に活
性ベース領域認を形成し、さらにｎ型の不純物を選択的
にイオン注入して活性ベース領域セおよびコレクタウオ
ール層９にエミッタ領域口およびコレクタコンタクト領
域１４を形成する。
ＮＰＮ）ランジスタのコレクタウオール層９を形成した
後、ゲート酸化膜となる薄いシリコン酸化膜１０を形成
し、その後連続的に１０００〜２０００Ａのポリシリコ
ン膜Ｕを成長させる。次に、ｎ型埋め込み領域２上のＮ
ウェル領域５とコレクタウオール層９の、ＮＰＮ）ラン
ジスタのエミッタおよびベースとコレクタコンタクト形
成予定領域上のポリシリコン膜Ｕと、エミッタおよびコ
レクタコンタクト形成予定領域５上のゲート酸化膜１０
とを選択的に除去した後、ｐ型の不純物を選択的にイオ
ン注入してｎ型埋め込み領域２上のＮウェル領域５に活
性ベース領域認を形成し、さらにｎ型の不純物を選択的
にイオン注入して活性ベース領域セおよびコレクタウオ
ール層９にエミッタ領域口およびコレクタコンタクト領
域１４を形成する。
次に第１図（Ｃ）に示すように２０００〜３０００Ａの
ポリシリコン膜を成長させ、これを選択的にエツチング
してＭＯＳ）−ランジスタのゲート電極正と、ＮＰＮ）
ランジスタのエミッタ領域Ｕおよびコレクタコンタクト
領域１４に接触するエミッタ電極１６およびコレクタ電
極１７とを同時に形成する。
ポリシリコン膜を成長させ、これを選択的にエツチング
してＭＯＳ）−ランジスタのゲート電極正と、ＮＰＮ）
ランジスタのエミッタ領域Ｕおよびコレクタコンタクト
領域１４に接触するエミッタ電極１６およびコレクタ電
極１７とを同時に形成する。
コノ後、図示していないが、Ｎウェル領域５とＰウェル
領域７にそれぞれソース領域とドレイン領域を形成し、
活性ベース領域以とソース領域およびドレイン領域の上
にコンタクト窓を形成し、このコンタクト窓にアルミニ
ウムの電極を形成してＢｉ −ＣＭＯＳ集積回路を完成
する。
領域７にそれぞれソース領域とドレイン領域を形成し、
活性ベース領域以とソース領域およびドレイン領域の上
にコンタクト窓を形成し、このコンタクト窓にアルミニ
ウムの電極を形成してＢｉ −ＣＭＯＳ集積回路を完成
する。
発明の効果
以上のように、本発明の半導体集積回路の製造方法によ
れば、Ｂｉ−ＣＭＯ５集積回路の製造工程において、Ｍ
ＯＳトランジスタのゲート電極とＮＰＮトランジスタの
エミッタ電極を形成するためのポリシリコン膜の蒸着を
、ゲート酸化膜の成長直後と、ゲート電極とエミッタ電
極の形成直前の二層に分けて行うので、ゲート酸化膜の
汚染を問題にすることなしに、ＭＯＳトランジスタのゲ
ート電ｉとＮＰＮ）ランジスタのエミッタ電極を同時に
形成することが可能となり、工程が簡略化される。
れば、Ｂｉ−ＣＭＯ５集積回路の製造工程において、Ｍ
ＯＳトランジスタのゲート電極とＮＰＮトランジスタの
エミッタ電極を形成するためのポリシリコン膜の蒸着を
、ゲート酸化膜の成長直後と、ゲート電極とエミッタ電
極の形成直前の二層に分けて行うので、ゲート酸化膜の
汚染を問題にすることなしに、ＭＯＳトランジスタのゲ
ート電ｉとＮＰＮ）ランジスタのエミッタ電極を同時に
形成することが可能となり、工程が簡略化される。
第１図（ａ）〜（Ｃ）は本発明の一実施例による半導体
集積回路の製造方法を示す工程流れ図である。 １・・・ｐ型車結晶シリコン基板・２，２１°°ｎ型埋
め込み領域、３，３１・・・ｐ型埋め込み領域、４・・
・ｎ型シリコンエピタキシャル層、５・・・Ｎウェル領
Ｍ、６・・・ｐ型分離領域、７・・・Ｐウェル領域、８
・・・素子分離領域、９・・・ＮＰＮトランジスタのコ
レクタウオール［，１０・・・シリコン酸化膜、１１・
・・ポリシリコン膜、ν・・・活性ベース領域、詔・・
・エミッタ領域、１４・・・コレクタコンタクト領域、
１５・・・ゲート電極、１６・・・エミッタ電極、１７
・・・コレクタ電極。
集積回路の製造方法を示す工程流れ図である。 １・・・ｐ型車結晶シリコン基板・２，２１°°ｎ型埋
め込み領域、３，３１・・・ｐ型埋め込み領域、４・・
・ｎ型シリコンエピタキシャル層、５・・・Ｎウェル領
Ｍ、６・・・ｐ型分離領域、７・・・Ｐウェル領域、８
・・・素子分離領域、９・・・ＮＰＮトランジスタのコ
レクタウオール［，１０・・・シリコン酸化膜、１１・
・・ポリシリコン膜、ν・・・活性ベース領域、詔・・
・エミッタ領域、１４・・・コレクタコンタクト領域、
１５・・・ゲート電極、１６・・・エミッタ電極、１７
・・・コレクタ電極。
Claims (1)
- １、ゲート酸化膜成長後連続的に多結晶シリコン膜を成
長させる工程と、ＮＰＮトランジスタのエミッタおよび
ベースとコレクタコンタクト形成予定領域上の前記多結
晶シリコン膜を選択的に除去する工程と、前記エミッタ
およびコレクタコンタクト形成予定領域上の前記ゲート
酸化膜を選択的に除去する工程と、エミッタおよびベー
スとコレクタコンタクト領域形成後に多結晶シリコン膜
を成長させる工程と、前記多結晶シリコン膜を選択的に
エッチングすることによりＭＯＳトランジスタのゲート
電極とＮＰＮトランジスタのエミッタ電極およびコレク
タ電極を同時に形成する工程とを備えた半導体集積回路
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63175979A JPH0226061A (ja) | 1988-07-14 | 1988-07-14 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63175979A JPH0226061A (ja) | 1988-07-14 | 1988-07-14 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0226061A true JPH0226061A (ja) | 1990-01-29 |
Family
ID=16005580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63175979A Pending JPH0226061A (ja) | 1988-07-14 | 1988-07-14 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0226061A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202050A (ja) * | 1993-12-30 | 1995-08-04 | Nec Corp | 半導体装置の製造方法 |
| JPH09172100A (ja) * | 1995-12-18 | 1997-06-30 | Nec Corp | 半導体集積回路装置の製造方法 |
| US6459129B1 (en) | 1997-03-14 | 2002-10-01 | Nec Corporation | BiCMOS device having a CMOS gate electrode and a bipolar emitter each containing two impurities of the same conductivity type |
-
1988
- 1988-07-14 JP JP63175979A patent/JPH0226061A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202050A (ja) * | 1993-12-30 | 1995-08-04 | Nec Corp | 半導体装置の製造方法 |
| JPH09172100A (ja) * | 1995-12-18 | 1997-06-30 | Nec Corp | 半導体集積回路装置の製造方法 |
| US6459129B1 (en) | 1997-03-14 | 2002-10-01 | Nec Corporation | BiCMOS device having a CMOS gate electrode and a bipolar emitter each containing two impurities of the same conductivity type |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0355984B2 (ja) | ||
| JPS63140571A (ja) | バイポ−ラトランジスタおよびその製造方法 | |
| JPH0226061A (ja) | 半導体集積回路の製造方法 | |
| JPS63174366A (ja) | 半導体装置の製造方法 | |
| JPS63207177A (ja) | 半導体装置の製造方法 | |
| JPS60144950A (ja) | 半導体装置の製造方法 | |
| JPS59138367A (ja) | 半導体装置 | |
| JP2715479B2 (ja) | 半導体装置の製造方法 | |
| JPS6244862B2 (ja) | ||
| JPS5933271B2 (ja) | 半導体装置の製造方法 | |
| JP2534667B2 (ja) | 半導体装置及びその製造方法 | |
| JPS61172346A (ja) | 半導体集積回路装置 | |
| JPH0290569A (ja) | 半導体装置の製造方法 | |
| JP2001274388A (ja) | 半導体装置およびその製造方法 | |
| JPS6376470A (ja) | 半導体装置の製造方法 | |
| JP2764988B2 (ja) | 半導体装置 | |
| JPS6292359A (ja) | 半導体装置の製造方法 | |
| JPS63211748A (ja) | 半導体装置の製造方法 | |
| JPS639150A (ja) | 半導体装置の製造方法 | |
| JPH01134963A (ja) | 半導体装置の製造方法 | |
| JPS59105367A (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JPS5931988B2 (ja) | 相補型ｍｏｓゲ−ト回路装置の製造方法 | |
| JPS5931228B2 (ja) | Ｍｏｓ デンカイコウカハンドウタイソウチノセイゾウホウホウ | |
| JPH0226062A (ja) | 半導体集積回路の製造方法 | |
| JPH02159035A (ja) | 集積回路装置 |