JPH02308616A - エッジ検出回路 - Google Patents
エッジ検出回路Info
- Publication number
- JPH02308616A JPH02308616A JP1127867A JP12786789A JPH02308616A JP H02308616 A JPH02308616 A JP H02308616A JP 1127867 A JP1127867 A JP 1127867A JP 12786789 A JP12786789 A JP 12786789A JP H02308616 A JPH02308616 A JP H02308616A
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- JP
- Japan
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- pulse
- output
- circuit
- input
- terminal
- Prior art date
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- Pending
Links
- 238000003708 edge detection Methods 0.000 title claims description 11
- 230000003111 delayed effect Effects 0.000 claims description 9
- 230000000630 rising effect Effects 0.000 claims description 3
- 238000013459 approach Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 102100038026 DNA fragmentation factor subunit alpha Human genes 0.000 description 1
- 101000950906 Homo sapiens DNA fragmentation factor subunit alpha Proteins 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電子機器等で使用するディジタル回路に関し
、特に、パルスの立上がり、立下がりのエツジを検出す
るエツジ検出回路に関する。
、特に、パルスの立上がり、立下がりのエツジを検出す
るエツジ検出回路に関する。
従来、この種のエツジ検出回路は、第５図に示すように
排他的論理和回路（ＥＸ−ＯＲ回路）５でエツジを検出
して出方パルスを得る方法が用いられていた。すなわち
、ＥＸ−ＯＲ回路５０入力端子の一方には第２図の入力
パルスｄを与え、入力端子の他方には入力パルスｄが２
つのインバータ５，４を通過して得られる遅延幅を与え
、こればよって第２図に示す出力パルスｆを得ていた。
排他的論理和回路（ＥＸ−ＯＲ回路）５でエツジを検出
して出方パルスを得る方法が用いられていた。すなわち
、ＥＸ−ＯＲ回路５０入力端子の一方には第２図の入力
パルスｄを与え、入力端子の他方には入力パルスｄが２
つのインバータ５，４を通過して得られる遅延幅を与え
、こればよって第２図に示す出力パルスｆを得ていた。
上述した従来のエツジ検出回路は、第５，４図において
、外部入力端子２１より入力パルスｄを投入し、インバ
ータ６．４の出方点２２で出力するパルスｅがｔ、で立
ち上がる。この場合入力パルスｄに対して遅症パルスθ
が遅れているのは、先に説明したように、インバータの
遅延Ｔ２＋Ｔ、 （＝ｔ、 −ｔ、 ）のためである。
、外部入力端子２１より入力パルスｄを投入し、インバ
ータ６．４の出方点２２で出力するパルスｅがｔ、で立
ち上がる。この場合入力パルスｄに対して遅症パルスθ
が遅れているのは、先に説明したように、インバータの
遅延Ｔ２＋Ｔ、 （＝ｔ、 −ｔ、 ）のためである。
また、外部出力端子２６よυ出力パルスｆがＴ３＋ Ｔ
、’ （＝ Ｔ２＋ Ｔ、）のクロック幅をもって出る
が、ＥＸ−ＯＲ回路５の遅延Ｔ２によりさらに遅れてｔ
、で立ち上がる。
、’ （＝ Ｔ２＋ Ｔ、）のクロック幅をもって出る
が、ＥＸ−ＯＲ回路５の遅延Ｔ２によりさらに遅れてｔ
、で立ち上がる。
ここで、インバータ５，４及びＥＸ−ＯＲ回路５の遅延
が限りなく”０″に近いものとすると、つまりＴ、 ＋
Ｔ３→０及びＴ２→０とすると。
が限りなく”０″に近いものとすると、つまりＴ、 ＋
Ｔ３→０及びＴ２→０とすると。
シミュレーション上期待値が０となってしまうので、出
゛カパルスｆがＴ３＋ Ｔ、 ＝ ０ となって得ら
れなくなるという欠点がある。
゛カパルスｆがＴ３＋ Ｔ、 ＝ ０ となって得ら
れなくなるという欠点がある。
本発明によれば、外部からの入力パルス及びこの入力パ
ルスを遅延させた遅延パルスの排他的論理和をとった出
力パルスで該入力パルスの立ち上が９及び立ち下がりの
エツジを検出するエツジ検出回路において、前記遅延パ
ルスを得る手段が、クロック端子に前記出力パルスを帰
還入力し１人出端子に自身の反転出力を入力し。
ルスを遅延させた遅延パルスの排他的論理和をとった出
力パルスで該入力パルスの立ち上が９及び立ち下がりの
エツジを検出するエツジ検出回路において、前記遅延パ
ルスを得る手段が、クロック端子に前記出力パルスを帰
還入力し１人出端子に自身の反転出力を入力し。
出力端子からの出力を前記遅延パルスとするフリップフ
ロップ回路で構成されていることを特徴とするエツジ検
出回路が得られる。
ロップ回路で構成されていることを特徴とするエツジ検
出回路が得られる。
〔実施例〕
次に本発明について２図面を参照して説明する。
第１図は本発明のエツジ検出回路を示す図である。ＤＦ
Ｆ １とＥＸ−ＯＲ回路２より構成されている。外部入
力端子１１より第２図の入カパルスｄｔｌ−ＥＸ−ＯＲ
回路２に投入し、また。
Ｆ １とＥＸ−ＯＲ回路２より構成されている。外部入
力端子１１より第２図の入カパルスｄｔｌ−ＥＸ−ＯＲ
回路２に投入し、また。
ＤＦＦｌの出力Ｑより第２図のパルスｅを得て。
それをＥＸ−ＯＲ回路２に投入してこれら２つのパルス
ｅとｆの排他的論理和をとり、一方は第２図の外部出力
ｆとして外部出力端子１２から出力し、もう一方は帰還
してＤＦＦ １ のクロックとして用いる。
ｅとｆの排他的論理和をとり、一方は第２図の外部出力
ｆとして外部出力端子１２から出力し、もう一方は帰還
してＤＦＦ １ のクロックとして用いる。
第５図は第１図の立上りの詳細を示す図であって、入力
パルスｄはｔｂでクロ、りが立ち上がるものとする。次
に、パルスｅがｔ６で立ち上がっているのは、Ｔｂ＋Ｔ
ｃ＋つま５ ＥＸ−ＯＲ回路２の遅延Ｔｂと、クロック
動作Ｔ０＝ ｔ６− ｔ。
パルスｄはｔｂでクロ、りが立ち上がるものとする。次
に、パルスｅがｔ６で立ち上がっているのは、Ｔｂ＋Ｔ
ｃ＋つま５ ＥＸ−ＯＲ回路２の遅延Ｔｂと、クロック
動作Ｔ０＝ ｔ６− ｔ。
によるものである。また、 、Ｋ Ｘ −ＯＲ回路２に
よって得られる出力パルスｆで＋ Ｔｃ ＋Ｔａ （＝
ｔ。
よって得られる出力パルスｆで＋ Ｔｃ ＋Ｔａ （＝
ｔ。
−ｔｏ）のクロック幅はＴｂ ＋Ｔｃ （＝ ｔｄ−ｔ
ｂ ）に等しい。しかし、 Ｔｂ”ｊｃ ”ｂだげ入
力パルスｄに対して遅れているのは、ＫＸ−ＯＲ回路２
の遅延によるものである。
ｂ ）に等しい。しかし、 Ｔｂ”ｊｃ ”ｂだげ入
力パルスｄに対して遅れているのは、ＫＸ−ＯＲ回路２
の遅延によるものである。
そこで、もし、ＥＸ−ＯＲ回路２による遅延が限りなく
”ｏ”に近い、つまり’ｒｂ中０として考えても、クロ
ック動作Ｔ０は存在するので、出力パルスは必ず得られ
る。
”ｏ”に近い、つまり’ｒｂ中０として考えても、クロ
ック動作Ｔ０は存在するので、出力パルスは必ず得られ
る。
以上説明したように９本発明はＤＦＦを用いＥＸ−ＯＲ
回路によって、その出力を検出することによｐ、シミュ
レーター１フ上遅延が限シな（”０“に近くても期待値
は出る。つまり、ＤＢＥのクロック動作によって出力パ
ルスを出力できるという効果がある。
回路によって、その出力を検出することによｐ、シミュ
レーター１フ上遅延が限シな（”０“に近くても期待値
は出る。つまり、ＤＢＥのクロック動作によって出力パ
ルスを出力できるという効果がある。
第１図は本発明のエツジ検出回路、第２図は各点におけ
るタイムチャート図、第５図は従来のエツジ検出回路、
第４，５図は第２図の詳細タイムチャート図であるが、
第４図は第５図の１つ目の立ち上が９の詳細タイムチャ
ート図。 第５図は第１図の１つ目の立ち上が９の詳細タイムチャ
ート図である。 記号の説明：１・・・Ｄ型フリップフロップ（ＤＦＦ）
、２．５・・・排他的論理和回路（ＥＸ−ＯＲ回路）、
５．４・・・インパーク、ｉｉ、２ｉ・・・外部入力端
子、 １２．２３・・・外部出力端子、２２・・・出力
点、 ｔｌ 、 ｔａなどは時間軸＋ Ｔｌ ＋ ’ｒ
、などは時間幅をそれぞれあられしている。 第１図 ￥２図 ￥４図 第５区 ｔａ ｔｂ ｔｃ ｔｃｉ ｔａ
：１（１
るタイムチャート図、第５図は従来のエツジ検出回路、
第４，５図は第２図の詳細タイムチャート図であるが、
第４図は第５図の１つ目の立ち上が９の詳細タイムチャ
ート図。 第５図は第１図の１つ目の立ち上が９の詳細タイムチャ
ート図である。 記号の説明：１・・・Ｄ型フリップフロップ（ＤＦＦ）
、２．５・・・排他的論理和回路（ＥＸ−ＯＲ回路）、
５．４・・・インパーク、ｉｉ、２ｉ・・・外部入力端
子、 １２．２３・・・外部出力端子、２２・・・出力
点、 ｔｌ 、 ｔａなどは時間軸＋ Ｔｌ ＋ ’ｒ
、などは時間幅をそれぞれあられしている。 第１図 ￥２図 ￥４図 第５区 ｔａ ｔｂ ｔｃ ｔｃｉ ｔａ
：１（１
Claims (1)
- （１）外部からの入力パルス及びこの入力パルスを遅延
させた遅延パルスの排他的論理和をとった出力パルスで
該入力パルスの立ち上がり及び立ち下がりのエッジを検
出するエッジ検出回路において、前記遅延パルスを得る
手段が、クロック端子に前記出力パルスを帰還入力し、
入力端子に自身の反転出力を入力し、出力端子からの出
力を前記遅延パルスとするフリップフロップ回路で構成
されていることを特徴とするエッジ検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127867A JPH02308616A (ja) | 1989-05-23 | 1989-05-23 | エッジ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127867A JPH02308616A (ja) | 1989-05-23 | 1989-05-23 | エッジ検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02308616A true JPH02308616A (ja) | 1990-12-21 |
Family
ID=14970614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1127867A Pending JPH02308616A (ja) | 1989-05-23 | 1989-05-23 | エッジ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02308616A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04325892A (ja) * | 1991-04-24 | 1992-11-16 | Matsushita Electric Works Ltd | モータ駆動装置 |
| JP2009055409A (ja) * | 2007-08-28 | 2009-03-12 | Seiko Instruments Inc | 可変周波数発振回路 |
-
1989
- 1989-05-23 JP JP1127867A patent/JPH02308616A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04325892A (ja) * | 1991-04-24 | 1992-11-16 | Matsushita Electric Works Ltd | モータ駆動装置 |
| JP2009055409A (ja) * | 2007-08-28 | 2009-03-12 | Seiko Instruments Inc | 可変周波数発振回路 |
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