JPH03257650A - 並列ディジタル信号のラッチ装置 - Google Patents
並列ディジタル信号のラッチ装置Info
- Publication number
- JPH03257650A JPH03257650A JP2057133A JP5713390A JPH03257650A JP H03257650 A JPH03257650 A JP H03257650A JP 2057133 A JP2057133 A JP 2057133A JP 5713390 A JP5713390 A JP 5713390A JP H03257650 A JPH03257650 A JP H03257650A
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- JP
- Japan
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- digital signal
- parallel digital
- type flip
- bit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、並列ディジタル信号のラッチ方法に関するも
のである。
のである。
従来の技術
従来、並列ディジタル信号をラッチする場合、標準ロジ
ックにＤタイプフリップフロップがあるため、第３図に
示すようにｎビットの並列ディジタル信号をＤタイプフ
リップフロップ６のＤ入力端子６２に入力し、トリガ信
号であるパルス発生器１からのパルス信号をクロック入
力端子６１に入力してラッチしていた。この場合、並列
ディジタル信号の変移点とトリガ信号が同期していて変
移点を避けることができるならば何ら問題はない。
ックにＤタイプフリップフロップがあるため、第３図に
示すようにｎビットの並列ディジタル信号をＤタイプフ
リップフロップ６のＤ入力端子６２に入力し、トリガ信
号であるパルス発生器１からのパルス信号をクロック入
力端子６１に入力してラッチしていた。この場合、並列
ディジタル信号の変移点とトリガ信号が同期していて変
移点を避けることができるならば何ら問題はない。
発明が解決しようとする課題
ところがこのような従来の方法では、並列ディジタル信
号の変移点とトリガ信号との間に同期関係がないとき、
すなわち、並列ディジタル信号の変移点を予測できない
場合や並列ディジタル信号のデータが変化するとき各々
のビットが同時に変化せず時間差を持って変化する場合
、非同期にトリガ信号をクロック入力端子６１に人力す
ると、ラッチ出力が不定になる場合が発生する。
号の変移点とトリガ信号との間に同期関係がないとき、
すなわち、並列ディジタル信号の変移点を予測できない
場合や並列ディジタル信号のデータが変化するとき各々
のビットが同時に変化せず時間差を持って変化する場合
、非同期にトリガ信号をクロック入力端子６１に人力す
ると、ラッチ出力が不定になる場合が発生する。
本発明は、かかる点に鑑み、簡単な回路で正確に並列デ
ィジタル信号をラッチする方法を提供することを目的と
している。
ィジタル信号をラッチする方法を提供することを目的と
している。
課題を解決するための手段
本発明は、上記の問題点を解決するため、最大ＴＤの時
間差を持って変化する並列ディジタル信号の時間的にＴ
Ｌ（ＴＬ＞ＴＤ）の差を持った２点間のデータを連続し
て比較して不一致検出を行ない、その検出パルスの終了
エツジで並列ディジタル信号をラッチするものである。
間差を持って変化する並列ディジタル信号の時間的にＴ
Ｌ（ＴＬ＞ＴＤ）の差を持った２点間のデータを連続し
て比較して不一致検出を行ない、その検出パルスの終了
エツジで並列ディジタル信号をラッチするものである。
作用
このような方法で並列ディジタル信号をラッチすると、
データの変移点を予測できないときや各々のビットが同
時に変化しないときでも並列ディジタル信号を正確にラ
ッチすることができる。
データの変移点を予測できないときや各々のビットが同
時に変化しないときでも並列ディジタル信号を正確にラ
ッチすることができる。
実施例
第１図に本発明の一実施例を示す。パルス発生器１の出
力は、Ｄタイプフリップフロップ２とＤタイプフリップ
フロップ３のクロックとして使用され、各々のクロック
入力端子２１と３１に入力される。インバータ４は、ト
リガポイントに時間差を持たせるためのもので、その時
間差ＴＬが、ｎビットの並列ディジタル信号が完全に変
化するのに必要な時間ＴＤより大きくなるようにノくル
ス発生器１の周波数を選ぶ。トリガパルスのデユーティ
を５０％とするとその周波数は、万１〒〔制となる。ｎ
ビットの並列ディジタル信号の各々のビットを２系列の
Ｄタイプフリップフロップ２と３のＤ入力端子２２と３
２に入力し、２系列Ｄタイプフリップフロップ２と３の
出力端子２３と３３より出力されるデータをｎビ・ソト
のマグニチュードコンパレータ５の入力端子５１と５２
に入力し、２つのｎビットのデータが不一致であるかど
うかを検出して、その結果を出力端子５３より出力する
。一方、ラッチ用のＤタイプフリ・、ブフロップ６のＤ
入力端子６２にｎビットの並列ディジタル信号を入力し
、Ｄタイプフリップフロップ６のクロック入力端子６１
を前述の不一致検出パルスの終了エツジでトリガする。
力は、Ｄタイプフリップフロップ２とＤタイプフリップ
フロップ３のクロックとして使用され、各々のクロック
入力端子２１と３１に入力される。インバータ４は、ト
リガポイントに時間差を持たせるためのもので、その時
間差ＴＬが、ｎビットの並列ディジタル信号が完全に変
化するのに必要な時間ＴＤより大きくなるようにノくル
ス発生器１の周波数を選ぶ。トリガパルスのデユーティ
を５０％とするとその周波数は、万１〒〔制となる。ｎ
ビットの並列ディジタル信号の各々のビットを２系列の
Ｄタイプフリップフロップ２と３のＤ入力端子２２と３
２に入力し、２系列Ｄタイプフリップフロップ２と３の
出力端子２３と３３より出力されるデータをｎビ・ソト
のマグニチュードコンパレータ５の入力端子５１と５２
に入力し、２つのｎビットのデータが不一致であるかど
うかを検出して、その結果を出力端子５３より出力する
。一方、ラッチ用のＤタイプフリ・、ブフロップ６のＤ
入力端子６２にｎビットの並列ディジタル信号を入力し
、Ｄタイプフリップフロップ６のクロック入力端子６１
を前述の不一致検出パルスの終了エツジでトリガする。
このようにすると、Ｄタイプフリップフロップ６の出力
端子６３にはｎビットの並列ディジタル信号が正確にラ
ッチされる。
端子６３にはｎビットの並列ディジタル信号が正確にラ
ッチされる。
第２図のａ−ｆは、第１図のａ−ｆで示す各部の信号の
状態を示したものである。第２図Ａを見てもわかるよう
に２系列のＤタイプフリップフロップ２．３のトリガポ
イントが時間差を持っているため、ディジタル信号が変
化した後、２系列のＤタイプフリップフロップ２，３の
出力端子２３゜３３に出力されるデータの変移点は、ト
リガポイントの時間差の分だけ異なり、マグニチュード
コンパレータ５で比較すると不一致を生じる。不一致検
出パルスは、ディジタル信号の変移点からトリガパルス
の一周期以内に必ず発生し、この検出パルスの終了エツ
ジで並列ディジタル信号をラッチするのである。また、
第２図Ｂに示すようにディジタル信号の不定期間とトリ
ガパルスのエツジが重なる場合でもＴＬ＞ＴＤの関係に
あれば不定期間はマスクされ、並列ディジタル信号を正
確にラッチすることができる。
状態を示したものである。第２図Ａを見てもわかるよう
に２系列のＤタイプフリップフロップ２．３のトリガポ
イントが時間差を持っているため、ディジタル信号が変
化した後、２系列のＤタイプフリップフロップ２，３の
出力端子２３゜３３に出力されるデータの変移点は、ト
リガポイントの時間差の分だけ異なり、マグニチュード
コンパレータ５で比較すると不一致を生じる。不一致検
出パルスは、ディジタル信号の変移点からトリガパルス
の一周期以内に必ず発生し、この検出パルスの終了エツ
ジで並列ディジタル信号をラッチするのである。また、
第２図Ｂに示すようにディジタル信号の不定期間とトリ
ガパルスのエツジが重なる場合でもＴＬ＞ＴＤの関係に
あれば不定期間はマスクされ、並列ディジタル信号を正
確にラッチすることができる。
発明の効果
以上述べてきたように本発明によれば、データの変移点
を予測できないときや各々のビットが同時に変化しない
ときでも並列ディジタル信号を正確にラッチすることが
できる。
を予測できないときや各々のビットが同時に変化しない
ときでも並列ディジタル信号を正確にラッチすることが
できる。
第１図は本発明の一実施例における並列ディジタル信号
のラッチ方法を示すブロック図、第２図Ａ、Ｂは第１図
の各部における信号の波形図、第３図は従来のラッチ回
路のブロック図である。 １・・・・・・パルス発生器、２・・・・・・Ｄタイプ
フリップフロップ、３・・・・・・Ｄタイプフリップフ
ロップ、４・・・・・・インバータ、５・・・・・・マ
グニチュードコンパレータ、６・・・・・・Ｄタイプフ
リップフロップ。
のラッチ方法を示すブロック図、第２図Ａ、Ｂは第１図
の各部における信号の波形図、第３図は従来のラッチ回
路のブロック図である。 １・・・・・・パルス発生器、２・・・・・・Ｄタイプ
フリップフロップ、３・・・・・・Ｄタイプフリップフ
ロップ、４・・・・・・インバータ、５・・・・・・マ
グニチュードコンパレータ、６・・・・・・Ｄタイプフ
リップフロップ。
Claims (1)
- ｎビットの並列ディジタル信号のデータが変化するとき
全てのビットが同時に変化せず最大Ｔ＿Ｄの時間を必要
とする場合、ｎビットの並列ディジタル信号の各々のビ
ットを連続してＴ＿Ｌ（Ｔ＿Ｌ＞Ｔ＿Ｄ）の時間差を持
ってトリガされる２系列のＤタイプフリップフロップの
Ｄ入力端子に入力し、２系列のＤタイプフリップフロッ
プの出力端子より出力されるデータをｎビットのディジ
タルコンパレータにて不一致検出し、不一致の終了する
パルスのエッジで新たにｎビットの並列ディジタル信号
をラッチすることを特徴とする並列ディジタル信号のラ
ッチ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057133A JP2712725B2 (ja) | 1990-03-08 | 1990-03-08 | 並列ディジタル信号のラッチ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057133A JP2712725B2 (ja) | 1990-03-08 | 1990-03-08 | 並列ディジタル信号のラッチ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03257650A true JPH03257650A (ja) | 1991-11-18 |
| JP2712725B2 JP2712725B2 (ja) | 1998-02-16 |
Family
ID=13047065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2057133A Expired - Fee Related JP2712725B2 (ja) | 1990-03-08 | 1990-03-08 | 並列ディジタル信号のラッチ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2712725B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5737589A (en) * | 1993-09-20 | 1998-04-07 | Hitachi, Ltd. | Data transfer system and method including tuning of a sampling clock used for latching data |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54122943A (en) * | 1978-03-17 | 1979-09-22 | Hitachi Ltd | Synchronizing unit |
| JPS60158250U (ja) * | 1984-03-27 | 1985-10-21 | 三菱電機株式会社 | デ−タ出力装置 |
-
1990
- 1990-03-08 JP JP2057133A patent/JP2712725B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54122943A (en) * | 1978-03-17 | 1979-09-22 | Hitachi Ltd | Synchronizing unit |
| JPS60158250U (ja) * | 1984-03-27 | 1985-10-21 | 三菱電機株式会社 | デ−タ出力装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5737589A (en) * | 1993-09-20 | 1998-04-07 | Hitachi, Ltd. | Data transfer system and method including tuning of a sampling clock used for latching data |
| US5870594A (en) * | 1993-09-20 | 1999-02-09 | Hitachi, Ltd. | Data transfer system and method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2712725B2 (ja) | 1998-02-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |