JPH02309317A - 液晶表示装置の駆動回路 - Google Patents
液晶表示装置の駆動回路Info
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- JPH02309317A JPH02309317A JP13212189A JP13212189A JPH02309317A JP H02309317 A JPH02309317 A JP H02309317A JP 13212189 A JP13212189 A JP 13212189A JP 13212189 A JP13212189 A JP 13212189A JP H02309317 A JPH02309317 A JP H02309317A
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- Transforming Electric Information Into Light Information (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、薄膜トランジスタ（以下ＴＰＴと略ず）アレ
イからなるアクティブマトリックス表示装置のソースラ
インに映像信号を供給して、液晶を駆動４−る液晶表示
装置の駆動回路に関する。
イからなるアクティブマトリックス表示装置のソースラ
インに映像信号を供給して、液晶を駆動４−る液晶表示
装置の駆動回路に関する。
〈従来の技術〉
従来、この種の液晶表示装置の駆動回路として、例えば
第５図あるいは第７図に示すようなものが知られている
。第５図に示す駆動回路は、タイミング発生回路２１か
らのサンプリングクロックＣ１とスタートパルスＰ、で
シフトレジスタ回路２２を駆動して、ザンブリングゲー
トロ路２３を順次起動させながら、このザンブリングゲ
ート回路２３に入力されるアナログの映像信号Ｖａを１
水平走査期間毎にそのコンデンサ２４（第６図参照）に
蓄え、次いでこれをタイミング発生回路２１からのラッ
チパルスＰ、を受けるラッチゲート回路２５のコンデン
サ２６（第６図参照）でホールドし、ホールドした１ラ
イン分のアナログ信号を次の１水平走査期間でＴ Ｉ”
Ｔアレイ２７の各ソースライン１こ出力回路２６を経
て同時出力するとともに、次の１水平走査期間の映像信
号Ｖａをザンプリングゲート回路２３に並行して取り込
むようになっている。一方、Ｔ Ｆ ’１”アレイ２７
の各ゲートラインには、タイミング発生回路２１の制御
信号を受けるゲート駆動回路２８から走査パルスが出力
され、これによってＴ Ｆ Ｔアレイ２７の各画素がそ
の映像信号に応じて順次駆動され、画像が表示される。
第５図あるいは第７図に示すようなものが知られている
。第５図に示す駆動回路は、タイミング発生回路２１か
らのサンプリングクロックＣ１とスタートパルスＰ、で
シフトレジスタ回路２２を駆動して、ザンブリングゲー
トロ路２３を順次起動させながら、このザンブリングゲ
ート回路２３に入力されるアナログの映像信号Ｖａを１
水平走査期間毎にそのコンデンサ２４（第６図参照）に
蓄え、次いでこれをタイミング発生回路２１からのラッ
チパルスＰ、を受けるラッチゲート回路２５のコンデン
サ２６（第６図参照）でホールドし、ホールドした１ラ
イン分のアナログ信号を次の１水平走査期間でＴ Ｉ”
Ｔアレイ２７の各ソースライン１こ出力回路２６を経
て同時出力するとともに、次の１水平走査期間の映像信
号Ｖａをザンプリングゲート回路２３に並行して取り込
むようになっている。一方、Ｔ Ｆ ’１”アレイ２７
の各ゲートラインには、タイミング発生回路２１の制御
信号を受けるゲート駆動回路２８から走査パルスが出力
され、これによってＴ Ｆ Ｔアレイ２７の各画素がそ
の映像信号に応じて順次駆動され、画像が表示される。
つまり、この駆動回路は、第６図に示すように、入力さ
れるアナログの映像信号Ｖａを、１ライン分ずつシフト
レジスタ回路２２からのザンブリングバルスＰ、に基づ
いてザンブリングゲート回路２３に格納し、次いでラッ
チパルスＰ、を受けるラッチゲート回路２５でホールド
した後、出力回路２６を経て出力するのである。
れるアナログの映像信号Ｖａを、１ライン分ずつシフト
レジスタ回路２２からのザンブリングバルスＰ、に基づ
いてザンブリングゲート回路２３に格納し、次いでラッ
チパルスＰ、を受けるラッチゲート回路２５でホールド
した後、出力回路２６を経て出力するのである。
一方、第７図に示す駆動回路は、シフトレジスタ２をク
ロックＣ８で駆動してｎ＋１ビットの画素データＰ １
（Ｄｎ、−、Ｄｏ）のｍ個の集合（ｉ＝１−ｍ）からな
る１ライン分のディジタルの映像信号Ｖｄを順次格納し
、次にこれをラッチパルスＰ、を受けるラッチ３でホー
ルドし、ホールドした１９１２分のディジタル信号を次
の１水平走査期間で夫々デコーダ３１によりアノ−ログ
信号に変換し、変換Ｉｎに応じた外部供給電圧値Ｖ。、
・・・Ｖｋを選択して’ｒ Ｉ？’ Ｔアレイ２７の各
ソースラインに同時出力ずろとと６に、次の１ライン分
の映像信号Ｖｄを並行して取り込むようになっている。
ロックＣ８で駆動してｎ＋１ビットの画素データＰ １
（Ｄｎ、−、Ｄｏ）のｍ個の集合（ｉ＝１−ｍ）からな
る１ライン分のディジタルの映像信号Ｖｄを順次格納し
、次にこれをラッチパルスＰ、を受けるラッチ３でホー
ルドし、ホールドした１９１２分のディジタル信号を次
の１水平走査期間で夫々デコーダ３１によりアノ−ログ
信号に変換し、変換Ｉｎに応じた外部供給電圧値Ｖ。、
・・・Ｖｋを選択して’ｒ Ｉ？’ Ｔアレイ２７の各
ソースラインに同時出力ずろとと６に、次の１ライン分
の映像信号Ｖｄを並行して取り込むようになっている。
〈発明が解決しようとする課題〉
ところが、第５図に示す駆動回路は、アナログの映像信
号Ｖａを入力する方式であるため、大画面、高画質のＴ
ＦＴアレイ２７のように１ラインの画素数が増大する
と、１つの画素データに許されるサンプリング時間が短
くなり、サンプリングゲート回路２３のコンデンサ２４
の充電時間が不十分になって、映像信号Ｖａを正確に取
り込めなくなり、Ｔ Ｆ ’Ｌ’アレイ２７の表示品質
を悪化さＵ゛るという欠点がある。
号Ｖａを入力する方式であるため、大画面、高画質のＴ
ＦＴアレイ２７のように１ラインの画素数が増大する
と、１つの画素データに許されるサンプリング時間が短
くなり、サンプリングゲート回路２３のコンデンサ２４
の充電時間が不十分になって、映像信号Ｖａを正確に取
り込めなくなり、Ｔ Ｆ ’Ｌ’アレイ２７の表示品質
を悪化さＵ゛るという欠点がある。
また、第７図に示す駆動回路は、各画素データを夫々デ
コーダ３１でアナログ信号に変換し、変換値に応じた外
部供給電圧値ｖ０．・・・、Ｖｎを選択して各ソースラ
インに出力する方式であるため、大画面、高画質のＴ
Ｆ ｉ’アレイ２７のように画素数や画素データのビッ
ト数が増大すると多くのデコーダ３１や多くの電圧値が
必要になって配線等がＰｕ、雑化するうえ、駆動回路が
複雑かつ高価になるという欠点がある。
コーダ３１でアナログ信号に変換し、変換値に応じた外
部供給電圧値ｖ０．・・・、Ｖｎを選択して各ソースラ
インに出力する方式であるため、大画面、高画質のＴ
Ｆ ｉ’アレイ２７のように画素数や画素データのビッ
ト数が増大すると多くのデコーダ３１や多くの電圧値が
必要になって配線等がＰｕ、雑化するうえ、駆動回路が
複雑かつ高価になるという欠点がある。
そこで、本発明の目的は、サンプリング時間の制約を受
けぬディジタルの映像信号を駆動回路に入力するととも
に、デコーダや駆動電圧選択回路のいらぬ簡素かつ安価
な措成でもって、大画面。
けぬディジタルの映像信号を駆動回路に入力するととも
に、デコーダや駆動電圧選択回路のいらぬ簡素かつ安価
な措成でもって、大画面。
高画質の’Ｉ’ Ｆ Ｔアレイをも十分駆動できる液晶
表示装置の駆動回路を提供することである。
表示装置の駆動回路を提供することである。
く課題を解決するための手段〉
上記目的を達成するため、本発明の液晶表示装置の駆動
回路は、薄膜トランジスタアレイからなるアクティブマ
トリックス表示装置のソースラインを駆動するものにお
いて、一連の所定ビット数の画素データからなるディジ
タル映像信号を１ラインずつ逐次格納するシフトレジス
タ回路と、このシフトレジスタ回路から入力される【ラ
イン分の画素データを保持するラッチ回路と、このラッ
チ回路から人力される！ライン分の各画素データをパル
ス幅変、ＩＡＩ Ｌで薄膜トランジスタアレイの対応す
る画素のソース７１極にアナログ映像信号として出力す
るパルス幅変調回路を備えたことを特徴とする。
回路は、薄膜トランジスタアレイからなるアクティブマ
トリックス表示装置のソースラインを駆動するものにお
いて、一連の所定ビット数の画素データからなるディジ
タル映像信号を１ラインずつ逐次格納するシフトレジス
タ回路と、このシフトレジスタ回路から入力される【ラ
イン分の画素データを保持するラッチ回路と、このラッ
チ回路から人力される！ライン分の各画素データをパル
ス幅変、ＩＡＩ Ｌで薄膜トランジスタアレイの対応す
る画素のソース７１極にアナログ映像信号として出力す
るパルス幅変調回路を備えたことを特徴とする。
く作用〉
一連の所定ビット数の画素データからなるディジタル映
像信号は、シフトレジスタ回路に１ラインずつ逐次格納
され、次いで１ライン分の画素データがラッチ回路に出
力されて保持される。パルス幅変調回路は、上記ラッチ
回路から人力される１ライン分の各画素データをパルス
幅変調して薄膜トランジスタ（’ｒｌ；’Ｔ）アレイの
対応する画素のソース？ｌｔ 掻にアナログ映像信号と
して出力する。
像信号は、シフトレジスタ回路に１ラインずつ逐次格納
され、次いで１ライン分の画素データがラッチ回路に出
力されて保持される。パルス幅変調回路は、上記ラッチ
回路から人力される１ライン分の各画素データをパルス
幅変調して薄膜トランジスタ（’ｒｌ；’Ｔ）アレイの
対応する画素のソース？ｌｔ 掻にアナログ映像信号と
して出力する。
従って、大画面、高画質の’ｒＦＴアレイにおいて画素
数の増大で１つの画素データに許される書込時間が短（
なっても、従来のアナログ映像信号入力方式のように取
り込んだ映像信号が不正確にならず、Ｔ Ｆ Ｔアレイ
の表示品質が悪化しない。また、ラッチ回路からの各画
素データをパルス幅変調してアナログ映像信号として出
ツノするので、従来のディジタル映像信号入力方式のよ
うな複雑で高価なデコーダや駆動電圧回路が不要になる
。
数の増大で１つの画素データに許される書込時間が短（
なっても、従来のアナログ映像信号入力方式のように取
り込んだ映像信号が不正確にならず、Ｔ Ｆ Ｔアレイ
の表示品質が悪化しない。また、ラッチ回路からの各画
素データをパルス幅変調してアナログ映像信号として出
ツノするので、従来のディジタル映像信号入力方式のよ
うな複雑で高価なデコーダや駆動電圧回路が不要になる
。
〈実施例〉
以下、本発明を図示の実施例により詳細に説明する。
第１図は本発明の成品表示装置の駆動回路の一実施例を
示すブロック図であり、ｌは同期信号Ｓを受けてクロッ
クＣ＋ 、ラッチパルスＰｒなどのタイミング信号を発
生ずるタイミング発生回路、２は上記クロックＣ１を受
けてｎ＋Ｉビットの画素データＰｉ（Ｄｎ、・＝、Ｄｏ
）の自信の集合（ｉ＝ ｌ 〜ｍ）（第７図参照）から
なる【ライン分のディジタルの映像信号Ｖｄを順次格納
するシフトレジスタ回路、３は上記ラッチパルスＰｒを
受けてシフトレジスタ回路２からの１ライン分の画素デ
ータを１水平走査期間の間保持するラッチ回路、４はこ
のラッチ回踏３から人力される【ライン分の画素データ
を、クロックＣ＋によりタイミング発生器５で発生され
る比較用信号Ｃ６に基づいてパルス幅変Ｒ（ＰＷＭ）す
るパルス幅変調回路である。
示すブロック図であり、ｌは同期信号Ｓを受けてクロッ
クＣ＋ 、ラッチパルスＰｒなどのタイミング信号を発
生ずるタイミング発生回路、２は上記クロックＣ１を受
けてｎ＋Ｉビットの画素データＰｉ（Ｄｎ、・＝、Ｄｏ
）の自信の集合（ｉ＝ ｌ 〜ｍ）（第７図参照）から
なる【ライン分のディジタルの映像信号Ｖｄを順次格納
するシフトレジスタ回路、３は上記ラッチパルスＰｒを
受けてシフトレジスタ回路２からの１ライン分の画素デ
ータを１水平走査期間の間保持するラッチ回路、４はこ
のラッチ回踏３から人力される【ライン分の画素データ
を、クロックＣ＋によりタイミング発生器５で発生され
る比較用信号Ｃ６に基づいてパルス幅変Ｒ（ＰＷＭ）す
るパルス幅変調回路である。
まｌこ、６は！フィールドまたは１水平走査期間毎に上
記パルス幅変調回路４の出力信号を反転させるデータ反
転回路、７はこのデータ反転回路０からの出力信号のレ
ベルをシフトするレベルシフタ回路、８はこのレベルシ
フタ回路７の出力信号をアナログの動作電圧に変換して
Ｔｌ？’Ｌ”アレイ９の各ソースライン１０．１０謂に
供給する出力回路、１２はタイミング発生回路ｌがらの
制御信号Ｃ３を受けてＴＦＴアレイ９の各ゲートライン
【１．１１．・・・に走査パルスを供給するゲート駆動
回路である。
記パルス幅変調回路４の出力信号を反転させるデータ反
転回路、７はこのデータ反転回路０からの出力信号のレ
ベルをシフトするレベルシフタ回路、８はこのレベルシ
フタ回路７の出力信号をアナログの動作電圧に変換して
Ｔｌ？’Ｌ”アレイ９の各ソースライン１０．１０謂に
供給する出力回路、１２はタイミング発生回路ｌがらの
制御信号Ｃ３を受けてＴＦＴアレイ９の各ゲートライン
【１．１１．・・・に走査パルスを供給するゲート駆動
回路である。
上記シフトレジスタ回路２は、画素データが例えば４ビ
ツトである場合、第２図に示すようにｍ回のクロックＣ
１に同期して１ライン分の画素データＰ １（Ｄｎ、−
、Ｄｏ〕（ｉ＝ Ｉ −ｍ）を順次格納する一方、上記
ラッチ回踏３は、格納完了時に入力されろラッチパルス
Ｐ「を受けて、シフトレジスタ回路２から１ライン分の
格納画素データを取り込んでこれを１水平走査期間の間
保持し、この間にシフトレジスタ回路２が次の１ライン
分の画素データを格納する。
ツトである場合、第２図に示すようにｍ回のクロックＣ
１に同期して１ライン分の画素データＰ １（Ｄｎ、−
、Ｄｏ〕（ｉ＝ Ｉ −ｍ）を順次格納する一方、上記
ラッチ回踏３は、格納完了時に入力されろラッチパルス
Ｐ「を受けて、シフトレジスタ回路２から１ライン分の
格納画素データを取り込んでこれを１水平走査期間の間
保持し、この間にシフトレジスタ回路２が次の１ライン
分の画素データを格納する。
上記タイミング発生回路５は、第３図に示すように、４
個のディレイドフリップフロップ１３を直列に接続して
なる４ビツトの２進カウンタであり、最下段のフリップ
フロップに人力されるクロックＣＩを計数し、計数結果
を４ピツｊ・の比較用信号ｃｔ（Ｑ＊、・・・、Ｑ、）
としてパルス幅変ＷＭ回路４に出力する。また、パルス
幅変調回路４は、ｍ個の４ビツトコンパレータＩ４を並
列に配置してなり、各コンパレータ１４は、一方の入力
端子にラッチ回路３から入力される対応する画素データ
Ｐｉ（Ｄ、、・・・。
個のディレイドフリップフロップ１３を直列に接続して
なる４ビツトの２進カウンタであり、最下段のフリップ
フロップに人力されるクロックＣＩを計数し、計数結果
を４ピツｊ・の比較用信号ｃｔ（Ｑ＊、・・・、Ｑ、）
としてパルス幅変ＷＭ回路４に出力する。また、パルス
幅変調回路４は、ｍ個の４ビツトコンパレータＩ４を並
列に配置してなり、各コンパレータ１４は、一方の入力
端子にラッチ回路３から入力される対応する画素データ
Ｐｉ（Ｄ、、・・・。
■〕、）を上記比較用信号（Ｃ３，・・・、Ｑ、）と比
較して、Ｐ ｉがＣ２よりも大きいとき“じを、Ｐｉが
Ｃ１よりら大きくないとき“０”を夫々出力信号ＰＯと
して出力する。つまり、比較用信号Ｃ！はクロックＣＩ
が１つ人力されるたびにインクリメントし、これが画像
データ２１以上になると、それまで“１”であった出力
信号ＰＯが０″になるから、２進カウンタたるタイミン
グ発生回路５の計数−循期間に対する上記出力信号ＰＯ
が“ビである期間の比で出力信号ＰＯのパルスデューテ
ィが一意的に決まり、画素データがパルス幅変調される
のである。
較して、Ｐ ｉがＣ２よりも大きいとき“じを、Ｐｉが
Ｃ１よりら大きくないとき“０”を夫々出力信号ＰＯと
して出力する。つまり、比較用信号Ｃ！はクロックＣＩ
が１つ人力されるたびにインクリメントし、これが画像
データ２１以上になると、それまで“１”であった出力
信号ＰＯが０″になるから、２進カウンタたるタイミン
グ発生回路５の計数−循期間に対する上記出力信号ＰＯ
が“ビである期間の比で出力信号ＰＯのパルスデューテ
ィが一意的に決まり、画素データがパルス幅変調される
のである。
さらに、データ反転回路６は、上記パルス幅変調回路４
の各出ノＪ信号ＰＯを一方の入力端子に受け、他方の入
力端子にタイミング発生器５からの共通の極性切換信号
Ｃ４を受けるｍ個の排他的論理和ゲート１５からなる。
の各出ノＪ信号ＰＯを一方の入力端子に受け、他方の入
力端子にタイミング発生器５からの共通の極性切換信号
Ｃ４を受けるｍ個の排他的論理和ゲート１５からなる。
そして、極性切換信号ｃ４が、タイミング発生回路５の
計数−循期間（クロックＣＩの２４個分の期間）叩ち１
水平走査期間毎１ごｌ” 、 ”０”と交互に変化する
ようになっている。従って、パルス幅変調された上記出
力信号ＰＯは、極性切換信号Ｃ４が“０“のときは、そ
のまま出力され、“じのときは反転して出力される。
計数−循期間（クロックＣＩの２４個分の期間）叩ち１
水平走査期間毎１ごｌ” 、 ”０”と交互に変化する
ようになっている。従って、パルス幅変調された上記出
力信号ＰＯは、極性切換信号Ｃ４が“０“のときは、そ
のまま出力され、“じのときは反転して出力される。
上記レベルシフタ回路７は、第４図に示すように、デー
タ反転回路６からのパルス幅変シ１１された各出力信号
をＴ ｒｉ’ Ｔアレイ９のダイナミックレンジに適合
するようにレベルシフトさせ、レベルシフトさせた信号
を抵抗１６を介してコンデンサ１７に人力して、パルス
デューティに応じたアナログの電圧値をコンデンサ１７
の端子に得る。また、出力回路８は、各コンデンサ１７
の端子電圧を維持して出力するｍ個のボルテージフォロ
ワＩ８からなる。
タ反転回路６からのパルス幅変シ１１された各出力信号
をＴ ｒｉ’ Ｔアレイ９のダイナミックレンジに適合
するようにレベルシフトさせ、レベルシフトさせた信号
を抵抗１６を介してコンデンサ１７に人力して、パルス
デューティに応じたアナログの電圧値をコンデンサ１７
の端子に得る。また、出力回路８は、各コンデンサ１７
の端子電圧を維持して出力するｍ個のボルテージフォロ
ワＩ８からなる。
上記構成の液晶表示装置の駆動回路の動作について次に
述べる。
述べる。
ｍ個の４ビツトの画素データＰｉ（Ｄ３．・・・、 Ｄ
ａ）に＝１〜ＩＭ）からなる１９１２分のディジタル
の映像信号Ｖ（ｌは、クロックＣ１に同期してシフトレ
ジスタ回路２に順次格納され、次いでラッチパルスＰｒ
を受けるラッチ回路３に取り込まれてここで１水平走査
期間の間保持される一方、この間に次の１ライン分の映
像信号Ｖｄがシフトレジスタ回路２に格納される。ラッ
チ回路３に保持された各画素データＰｉは、タイミング
発生器５からの比較用信号Ｃ１を受けろパルス幅変調回
路４によってデータに対応するパルスデューティをもつ
出力信号ｐｏに変換され、極性切換信号Ｃ４を受けるデ
ータ反転回路６を経て１水平走査期間毎に反転されてレ
ベルシフタ回路７に出力される。従って、例えば最初の
１ライン分の画素データの第１画素データＰ１がＰ、（
０，０，１，１）の場合、変換された出力信号１）０は
、Ｉ６クロツクに相当Ｊ゛るパルス全幅のうら３クロッ
ク分が“ビで１３クロック分が“０″である３／Ｉ６の
デユーティを６つパルスとしてそのままレベルシフタ回
路７に出ツノされ、次の１ライン分の同じ画素データＰ
、（０，０，１゜ｌ）の出力信号１）Ｏは、上記パルス
を反転した３クロック分が“０“で１３クロック分が“
ビである１ ３／Ｉ ６のデユーティをもつパルスとな
ってレベルシフタ回路７に出力される。次いで、レベル
シフタ回路７は、データ反転回路６からの１ライン分の
上記出力信号をアナログの動作電圧に変換して、出力回
路８を介してＴ Ｆ′ｒアレイ９の各ソースライン１０
，１０．・・・に供給する。一方、Ｔｌ？′Ｖアレイ９
の各ゲートラインＩ １，１１．・・・には、ゲート駆
動回路１２から走査パルスが出力され、これによってＴ
ＦＴアレイ９の各画素が上記動作電圧に応じて順次駆動
され、画徴が表示される。
ａ）に＝１〜ＩＭ）からなる１９１２分のディジタル
の映像信号Ｖ（ｌは、クロックＣ１に同期してシフトレ
ジスタ回路２に順次格納され、次いでラッチパルスＰｒ
を受けるラッチ回路３に取り込まれてここで１水平走査
期間の間保持される一方、この間に次の１ライン分の映
像信号Ｖｄがシフトレジスタ回路２に格納される。ラッ
チ回路３に保持された各画素データＰｉは、タイミング
発生器５からの比較用信号Ｃ１を受けろパルス幅変調回
路４によってデータに対応するパルスデューティをもつ
出力信号ｐｏに変換され、極性切換信号Ｃ４を受けるデ
ータ反転回路６を経て１水平走査期間毎に反転されてレ
ベルシフタ回路７に出力される。従って、例えば最初の
１ライン分の画素データの第１画素データＰ１がＰ、（
０，０，１，１）の場合、変換された出力信号１）０は
、Ｉ６クロツクに相当Ｊ゛るパルス全幅のうら３クロッ
ク分が“ビで１３クロック分が“０″である３／Ｉ６の
デユーティを６つパルスとしてそのままレベルシフタ回
路７に出ツノされ、次の１ライン分の同じ画素データＰ
、（０，０，１゜ｌ）の出力信号１）Ｏは、上記パルス
を反転した３クロック分が“０“で１３クロック分が“
ビである１ ３／Ｉ ６のデユーティをもつパルスとな
ってレベルシフタ回路７に出力される。次いで、レベル
シフタ回路７は、データ反転回路６からの１ライン分の
上記出力信号をアナログの動作電圧に変換して、出力回
路８を介してＴ Ｆ′ｒアレイ９の各ソースライン１０
，１０．・・・に供給する。一方、Ｔｌ？′Ｖアレイ９
の各ゲートラインＩ １，１１．・・・には、ゲート駆
動回路１２から走査パルスが出力され、これによってＴ
ＦＴアレイ９の各画素が上記動作電圧に応じて順次駆動
され、画徴が表示される。
このように、上記実施例では、ディジタルの映像信号Ｖ
ｄを１ライン分ずつ直接シフトレジスタ回路２に格納し
、これをラッチ回路３でＩ水平期間の間保持するととも
に、ラッチ回路３からの各画素データを簡素な構成のパ
ルス幅変調回路４でパルス幅変調してアナログの映像信
号を得るようにしているので、Ｔｒ；’Ｔアレイ９の大
画面、高画質化で各画素データのシフトレジスタ回路へ
の書込時間が短くなってら、従来のアナログ映像信号入
力方式のように書き込んだ映像信号が不正確にならず、
Ｔ Ｉ？ Ｔアレイ９の表示品質が悪化せず、また従来
のディジタル映像信号人力方式のような複雑で高価なデ
コーダや駆動電圧回路が不要になる。
ｄを１ライン分ずつ直接シフトレジスタ回路２に格納し
、これをラッチ回路３でＩ水平期間の間保持するととも
に、ラッチ回路３からの各画素データを簡素な構成のパ
ルス幅変調回路４でパルス幅変調してアナログの映像信
号を得るようにしているので、Ｔｒ；’Ｔアレイ９の大
画面、高画質化で各画素データのシフトレジスタ回路へ
の書込時間が短くなってら、従来のアナログ映像信号入
力方式のように書き込んだ映像信号が不正確にならず、
Ｔ Ｉ？ Ｔアレイ９の表示品質が悪化せず、また従来
のディジタル映像信号人力方式のような複雑で高価なデ
コーダや駆動電圧回路が不要になる。
また、上記実施例では、データ反転回路６を設けてパル
ス幅変調された出力信号を１水平走査期間ごとに反転さ
せているので、従来のアナログ映１象信号人力方式の場
合のように極性反転回路を別途設けずとも、ＴＦＴアレ
イ９を交流駆動することができ、’Ｉ’ Ｉ？ ’ｒの
液晶の寿命を延ばすことができる。さらに、ディジタル
の映像信号をアナログ変換ずろ方式であるから、シフト
レジスタ回路２への入力を水平走査周期に同期させる必
要がなく、外部においてノンインターレス変換などでデ
ィジタル処理された信号を直接扱うことらできろ。
ス幅変調された出力信号を１水平走査期間ごとに反転さ
せているので、従来のアナログ映１象信号人力方式の場
合のように極性反転回路を別途設けずとも、ＴＦＴアレ
イ９を交流駆動することができ、’Ｉ’ Ｉ？ ’ｒの
液晶の寿命を延ばすことができる。さらに、ディジタル
の映像信号をアナログ変換ずろ方式であるから、シフト
レジスタ回路２への入力を水平走査周期に同期させる必
要がなく、外部においてノンインターレス変換などでデ
ィジタル処理された信号を直接扱うことらできろ。
なお、本発明が図示の実施例に限られないのはいうまで
しない。
しない。
〈発明の効果〉
以上の説明で明らかなように、本発明の液晶表示装置の
駆動回路は、一連の所定ビット数の画素データからなる
ディジタル映像信号を１ラインずつシフトレジスタ回路
に格納し、このＩライン分の画素データをラッチ回路で
保持した後、パルス幅変調回路でパルス幅変調して、薄
膜Ｉ・ランノスタアレイの対応する画素のソース電極に
アナ【Ｊグ映像信号として出力するようにしているので
、薄膜トランジスタアレイの大画面、高画質化で人力映
像信号の書込時間が短くなっても、従来のアナログ映像
信号入力方式のように書き込まれた映像信号が不正確に
ならず、液晶の表示品質が悪化することがないうえ、従
来のディジタル映像入力方式のような複雑で高価なデコ
ーダや駆動電圧回路が不要になって、駆動回路の低廉化
を図ることができる。
駆動回路は、一連の所定ビット数の画素データからなる
ディジタル映像信号を１ラインずつシフトレジスタ回路
に格納し、このＩライン分の画素データをラッチ回路で
保持した後、パルス幅変調回路でパルス幅変調して、薄
膜Ｉ・ランノスタアレイの対応する画素のソース電極に
アナ【Ｊグ映像信号として出力するようにしているので
、薄膜トランジスタアレイの大画面、高画質化で人力映
像信号の書込時間が短くなっても、従来のアナログ映像
信号入力方式のように書き込まれた映像信号が不正確に
ならず、液晶の表示品質が悪化することがないうえ、従
来のディジタル映像入力方式のような複雑で高価なデコ
ーダや駆動電圧回路が不要になって、駆動回路の低廉化
を図ることができる。
第１図は本発明の液晶表示装置の駆動回路の一実施例を
示すブロック図、第２図は第１図のシフトレジスタ回路
等を示す詳細図、第３図は第１図のパルス幅変調回路等
を示す詳細図、第４図は第１図のレベルシフタ回路等を
示す詳細図、第５図。 第６図は従来のアナログ映像信号入力方式の駆動回路を
示すブロック図、第７図は従来のディジタル映像信号入
力方式の駆動回路を示すブロック図である。 ト・・タイミング発生回路、 ２・・・シフトレジスタ回路、３・・・ラッチ回路、４
・・・パルス幅変調回路、９・・・ＴＦＴアレイ、＋
０．１０．・・・ソースライン、 １１、ＩＩ・・・ゲートライン、 １２・・・ゲート駆動回路、 Ｖｄ・・・ディジタル映像信号。 特 許 出 願 人 シャープ株式会社代 理 人
弁理士 青白 葆 ほか１名第２図 ζ４ 第４Ｊ 鴫−１゜ 第７図
示すブロック図、第２図は第１図のシフトレジスタ回路
等を示す詳細図、第３図は第１図のパルス幅変調回路等
を示す詳細図、第４図は第１図のレベルシフタ回路等を
示す詳細図、第５図。 第６図は従来のアナログ映像信号入力方式の駆動回路を
示すブロック図、第７図は従来のディジタル映像信号入
力方式の駆動回路を示すブロック図である。 ト・・タイミング発生回路、 ２・・・シフトレジスタ回路、３・・・ラッチ回路、４
・・・パルス幅変調回路、９・・・ＴＦＴアレイ、＋
０．１０．・・・ソースライン、 １１、ＩＩ・・・ゲートライン、 １２・・・ゲート駆動回路、 Ｖｄ・・・ディジタル映像信号。 特 許 出 願 人 シャープ株式会社代 理 人
弁理士 青白 葆 ほか１名第２図 ζ４ 第４Ｊ 鴫−１゜ 第７図
Claims (1)
- （１）薄膜トランジスタアレイからなるアクティブマト
リックス表示装置のソースラインを駆動する駆動回路に
おいて、 一連の所定ビット数の画素データからなるディジタル映
像信号を１ラインずつ逐次格納するシフトレジスタ回路
と、このシフトレジスタ回路から入力される１ライン分
の画素データを保持するラッチ回路と、このラッチ回路
から入力される１ライン分の各画素データをパルス幅変
調して薄膜トランジスタアレイの対応する画素のソース
電極にアナログ映像信号として出力するパルス幅変調回
路を備えたことを特徴とする液晶表示装置の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132121A JP2747326B2 (ja) | 1989-05-24 | 1989-05-24 | 液晶表示装置の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132121A JP2747326B2 (ja) | 1989-05-24 | 1989-05-24 | 液晶表示装置の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02309317A true JPH02309317A (ja) | 1990-12-25 |
| JP2747326B2 JP2747326B2 (ja) | 1998-05-06 |
Family
ID=15073902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1132121A Expired - Fee Related JP2747326B2 (ja) | 1989-05-24 | 1989-05-24 | 液晶表示装置の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2747326B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6977392B2 (en) | 1991-08-23 | 2005-12-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| JP2006251772A (ja) * | 2005-03-11 | 2006-09-21 | Chi Mei Optoelectronics Corp | 液晶ディスプレイの駆動回路 |
| US7420628B1 (en) | 1991-02-16 | 2008-09-02 | Semiconductor Energy Laboratory Co., Ltd. | Method of making an active-type LCD with digitally graded display |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961818A (ja) * | 1982-10-01 | 1984-04-09 | Seiko Epson Corp | 液晶表示装置 |
-
1989
- 1989-05-24 JP JP1132121A patent/JP2747326B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961818A (ja) * | 1982-10-01 | 1984-04-09 | Seiko Epson Corp | 液晶表示装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7420628B1 (en) | 1991-02-16 | 2008-09-02 | Semiconductor Energy Laboratory Co., Ltd. | Method of making an active-type LCD with digitally graded display |
| US7479939B1 (en) | 1991-02-16 | 2009-01-20 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
| US6977392B2 (en) | 1991-08-23 | 2005-12-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| JP2006251772A (ja) * | 2005-03-11 | 2006-09-21 | Chi Mei Optoelectronics Corp | 液晶ディスプレイの駆動回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2747326B2 (ja) | 1998-05-06 |
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