JPH02309646A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02309646A JPH02309646A JP13088589A JP13088589A JPH02309646A JP H02309646 A JPH02309646 A JP H02309646A JP 13088589 A JP13088589 A JP 13088589A JP 13088589 A JP13088589 A JP 13088589A JP H02309646 A JPH02309646 A JP H02309646A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法、とりわけ、ＭＯ８型
半導体装置の製造に好適なプロセス技術に関するもので
ある。
半導体装置の製造に好適なプロセス技術に関するもので
ある。
従来の技術
近年、半導体装置の高集積化に伴い、素子寸法が微細化
されてきた。通常のＬＤＤ構造のＭＯＳトランジスタで
は、ゲート長が短くなるとドレイン近傍の電界強度が増
加してゲート側壁酸化膜やゲート酸化膜に注入されるホ
ットキャリアの発生が増大し、トランジスタの特性劣化
という信頼性の低下をもたらすことが知られている。こ
のホットキャリア効果を抑えるために、ドレイン近傍の
電界強度を減少させるとともに、ゲート（Ｉｌｌｌｌ壁
膜化膜ホットキャリアの注入を低減する対策をなしたも
のとして、ゲートとドレインとが十分オーバーラツプし
たＬＤＤ構造を持つＭＯ８型半導体装置があり、以下に
、この従来のＭＯ８型半導体装置について、第２図を用
いて製造工程順に説明するヶ 第２図（ａ）〜（ｄ）において、２１はｐ型シリコン基
板、２２はゲート酸化膜、２３ａ、２３ｂおよび２３ｃ
はポリシリコン膜、２４ａおよび２４ｂは堆積酸化膜、
２５はレジスト膜、２６はリンイオン、２７はｎ型低濃
度拡散層、２８は側壁酸化膜、２９はヒ素イオン、３０
はｎ型高濃度拡散層である。
されてきた。通常のＬＤＤ構造のＭＯＳトランジスタで
は、ゲート長が短くなるとドレイン近傍の電界強度が増
加してゲート側壁酸化膜やゲート酸化膜に注入されるホ
ットキャリアの発生が増大し、トランジスタの特性劣化
という信頼性の低下をもたらすことが知られている。こ
のホットキャリア効果を抑えるために、ドレイン近傍の
電界強度を減少させるとともに、ゲート（Ｉｌｌｌｌ壁
膜化膜ホットキャリアの注入を低減する対策をなしたも
のとして、ゲートとドレインとが十分オーバーラツプし
たＬＤＤ構造を持つＭＯ８型半導体装置があり、以下に
、この従来のＭＯ８型半導体装置について、第２図を用
いて製造工程順に説明するヶ 第２図（ａ）〜（ｄ）において、２１はｐ型シリコン基
板、２２はゲート酸化膜、２３ａ、２３ｂおよび２３ｃ
はポリシリコン膜、２４ａおよび２４ｂは堆積酸化膜、
２５はレジスト膜、２６はリンイオン、２７はｎ型低濃
度拡散層、２８は側壁酸化膜、２９はヒ素イオン、３０
はｎ型高濃度拡散層である。
まず、ｐ型シリコン基板２１にゲート酸化膜２２を成長
させ、その上にポリシリコン２３ａを４００ｎｍ成長し
た後、高濃度リンを気相拡散し低抵抗膜とする。続いて
ＣＶＤ法により堆積酸化膜２４ａを形、成し、露光現像
により所望のパターンのレジスト膜２５を形成する。こ
の時の状態を第２図（ａ）に示す。
させ、その上にポリシリコン２３ａを４００ｎｍ成長し
た後、高濃度リンを気相拡散し低抵抗膜とする。続いて
ＣＶＤ法により堆積酸化膜２４ａを形、成し、露光現像
により所望のパターンのレジスト膜２５を形成する。こ
の時の状態を第２図（ａ）に示す。
次に、このパターン形成されたレジスト膜２５をマスク
として第２図（ｂ）に示すように、堆積酸化膜２４ａを
ドライエツチングにより選択除去した後、レジスト膜２
５を除去する。さらに、パターン転写された堆積酸化膜
２４ｂをマスクとして、ポリシリコン膜２３ａを一定時
間ドライエツチングし、被エツチング部の膜厚が約５０
ｎｍとなるポリシリコン膜２３ｂを形成する。その後、
この５０ｎｍのポリシリコン膜２３ｂを突き抜けるに十
分な加速エネルギー、例えば８０ｋｅＶのリンイオン２
６を注入し、ｎ型低濃度拡散層２７を形成する。
として第２図（ｂ）に示すように、堆積酸化膜２４ａを
ドライエツチングにより選択除去した後、レジスト膜２
５を除去する。さらに、パターン転写された堆積酸化膜
２４ｂをマスクとして、ポリシリコン膜２３ａを一定時
間ドライエツチングし、被エツチング部の膜厚が約５０
ｎｍとなるポリシリコン膜２３ｂを形成する。その後、
この５０ｎｍのポリシリコン膜２３ｂを突き抜けるに十
分な加速エネルギー、例えば８０ｋｅＶのリンイオン２
６を注入し、ｎ型低濃度拡散層２７を形成する。
次に、第２図（Ｃ）に示すように、ＣＶＤ法で堆積した
酸化膜を異方性エツチングでポリシリコン膜２３ｂの側
壁にのみ側壁酸化膜２８を残してサイドウオールを形成
する。
酸化膜を異方性エツチングでポリシリコン膜２３ｂの側
壁にのみ側壁酸化膜２８を残してサイドウオールを形成
する。
そして、第２図（ｄ）に示すように、堆積酸化膜２４ｂ
および側壁酸化膜２８をマスクとして、ドライエツチン
グによりポリシリコン膜２３ｂを選択除去し、ゲートと
なるポリシリコン膜２３ｃを形成した後、ヒ素イオン２
９を注入し、ｎ形高濃度拡散層３０を形成し、ゲートと
ドレインとが十分オーバラップしたＬＤＤ構造のＭＯ８
型半導体装置を形成する。
および側壁酸化膜２８をマスクとして、ドライエツチン
グによりポリシリコン膜２３ｂを選択除去し、ゲートと
なるポリシリコン膜２３ｃを形成した後、ヒ素イオン２
９を注入し、ｎ形高濃度拡散層３０を形成し、ゲートと
ドレインとが十分オーバラップしたＬＤＤ構造のＭＯ８
型半導体装置を形成する。
発明が解決しようとする課題
しかしながら上記の従来方法では、エツチング速度の変
化により、エツチング後のポリシリコン膜厚を一定にす
ることが難しく、ｎ型低濃度拡散層を再現性よく形成す
ることが困難であるという問題があった。また、エツチ
ング速度のウェハ面内ばらつきにより、ｎ型低濃度拡散
層が不均一になり、トランジスタ特性のばらつきが増大
するという問題もあった。
化により、エツチング後のポリシリコン膜厚を一定にす
ることが難しく、ｎ型低濃度拡散層を再現性よく形成す
ることが困難であるという問題があった。また、エツチ
ング速度のウェハ面内ばらつきにより、ｎ型低濃度拡散
層が不均一になり、トランジスタ特性のばらつきが増大
するという問題もあった。
課題を解決するための手段
上記問題点を解決するために、本発明の方法は、第１の
ポリシリコン膜および絶縁膜を積層形成する工程とこの
第１のポリシリコン膜上の絶縁膜に所定形状の溝を形成
する工程と前記溝に第２のポリシリコン膜を埋め込む選
択エピタキシャル工程と第１のポリシリコン膜および第
２のポリシリコン膜上からイオン注入により拡゛散層を
形成する工程とをそなえたものである。
ポリシリコン膜および絶縁膜を積層形成する工程とこの
第１のポリシリコン膜上の絶縁膜に所定形状の溝を形成
する工程と前記溝に第２のポリシリコン膜を埋め込む選
択エピタキシャル工程と第１のポリシリコン膜および第
２のポリシリコン膜上からイオン注入により拡゛散層を
形成する工程とをそなえたものである。
作用
本発明の方法によれば、ｎ型低濃度拡散層形成時の基板
上の膜厚を薄膜成長で生じるばらつき程度に低減でき、
再現性よ（、しかも均一なｎ型低濃度拡散層を形成する
ことができ、また、ゲート長は堆積酸化膜の溝の幅でき
まるので、微細でかつ信頼性の高い、ゲートとドレイン
とが十分オーバラップしたＬＤＤ構造のＭＯ８型半導体
装置を実現できる。
上の膜厚を薄膜成長で生じるばらつき程度に低減でき、
再現性よ（、しかも均一なｎ型低濃度拡散層を形成する
ことができ、また、ゲート長は堆積酸化膜の溝の幅でき
まるので、微細でかつ信頼性の高い、ゲートとドレイン
とが十分オーバラップしたＬＤＤ構造のＭＯ８型半導体
装置を実現できる。
実施例
以下に、本発明のＭＯ５型半導体装置の製造方法を、第
１図（ａ）〜（ｅ）の工程順断面図を参照しながら説明
する。
１図（ａ）〜（ｅ）の工程順断面図を参照しながら説明
する。
第１図（ａ）〜（ｅ）において、１はｐ型シリコン基板
、２はゲート酸化膜、３ａおよび３ｂはポリシリコン膜
、４ａおよび４ｂは堆積酸化膜、５はレジスト膜、６ａ
および６ｂはポリシリコン膜、７はリンイオン、８はｎ
型低濃度拡散層、９は側壁酸化膜、１０はヒ素イオン、
１１はｎ型高濃度拡散層である。
、２はゲート酸化膜、３ａおよび３ｂはポリシリコン膜
、４ａおよび４ｂは堆積酸化膜、５はレジスト膜、６ａ
および６ｂはポリシリコン膜、７はリンイオン、８はｎ
型低濃度拡散層、９は側壁酸化膜、１０はヒ素イオン、
１１はｎ型高濃度拡散層である。
まず、ｐ型シリコン基板１に１０ｎｍのゲート酸化膜２
を成長させ、その上にポリシリコン３ａを５０ｎｍ成長
した後、高濃度リンを気相拡散し低唇抗膜とする。続い
てＣＶＤ法により堆積酸化膜４ａを５００ｎｍ形成させ
た後、露光現像により、所望のパターンのレジスト膜５
を形成する。
を成長させ、その上にポリシリコン３ａを５０ｎｍ成長
した後、高濃度リンを気相拡散し低唇抗膜とする。続い
てＣＶＤ法により堆積酸化膜４ａを５００ｎｍ形成させ
た後、露光現像により、所望のパターンのレジスト膜５
を形成する。
この時の状態を第１図（ａ）に示す。
次に、このパターン形成されたレジスト膜５をマスクと
して第１図（ｂ）に示すように、堆積酸化膜４ａをドラ
イエツチングにより選択除去し、所定形状の溝をもった
堆積酸化膜４ｂを形成する。レジスト膜５を除去した後
、ポリシリコン膜６ａを選択エピタキシャル法により４
００ｎｍ成長する。ポリシリコン膜６ａの選択エピタキ
シャル成長には、水素、ジクロルシランおよび塩化水素
の混合ガスを用い、圧力は３０ｍＴｏｒｒ、成長温度は
９００℃である。その後、高濃度リンを気相拡散し低抵
抗膜とする。
して第１図（ｂ）に示すように、堆積酸化膜４ａをドラ
イエツチングにより選択除去し、所定形状の溝をもった
堆積酸化膜４ｂを形成する。レジスト膜５を除去した後
、ポリシリコン膜６ａを選択エピタキシャル法により４
００ｎｍ成長する。ポリシリコン膜６ａの選択エピタキ
シャル成長には、水素、ジクロルシランおよび塩化水素
の混合ガスを用い、圧力は３０ｍＴｏｒｒ、成長温度は
９００℃である。その後、高濃度リンを気相拡散し低抵
抗膜とする。
第１図（Ｃ）に示すように、ウェットエツチングにより
堆積酸化膜４ｂを除去する。その後、ポリシリコン３ａ
を突き抜けるに十分な加速エネルギー、例えば８０ｋｅ
Ｖのリンイオン７を注入し、ｎ型低濃度拡散層８を形成
する。
堆積酸化膜４ｂを除去する。その後、ポリシリコン３ａ
を突き抜けるに十分な加速エネルギー、例えば８０ｋｅ
Ｖのリンイオン７を注入し、ｎ型低濃度拡散層８を形成
する。
その後、第１図（ｄ）に示すように、ＣＶＤ法で堆積し
た２５０ｎｍの酸化膜を異方性の高いドライエツチング
により、ポリシリコン膜６ａの側壁にのみ側壁酸化膜９
を形成し、サイドウオールとする。
た２５０ｎｍの酸化膜を異方性の高いドライエツチング
により、ポリシリコン膜６ａの側壁にのみ側壁酸化膜９
を形成し、サイドウオールとする。
そして、第１図（ｅ）に示すように、側壁酸化膜９をマ
スクとして、ポリシリコン膜３ａをドライエツチングし
、ゲートとなるポリシリコンＭ３ｂを形成する。この時
、ポリシリコン膜６ａもエツチングされ、ポリシリコン
膜６ｂとなる。最後に、ヒ素イオン１０を注入しｎ形高
濃度拡散層１１を形成し、ゲートとドレインとが十分オ
ーバラップしたＬＤＤ構造のＭＯ８型半導体装置を形成
する。
スクとして、ポリシリコン膜３ａをドライエツチングし
、ゲートとなるポリシリコンＭ３ｂを形成する。この時
、ポリシリコン膜６ａもエツチングされ、ポリシリコン
膜６ｂとなる。最後に、ヒ素イオン１０を注入しｎ形高
濃度拡散層１１を形成し、ゲートとドレインとが十分オ
ーバラップしたＬＤＤ構造のＭＯ８型半導体装置を形成
する。
本実施例では、堆積酸化膜に所定形状の溝を形成した後
ポリシリコンを選択エピタキシャル成長したが、堆積酸
化膜の代わりに塗布酸化膜の使用も可能である。
ポリシリコンを選択エピタキシャル成長したが、堆積酸
化膜の代わりに塗布酸化膜の使用も可能である。
発明の効果
本発明によれば、ｎ型低濃度拡散層形成時の基板上く膜
厚を薄膜成長で生じるばらつき程度に低減でき、再現性
よく、しかも均一なｎ型低濃度拡散層を形成することが
でき、また、ゲート長は堆積酸化膜の溝の幅できるので
、微細でかつ信頼性の高い、ゲートとドレインとが十分
オーバラップしたＬＤＤ構造のＭＯ３型半導体装置を実
現する優れたＭＯ８型半導体装置の製造方法を提供でき
る。
厚を薄膜成長で生じるばらつき程度に低減でき、再現性
よく、しかも均一なｎ型低濃度拡散層を形成することが
でき、また、ゲート長は堆積酸化膜の溝の幅できるので
、微細でかつ信頼性の高い、ゲートとドレインとが十分
オーバラップしたＬＤＤ構造のＭＯ３型半導体装置を実
現する優れたＭＯ８型半導体装置の製造方法を提供でき
る。
第１図（ａ）〜（ｅ）は本発明の一実施例におけるＭＯ
８型半導体装置の工程順断面図、第２図（ａ）〜（ｄ）
は従来のＭＯ８型半導体装置の工程順断面図である。 １・・・・・・ｐ型シリコン基板、２・・・・・・ゲー
ト酸化膜、３ａおよび３ｂ・・・・・・ポリシリコン膜
、４ａおよび４ｂ・・・・・・堆積酸化膜、５・・・・
・・レジスト膜、６ａおよび６ｂ・・・・・・ポリシリ
コン膜、７・・・・・・リンイオン、８・・・・・・ｎ
型低濃度拡散層、９・・・・・・側壁酸化膜、１０・・
・・・・ヒ素イオン、１１・・・・・・ｎ型高濃度拡散
層、２１・・・・・・ｐ型シリコン基板、２２・・・・
・・ゲート酸化膜、２３ａ、２３ｂおよび２３ｃ・・・
・・・ポリシリコン膜、２４ａおよび２４ｂ・・・・・
・堆積酸化膜、２５・・・・・・レジスト膜、２６・・
・・・・リンイオン、２７・・・・・・ｎ型低濃度拡散
層、２８・・・・・・側壁酸化膜、２９・・・・・・ヒ
素イオン、３０・・・・・・ｎ型高濃度拡散層。
８型半導体装置の工程順断面図、第２図（ａ）〜（ｄ）
は従来のＭＯ８型半導体装置の工程順断面図である。 １・・・・・・ｐ型シリコン基板、２・・・・・・ゲー
ト酸化膜、３ａおよび３ｂ・・・・・・ポリシリコン膜
、４ａおよび４ｂ・・・・・・堆積酸化膜、５・・・・
・・レジスト膜、６ａおよび６ｂ・・・・・・ポリシリ
コン膜、７・・・・・・リンイオン、８・・・・・・ｎ
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・・・・ヒ素イオン、１１・・・・・・ｎ型高濃度拡散
層、２１・・・・・・ｐ型シリコン基板、２２・・・・
・・ゲート酸化膜、２３ａ、２３ｂおよび２３ｃ・・・
・・・ポリシリコン膜、２４ａおよび２４ｂ・・・・・
・堆積酸化膜、２５・・・・・・レジスト膜、２６・・
・・・・リンイオン、２７・・・・・・ｎ型低濃度拡散
層、２８・・・・・・側壁酸化膜、２９・・・・・・ヒ
素イオン、３０・・・・・・ｎ型高濃度拡散層。
Claims (3)
- （１）第１のポリシリコン膜を形成する工程と前記第１
のポリシリコン膜上に所定形状の絶縁膜の溝を形成する
工程と前記溝に第２のポリシリコン膜を埋め込む選択エ
ピタキシャル工程と前記第１のポリシリコン膜および前
記第２のポリシリコン膜上からイオン注入により拡散層
を形成する工程とをそなえた半導体装置の製造方法。 - （２）第１のポリシリコン膜が４０〜８０ｎｍである請
求項（１）記載の半導体装置の製造方法。 - （３）絶縁膜がＣＶＤ堆積酸化膜もしくは塗布酸化膜で
ある請求項（１）記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13088589A JPH02309646A (ja) | 1989-05-24 | 1989-05-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13088589A JPH02309646A (ja) | 1989-05-24 | 1989-05-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02309646A true JPH02309646A (ja) | 1990-12-25 |
Family
ID=15044975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13088589A Pending JPH02309646A (ja) | 1989-05-24 | 1989-05-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02309646A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03268434A (ja) * | 1990-03-19 | 1991-11-29 | Fujitsu Ltd | 電界効果型トランジスタ及びその製造方法 |
| JPH0555248A (ja) * | 1991-08-26 | 1993-03-05 | Sharp Corp | 半導体装置の製造方法 |
| US5270234A (en) * | 1992-10-30 | 1993-12-14 | International Business Machines Corporation | Deep submicron transistor fabrication method |
-
1989
- 1989-05-24 JP JP13088589A patent/JPH02309646A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03268434A (ja) * | 1990-03-19 | 1991-11-29 | Fujitsu Ltd | 電界効果型トランジスタ及びその製造方法 |
| JPH0555248A (ja) * | 1991-08-26 | 1993-03-05 | Sharp Corp | 半導体装置の製造方法 |
| US5270234A (en) * | 1992-10-30 | 1993-12-14 | International Business Machines Corporation | Deep submicron transistor fabrication method |
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