JPH02309720A - カレントミラー回路 - Google Patents
カレントミラー回路Info
- Publication number
- JPH02309720A JPH02309720A JP1130853A JP13085389A JPH02309720A JP H02309720 A JPH02309720 A JP H02309720A JP 1130853 A JP1130853 A JP 1130853A JP 13085389 A JP13085389 A JP 13085389A JP H02309720 A JPH02309720 A JP H02309720A
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- Japan
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- current mirror
- circuit
- mirror circuit
- capacitor
- larger
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はカレントミラー回路に関するもので、特に集積
回路（以下ＩＣと呼ぶ）内で必然的に発生する浮遊容量
の影響を受けることなく、精度の高い回路での高速動作
を可能にしたものである。
回路（以下ＩＣと呼ぶ）内で必然的に発生する浮遊容量
の影響を受けることなく、精度の高い回路での高速動作
を可能にしたものである。
従来の技術
従来、この種のカレントミラー回路は、第４図に示すよ
うな構成であった。第４図において、ＩＲは基準電流源
、Ｑｒ、Ｑｌ、Ｑ２．Ｑ３． ・−・・。
うな構成であった。第４図において、ＩＲは基準電流源
、Ｑｒ、Ｑｌ、Ｑ２．Ｑ３． ・−・・。
Ｑｎはトランジスタ、Ｒｒ、Ｒ１１Ｒ２１Ｒ３１・・・
・−、Ｒｎは抵抗、ＳＷｌ、ＳＷ２．ＳＷ３． ・・・
−・・。
・−、Ｒｎは抵抗、ＳＷｌ、ＳＷ２．ＳＷ３． ・・・
−・・。
Ｓ Ｗ ｎはスイッチ回路である。ここでその動作につ
いて説明する。ダイオード接続された基準トランジスタ
Ｑｒに接続された電流源ＩＲからの定電流１ｃｒにより
、抵抗Ｒｒｌ：ＩｅｒＸＲｒなる電圧が発生し、ベース
が共通に接続された他のトランジスタＱｌ、Ｑ２．Ｑ３
．・・・・・・、Ｑｎのそれぞれのエミッタにも同一の
電圧が印加され、トランジスタＱ１のエミッタには、エ
ミッタ電流１ｅｌが、トランジスタＱ２のエミッタには
、エミッタ電流１ｅ２・・・・・・が発生し、これらの
エミッタ電流はそれぞれのコレクタからスイッチ回路Ｓ
ＷＩ。
いて説明する。ダイオード接続された基準トランジスタ
Ｑｒに接続された電流源ＩＲからの定電流１ｃｒにより
、抵抗Ｒｒｌ：ＩｅｒＸＲｒなる電圧が発生し、ベース
が共通に接続された他のトランジスタＱｌ、Ｑ２．Ｑ３
．・・・・・・、Ｑｎのそれぞれのエミッタにも同一の
電圧が印加され、トランジスタＱ１のエミッタには、エ
ミッタ電流１ｅｌが、トランジスタＱ２のエミッタには
、エミッタ電流１ｅ２・・・・・・が発生し、これらの
エミッタ電流はそれぞれのコレクタからスイッチ回路Ｓ
ＷＩ。
ＳＷ２．ＳＷ３．・・・・・・、ＳＷｎを通って電流出
力端Ｉｏに出力される。第４図の回路で、抵抗Ｒ１゜Ｒ
２，Ｒ３，・−・・−、Ｒｎを１：２：４：８・・・・
・・と重み付けし、スイッチ回路ＳＷＩ、ＳＷ２．ＳＷ
３゜・・・・・・、ＳＷｎを電流切り替えスイッチで構
成したものが重み付け電流発生型のＤ／Ａ変換回路であ
る。
力端Ｉｏに出力される。第４図の回路で、抵抗Ｒ１゜Ｒ
２，Ｒ３，・−・・−、Ｒｎを１：２：４：８・・・・
・・と重み付けし、スイッチ回路ＳＷＩ、ＳＷ２．ＳＷ
３゜・・・・・・、ＳＷｎを電流切り替えスイッチで構
成したものが重み付け電流発生型のＤ／Ａ変換回路であ
る。
このような従来回路では、第４図に示すように、ＩＣ内
でカレントミラー回路を構成するそれぞれのトランジス
タのベース−コレクタ間、コレフタルサブストレート間
には、浮遊容量Ｃｓが存在し、それぞれのトランジスタ
のコレクタに接続されているスイッチ回路のパルス電圧
が、この浮遊容量により共通ベース回路に誘導され、こ
のカレントミラー回路のセトリング時間を長くする、即
ち応答速度を低下するという大きな欠点を有していた。
でカレントミラー回路を構成するそれぞれのトランジス
タのベース−コレクタ間、コレフタルサブストレート間
には、浮遊容量Ｃｓが存在し、それぞれのトランジスタ
のコレクタに接続されているスイッチ回路のパルス電圧
が、この浮遊容量により共通ベース回路に誘導され、こ
のカレントミラー回路のセトリング時間を長くする、即
ち応答速度を低下するという大きな欠点を有していた。
発明が解決しようとする課題
本発明は、このような従来の問題点を解決するもので、
高精度特性と、高速度特性を同時に実現するものである
。
高精度特性と、高速度特性を同時に実現するものである
。
課題を解決するための手段
この問題点を解決するため本発明は、カレントミラー回
路を構成する複数個のトランジスタの共通ベースと、電
源Ｖｅ間または、接地間に上記の浮遊容量Ｃｓよりも大
きな容量を接続したものである。
路を構成する複数個のトランジスタの共通ベースと、電
源Ｖｅ間または、接地間に上記の浮遊容量Ｃｓよりも大
きな容量を接続したものである。
作用
この構成により、トランジスタの浮遊容量の影響がなく
なり、高速動作が可能となる。
なり、高速動作が可能となる。
実施例
第１図は本発明のカレントミラー回路の一実施例の構成
を示す図で、この実施例では、ベースが共通に接続され
、特性のバランスのとれた複数個のトランジスタの内、
基準トランジスタＱｒのエミッタは抵抗Ｒｒを介して電
源Ｖｅに、コレクタは基準電流源ＩＲに接続され、他の
トランジスタＱｌ、Ｑ２．Ｑ３．・・・・・・、Ｑｎの
エミッタは、それぞれ抵抗Ｒ１，Ｒ２，Ｒ３，・・・・
・・、Ｒｎを介して電源Ｖｅに接続され、コレクタは、
それぞれスイッチ回路ＳＷＩ、ＳＷ２．ＳＷ３．＝、Ｓ
Ｗｎを介して電流出力端１ｏに接続され、共通ベースと
、電源Ｖｅ又は接地間に容量Ｃが接続されている。この
容量Ｃの値は、上記複数個のＩＣ内トランジスタに発生
する浮遊容量Ｃｓよりも、大きなものが選択される。
を示す図で、この実施例では、ベースが共通に接続され
、特性のバランスのとれた複数個のトランジスタの内、
基準トランジスタＱｒのエミッタは抵抗Ｒｒを介して電
源Ｖｅに、コレクタは基準電流源ＩＲに接続され、他の
トランジスタＱｌ、Ｑ２．Ｑ３．・・・・・・、Ｑｎの
エミッタは、それぞれ抵抗Ｒ１，Ｒ２，Ｒ３，・・・・
・・、Ｒｎを介して電源Ｖｅに接続され、コレクタは、
それぞれスイッチ回路ＳＷＩ、ＳＷ２．ＳＷ３．＝、Ｓ
Ｗｎを介して電流出力端１ｏに接続され、共通ベースと
、電源Ｖｅ又は接地間に容量Ｃが接続されている。この
容量Ｃの値は、上記複数個のＩＣ内トランジスタに発生
する浮遊容量Ｃｓよりも、大きなものが選択される。
ここで、その動作について説明する。第４図の従来例で
説明したように、ＩＣ内カレントミラー回路を構成する
それぞれのトランジスタには、ベース−コレクタ間と、
コレクタ〜サブス・トレード間には浮遊容量Ｃｓが存在
する。一方、電流を切り替えて、電流出力端■０に出力
するか、接地点に流出するかをスイッチするスイッチ回
路ＳＷＩ。
説明したように、ＩＣ内カレントミラー回路を構成する
それぞれのトランジスタには、ベース−コレクタ間と、
コレクタ〜サブス・トレード間には浮遊容量Ｃｓが存在
する。一方、電流を切り替えて、電流出力端■０に出力
するか、接地点に流出するかをスイッチするスイッチ回
路ＳＷＩ。
ＳＷ２．ＳＷ３．・・・・・・、ＳＷｎはかなりの高速
動作が要求される。これらスイッチ回路が高速動作する
と、トランジスタＱ１．Ｑ２．Ｑ３．・・・・・・。
動作が要求される。これらスイッチ回路が高速動作する
と、トランジスタＱ１．Ｑ２．Ｑ３．・・・・・・。
Ｑｎのそれぞれのコレクタには、スイッチ動作の影響を
うけてパルス電圧が印加される。トランジスタのコレク
タ電圧のパルス的な変動は、浮遊容量Ｃｓにより、共通
ベースＣＢにパルス的な電圧変動を誘起する。特に共通
ベースＣＢは、入力インピーダンスが高いため、浮遊容
量によるパルス的電圧変化の影響をうけ易くなっている
。当然のことながら、共通ベースＣ８点電圧のパルス的
な変動は、それぞれのトランジスタの出力電流に直接影
響し、電流出力Ｉｏにリンギング、オーバシュートを発
生させ、高精度が要求される回路では、そのセトリング
時間が大きくなり、高速動作が不可能となる。第１図に
示す本発明の実施例では、共通ベースＣＢに大きな容量
Ｃが電源Ｖｅとの間に接続されており、それぞれのコレ
クタから共通ベースＣＢに誘導されるパルス電圧は、浮
遊容量Ｃｓと接続された容量Ｃで分圧されることになる
。容量Ｃの値を、浮遊容量Ｃｓよりも大きくするほどそ
の分圧値は大きくなり、１００倍の容量Ｃを接続すれば
、このカレントミラー回路で発生する不要なパルス成分
は、従来回路の１／１００となる。これは、容量Ｃの接
続により、共通ベースＣＢは浮遊界ｆｆ１ｃｓの影響を
実質的に受けなくなり、スイッチＳＷＩ、ＳＷ２．ＳＷ
３．・・・・・・。
うけてパルス電圧が印加される。トランジスタのコレク
タ電圧のパルス的な変動は、浮遊容量Ｃｓにより、共通
ベースＣＢにパルス的な電圧変動を誘起する。特に共通
ベースＣＢは、入力インピーダンスが高いため、浮遊容
量によるパルス的電圧変化の影響をうけ易くなっている
。当然のことながら、共通ベースＣ８点電圧のパルス的
な変動は、それぞれのトランジスタの出力電流に直接影
響し、電流出力Ｉｏにリンギング、オーバシュートを発
生させ、高精度が要求される回路では、そのセトリング
時間が大きくなり、高速動作が不可能となる。第１図に
示す本発明の実施例では、共通ベースＣＢに大きな容量
Ｃが電源Ｖｅとの間に接続されており、それぞれのコレ
クタから共通ベースＣＢに誘導されるパルス電圧は、浮
遊容量Ｃｓと接続された容量Ｃで分圧されることになる
。容量Ｃの値を、浮遊容量Ｃｓよりも大きくするほどそ
の分圧値は大きくなり、１００倍の容量Ｃを接続すれば
、このカレントミラー回路で発生する不要なパルス成分
は、従来回路の１／１００となる。これは、容量Ｃの接
続により、共通ベースＣＢは浮遊界ｆｆ１ｃｓの影響を
実質的に受けなくなり、スイッチＳＷＩ、ＳＷ２．ＳＷ
３．・・・・・・。
Ｓ Ｗ ｎが高速動作をしてもそのパルス電圧の影響は
受けな（なり、カレントミラー回路の高速動作が可能と
なる。第１図の実施例では容量Ｃを、電源Ｖｅとの間に
接続したが、他の電源でも、接地でもいずれでもよい。
受けな（なり、カレントミラー回路の高速動作が可能と
なる。第１図の実施例では容量Ｃを、電源Ｖｅとの間に
接続したが、他の電源でも、接地でもいずれでもよい。
次に、本発明のカレントミラー回路を用いたＤ／Ａ変換
回路の実施例を第２図に示す。第２図の実施例でのカレ
ントミラー回路を構成する抵抗Ｒ１、Ｒ２，Ｒ３，＝、
Ｒｎの値を、１ ：２：４・・・・・・と重み付けし、
それぞれのトランジスタのコレクタ電流をスイッチ回路
ＳＷＩ、ＳＷ２．ＳＷ３゜・・・・・・、ＳＷｎを通し
て加算して、電流出力端１゜に接続することにより、本
カレントミラー回路は重み付け電流発生回路として作動
するＤ／Ａ変換回路となる。このようなり／Ａ変換回路
は、すでに説明したものと同一の効果が得られ、ＩＣ内
トランジスタの浮遊容量による変換速度の影響を根絶す
ることが可能となり、高速Ｄ／Ａ変換回路が構成される
。
回路の実施例を第２図に示す。第２図の実施例でのカレ
ントミラー回路を構成する抵抗Ｒ１、Ｒ２，Ｒ３，＝、
Ｒｎの値を、１ ：２：４・・・・・・と重み付けし、
それぞれのトランジスタのコレクタ電流をスイッチ回路
ＳＷＩ、ＳＷ２．ＳＷ３゜・・・・・・、ＳＷｎを通し
て加算して、電流出力端１゜に接続することにより、本
カレントミラー回路は重み付け電流発生回路として作動
するＤ／Ａ変換回路となる。このようなり／Ａ変換回路
は、すでに説明したものと同一の効果が得られ、ＩＣ内
トランジスタの浮遊容量による変換速度の影響を根絶す
ることが可能となり、高速Ｄ／Ａ変換回路が構成される
。
第３図に示す実施例では、本発明のカレントミラー回路
を重み付け電流発生回路として作動させるＤ／Ａ変換回
路１を内蔵し、これにコンパレータ２と、逐次近似レジ
スタ３を接続し、逐次近似型Ａ／Ｄ変換回路を構成した
ものである。このＡ／Ｄ変換回路の場合も、ＩＣ内に発
生する浮遊容量の影響をうけることな（、高精度、高速
動作が可能ントミラー回路の共通ベースと、電源又は接
地間に容量Ｃを接続することにより、ＩＣ内に発生する
浮遊容量の影響を受けない高精度で高速のカレントミラ
ー回路の構成が可能となる。
を重み付け電流発生回路として作動させるＤ／Ａ変換回
路１を内蔵し、これにコンパレータ２と、逐次近似レジ
スタ３を接続し、逐次近似型Ａ／Ｄ変換回路を構成した
ものである。このＡ／Ｄ変換回路の場合も、ＩＣ内に発
生する浮遊容量の影響をうけることな（、高精度、高速
動作が可能ントミラー回路の共通ベースと、電源又は接
地間に容量Ｃを接続することにより、ＩＣ内に発生する
浮遊容量の影響を受けない高精度で高速のカレントミラ
ー回路の構成が可能となる。
第１図は本発明の一実施例によるカレントミラー回路の
回路図、第２図は同回路を用いた重み付け電流発生回路
の回路図、第３図は同回路を用いたＡ／Ｄ変換回路の回
路図を示す図、第４図は従来のカレントミラー回路の回
路図である。 ＩＲ・・・・・・基準電流源、Ｉｏ・・・・・・電流出
力端子、Ｑｒ、Ｑｌ、Ｑ２．Ｑ３．・・・・・・、Ｑｎ
・・・・・・トランジスタ、Ｒｒ、Ｒ１，Ｒ２，Ｒ３，
・・・・・・、Ｒｎ・・・・・・抵抗、ＳＷＩ 、ＳＷ
２．ＳＷ３．−、ＳＷｎ・・・・・・スイッチ回路、Ｃ
Ｂ・・・・・・共通ベース、Ｃ・・・・・・容量。 代理人の氏名 弁理士 粟野重孝 ほか１名第１図 第 ２ 口 １１３図 ＷＪ ４ 図
回路図、第２図は同回路を用いた重み付け電流発生回路
の回路図、第３図は同回路を用いたＡ／Ｄ変換回路の回
路図を示す図、第４図は従来のカレントミラー回路の回
路図である。 ＩＲ・・・・・・基準電流源、Ｉｏ・・・・・・電流出
力端子、Ｑｒ、Ｑｌ、Ｑ２．Ｑ３．・・・・・・、Ｑｎ
・・・・・・トランジスタ、Ｒｒ、Ｒ１，Ｒ２，Ｒ３，
・・・・・・、Ｒｎ・・・・・・抵抗、ＳＷＩ 、ＳＷ
２．ＳＷ３．−、ＳＷｎ・・・・・・スイッチ回路、Ｃ
Ｂ・・・・・・共通ベース、Ｃ・・・・・・容量。 代理人の氏名 弁理士 粟野重孝 ほか１名第１図 第 ２ 口 １１３図 ＷＪ ４ 図
Claims (2)
- （１）ベースが共通に接続された複数個のトランジスタ
を有し、そのトランジスタの内、基準トランジスタのエ
ミッタは抵抗を介して電源に、コレクタは基準電流源に
それぞれ接続し、他のトランジスタのエミッタはそれぞ
れ抵抗を介して上記電源に接続するとともに、コレクタ
はそれぞれスイッチ回路を介して電流出力端に接続し、
共通ベースと電源又は接地間に、上記複数個のトランジ
スタが有する浮遊容量よりも大きな容量を接続したこと
を特徴とするカレントミラー回路。 - （２）請求項１記載のカレントミラー回路を重み付け電
流発生回路として作動させるＤ／Ａ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1130853A JPH02309720A (ja) | 1989-05-24 | 1989-05-24 | カレントミラー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1130853A JPH02309720A (ja) | 1989-05-24 | 1989-05-24 | カレントミラー回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02309720A true JPH02309720A (ja) | 1990-12-25 |
Family
ID=15044224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1130853A Pending JPH02309720A (ja) | 1989-05-24 | 1989-05-24 | カレントミラー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02309720A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009044714A (ja) * | 2007-04-13 | 2009-02-26 | National Semiconductor Germany Ag | 少なくとも１個のデジタル・アナログ変換器を有する集積回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS571206A (en) * | 1980-06-03 | 1982-01-06 | Fuji Electric Co Ltd | Winding for stationary induction apparatus |
-
1989
- 1989-05-24 JP JP1130853A patent/JPH02309720A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS571206A (en) * | 1980-06-03 | 1982-01-06 | Fuji Electric Co Ltd | Winding for stationary induction apparatus |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009044714A (ja) * | 2007-04-13 | 2009-02-26 | National Semiconductor Germany Ag | 少なくとも１個のデジタル・アナログ変換器を有する集積回路装置 |
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