JPH023148A - 半導体記憶回路およびそのテスト方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶回路に関し、特に、絶縁ゲート型
電界効果トランジスタ（以下、ＭＯＳトランジスタと略
称する）と容量とからなる複数のメモリセルを用いたダ
イナミックＲＡＭ　（以下、ＤＲＡＭと略称する）のメ
モリセル容量の電源側電極に供給する電圧発生回路の改
良に関する。

［従来の技術］ 半導体集積回路の製造技術の進歩と使用者の価格低減要
求とによって、ＤＲＡＭの集積度がほぼ３年で約４倍の
割合で増大し、現在は４Ｍビットの容量を持つＤＲＡＭ
が実用化されつつある。このＤＲＡＭにおいて、たとえ
ばすべてのメモリセルに“０“のデータを書込み、すべ
てのメモリセルから“０”のデータを読出し、かつ“１
”のデータについても同一のことをサイクル時間１０μ
ｓｅｃ　　［ＲＡＳ　（行アドレスストローブ）信号の
最大パルス幅コで実施した場合、そのテスト時間Ｔ１は
次の第（１）式で表わされる。

Ｔｌ−４（“０”書込→“０”読出−“１″書込−“１
”読出）Ｘ４Ｘ１０６　（メモリ容量）×１０、ｃｚｓ
ｅｃ　（サイクル時間）−１６０秒通常のダイナミック
ＲＡＭの場合、少なくとも上述のテストを動作電源電圧
範囲の最大値５．５ｖ側と、最小値４．５ｖ側および動
作温度範囲の高温７０℃側と低温０℃側との４つの条件
で行なう必要がある。

この場合、テスト時間Ｔ２は第（２）式のようになる。

Ｔ２−１６０秒Ｘ４−６４０秒　　・・・（２）上記の
値は、集積回路のテスト時間としては非常に長く、生産
性を低下させかつ価格の増大をもたらす要因となる。

さらに、実際には、上述の項目だけでは検出できない場
合があり、たとえば、入力信号のタイミング条件、アド
レス信号の番地指定順序、メモリセルに書込まれるデー
タのパターンなどの組合わせ試験を行なう必要がある。

このような場合はその試験時間が極めて長いものとなる
。

この対策として、これらの組合わせ試験において誤動作
をするのは、動作マージンの少ないメモリセルがほとん
どであることに注目して、短時間でこれらのメモリセル
の動作マージンの試験ができる電源電圧変動試験（以下
、■バンブテストと略称する）が用いられてきたが、記
憶容量の増大に伴って、以下に述べるように、■バンブ
テストの効果が得られなくなってきた。この理由につい
て、第１１図ないし第１５図を参照して、以下に説明す
る。

第１１図は従来から用いられかつこの発明が適用される
ＤＲＡＭの読出部の全体の概略構成を示すブロック図で
ある。

第１１図において、ＤＲＡＭは、メモリセルアレイＭＡ
とアドレスバッファＡＢとＸデコーダＡＤＸとＹデコー
ダＡＤＹとセンスアンプおよびｌ１０ＳＩと出力バッフ
ァＯＢとから構成されている。メモリセルアレイＭＡは
情報を記憶するためのメモリセルが複数個行および列状
に配列されたものであり、アドレスバッファＡＢは外部
から与えられる外部アドレス信号を受けて内部アドレス
信号を発生するものである。ＸデコーダＡＤＸはアドレ
スバッファＡＢから与えられる内部アドレス信号をデコ
ードして、対応するメモリセルアレイの行を選択する。

ＹデコーダＡＤＹはアドレスバッファＡＢから与えられ
る内部列アドレス信号をデコードしてメモリセルアレイ
ＭＡの対応する列を選択するものである。

センスアンプおよびｌ１０Ｓ１はメモリセルアレイＭＡ
の選択されたメモリセルが記憶している情報を検知して
増幅し、ＹデコーダＡＤＹからの信号に応じて、その情
報を読出データとして出力バッファＯＢへ出力する。出
力バッファＯＢは続出データを受けて、外部へ出力デー
タＯＵＴを出力する。さらに、ＤＲＡＭの各種動作のタ
イミングを制御するための制御信号を発生する制御信号
発生系ＣＧが周辺回路として設けられる。

第１２図は第１１図に示したメモリセルアレイ部の概略
の構成を示す図である。

第１２図において、メモリセルアレイＭＡは、複数（７
）’７−ド線ＷＬ１．ＷＬ２．−、ＷＬｎおよび複数の
ビット線ＢＬＯ，ＢＬＯ，ＢＬ↓、ＢＬ１−ＢＬｍ、Ｂ
Ｌｍを含む。ワード線ＷＬＩ。

・・・、ＷＬｎのそれぞれにはメモリセルの１行が接続
される。ビット線は折返しビット線を構成し、２本のビ
ット線が１対のビット線対を構成する。

すなわち、ビット線ＢＬＯ，ＢＬＯが１対のビット線対
を構成し、ＢＬｌ、ＢＬＩが１対のビット線対を構成し
、以下同様にして、ビット線ＢＬｍ。

ＢＬｍがビット線対を構成している。

各ビット線ＢＬＯ，ＢＬＯ，−，ＢＬｎ、ＢＬｎと１本
おきのワード線との交点にはメモリセル１が接続される
。すなわち、各ビット線対においては、１本のワード線
と１対のビット線のいずれかのビット線との交点にメモ
リセルが接続される構成となっている。各ビット線対に
は各ビット線対電位を平衡化しかつ所定の電位Ｖａにプ
リチャージするためのプリチャージ／イコライズ回路１
５０が設けられている。また、各ビット線対には、信号
線２０．３０上に伝達される信号φ、、φａに応答して
活性化され、該ビット線対の電位差を検知して差動的に
増幅するセンスアンプ５０が設けられる。各ビット線は
、ＹデコーダＡＤＹからのアドレスデコード信号に応じ
て選択的にデータ入出力バスＩ１０．Ｉ１０に接続され
る。すなわち、ビット線ＢＬＯ，ＢＬＯはそれぞれトラ
ンスファゲートＴｏ、ＴＯ’を介してデータ入出力バス
Ｉ１０．Ｉ１０に接続される。

同様にして、ビット線ＢＬＩ、ＢＬＩはそれぞれトラン
スファゲートＴＩ、ＴＩ’を介してデータ入出力バスＩ
１０．Ｉ１０に接続され、ビット線ＢＬｍ、ＢＬｍはそ
れぞれトランスファゲートＴｍ、Ｔｍ’を介してデータ
入出力バスＩ１０゜Ｉｌｏに接続される。各トランスフ
ァゲートＴＯ２ＴＯ’　　＝−、Ｔｍ、Ｔｍ’のゲート
にはＹデコーダＡＤＹからのアドレスデコード信号が伝
達される。これによって、１対のビット線がデータ入出
力バスＩ１０．Ｉ１０に接続されることになる。

第１３図は第１２図に示したビット線対のうちの１対の
ビット線の詳細な構成を示す図である。

なお、第１３図においては、図面の簡略化のために、１
本のワード線と１対のビット線のみを示している。

第１３図において１対のビット線２．７をメモリのスタ
ンバイ時に所定の電位ｖ８にプリチャージし、かつビッ
ト線２．７の電位を所定の電位にイコライズするために
、プリチャージ／イコライズ回路１５０が設けられてい
る。このプリチャージ／イコライズ回路１５０はプリチ
ャージ信号φＰに応じて、ビット線２．７にそれぞれ所
定のプリチャージ電位を伝達してこれらのビット線２と
７を電気的に接続し、それによってビット線２゜７の電
位をイコライズするｎチャネルＭＯＳトランジスタ１０
．１１を含む。これらのｎチャネルＭＯＳ）ランジスタ
１０，１１はともに信号線１２を介して与えられるプリ
チャージ信号φＰに応じて導通して、信号線９上に伝達
されているプリチャージ電位Ｖｌ１１をピント線２，７
に与える。

メモリセル１はｎチャネル絶縁ゲート電界効果トランジ
スタからなるトランスファゲート５と容量６とから構成
される。トランスファゲート５のゲートはワード線３に
接続され、ソースはビット線２に接続される。容量６は
ノード４を介してトランスファゲート５のドレインに接
続され、このノード４にメモリセル１のデータが記憶さ
れる。

すなわち、−ノード４はいわゆるストレージノードを構
成している。

ワード線３が選択されると、ワード線駆動信号Ｒｎがト
ランスファゲート５に伝達され、それによってトランス
ファゲート５が導通状態となり、メモリセル１の記憶し
ている情報がビット線２上に伝達される。ビット線７に
は図示しないメモリセルが接続されているが、ワード線
３とビット線７との交点にはメモリセルは接続されてい
ない。

したがって、第４図に示したメモリセル１が選択される
と、ビット線７がビット線２に対する基準電位を与える
ことになる。なお、ビット線２．７はそれぞれ寄生容量
１３．１４を含む。

さらに、電源１６と接地間には定電圧発生回路を構成す
る抵抗１７．１８が直列接続されていて、これらの抵抗
１７と１８との接続点に、抵抗分割によって定まる一定
の電圧が発生される。この電圧は通常の電源電圧の１／
２のレベルとなるように抵抗１７．１８の抵抗値が選ば
れている。この定電圧発生回路の出力電圧は、信号線８
を介して容量６の他方の電極に与えられる。容量６は薄
い絶縁膜、たとえば単層のシリコン酸化物あるいはシリ
コン酸化物とシリコン窒化物の積層膜などを誘電体とす
る平衡平板電極からなる容量であり、その大きさはメモ
リセルの面積に依存している。

一方、集積度（記憶容ｆｆ１）の増大のために、メモリ
セルの面積が小さくなり、それに伴ってメモリセル容量
が減少する方向にある。ところが、ＤＲＡＭの外装パッ
ケージから放出されるα線によるＤＲＡＭの誤動作（ソ
フトエラー）を防止するためには、−膜内には５０ｆＦ
程度のメモリセル容量値が必要とされている。このため
に、メモリセルの面積の減少によるメモリセル容量の減
少分を誘電体の膜厚を薄くすることによって補うことが
一般的に行なわれている。しかしながら、誘電体の膜厚
を薄くすると、絶縁膜に加わる電界が強くなり、絶縁膜
の破壊が起こりやすくなり、ＤＲＡＭの信頼性が悪くな
るという問題点を招くことになる。特にこの問題は現在
実用化されている１ＭビットのＤＲＡＭより顕著になり
始め、この対策のためにメモリセル容量の電源側の電極
（以下、セルプレート電極と称する）には、第１３図に
示すように、抵抗１７と１８とによって分割された電源
電圧の１／２の大きさの電圧を供給することが一般的と
なっている。このことについては、特公昭６０−５００
６５号公報（米国出願番号７２２８４１）に記載されて
いる。この方法に従えば、電界は記憶ノード４とセルプ
レート電極との間の電圧差によって決まり、セルプレー
トの電圧が“１２　　“０１のデータの中間の値になる
ので電界が１／２になる。

［発明が解決しようする課題］ しかしながら、上述のごとくセルプレート電極に電源電
圧の１／２の電圧を与えるようにしたことにより、動作
マージンの少ないメモリセルをＶバンブテストで検出す
ることが困難になってきた。

以下、その理由について説明する。

１ＭビットまでのＤＲＡＭでは、メモリセル容量の誘電
体を構成する絶縁膜は比較的厚かったため（２５６にビ
ットのＤＲＡＭで約１５０人〜２００Ａ）、セルプレー
ト電極の電圧は１　／　２　Ｖ　ｃＣに設定する必要性
が小さかった。これにより、インピーダンスが低いため
にノイズが少ない電源線あるいは接地線からＶｃｃある
いはゼロレベルの電圧が供給されていた。第１３図に示
した定電圧発生回路は、インピーダンスが比較的高く、
ＤＲＡＭの動作時にノイズが発生しやすく、動作マージ
ンの減少を招くことになるので、これまで用いられなか
った。

次に、セルプレート電極のレベルが電源電圧ＶＣＣ，接
地（固定レベル）とＶ　ｃ　ｃ　／　２の場合のＶバン
ブテストの効果を比較する。

■　セルプレート電極のレベルが電源電圧ＶｃＣレベル
の場合 第１４図および第１５図にＶバンブテスト時に関係する
各ノードの電圧波形図を示す。■バンブテストは成る電
源電圧Ｖｃｃでメモリセル１にデータを書込み、第１４
図（ａ）に示すように、電源電圧Ｖｃｃを成るレベルだ
け上昇させた後、メモリセル１からデータを読出すこと
により行なわれる。第１４図では、電源電圧Ｖｃｃでデ
ータを書込み、Ｖｃｃ＋ΔＶでデータの読出しを行なっ
ている。プリチャージ電圧ＶＢは電源電圧Ｖｃｃの１７
２の値に設定されるので、第１４図（ｂ）に示すように
なる。記憶ノード４は“０“のデータが書込まれる場合
を想定しているので、書込時にはＯｖであるが、第１４
図（Ｃ）に示すように、電源電圧の変動が容ｊｉ６を介
しての結合により、はぼ変動分だけ上昇すると仮定する
。このとき、ビット線２．７はプリチャージ電位ＶＢと
ともに変わり、プリチャージ電位ｖａとほぼ同じレベル
になる。

次に、メモリセル１からのデータの読出動作を、第１５
図を参照して説明する。第１５図（ａ）に示すように、
時刻ｔｏにおいてプリチャージ信号φＰが低レベルにな
ると、信号線９とビット線２゜７が分離される。そして
、第１５図（ｂ）に示すように、時刻ｔ、において、ワ
ード線駆動信号Ｒｎが上昇すると、ＭＯＳトランジスタ
５が導通し、電位の高いビット線側から記憶ノード４側
に電流が流れ、ビット線２の電位が第１５図（Ｃ）に示
すように下降し、第１５図（ｄ）に示すように、記憶ノ
ード４側の電位が上昇する。時刻ｔ２において、電位の
変化がほぼなくなり、ビット線２゜７の続出レベルが定
まる。このときのビット線２゜７のレベルは次の式によ
って計算される。

ＭＯＳ）ランジスタ５の導通前後でビット線２と記憶ノ
ード４との間で電荷の保存則が成立することを考えると
、 １／２　・　（ｖｃｃ＋ΔＶ）”Ｃ１０＋ΔＶ−Ｃ６−
（Ｃ，、＋Ｃ６）　　・ＶＢ　ｏ　　　　　　　−（３
）ＶＢ　ｏ　−１／　（Ｃ＋　ｓ　＋Ｃｓ　）　　・［
１／２　・（ｖＣＣ＋Δｖ）・Ｃ７，＋Δｖ＠Ｃ６］・
・・（４） ビット線７側との電圧差ＶＳＯは Ｖｓ　ｏ　−１／　（Ｃ＋　３＋Ｃｓ　）”　　［１／
２　・Ｖｃｃ＋ΔＶ）”　Ｃ＋　ｓ＋Δｖ−Ｃ６］−１
／２・　（Ｖｃｅ＋ΔＶ）　　・・・（５）−−１／２
・ＣＧ　／　（ＣＩ　　３　＋Ｃ１，）（Ｖｃｃ＋ΔＶ
）　　　　　　　　　・・・　（６）したがって、ΔＶ
の大きさだけ電圧差が小さくなり、■バンプ効果がある
。

■　固定レベルの場合（セルプレート電圧をＶＣＣ変動
に対して固定した場合） メモリセル１に“０＃のデータが書込まれている場合は
、 １／２・　（Ｖｃｃ＋ΔＶ）’Ｃｌ５ −（ＣＩ　３　＋Ｃｓ）”Ｖａｏ　　　　　　　・＝　
（１１）Ｖａ　ｏ　＝１／　（ＣＩ　３　＋Ｃｓ　）　
　［１／２　（Ｖｃｃ＋ΔＶ）・Ｃ１，］　　　　　・
・・（１２）Ｖｓ　ｏ　＝１／　（ＣＩ　ｓ　＋　Ｃｓ
　）　　［１／２　・（Ｖｃｃ＋ΔＶ）　　・ＣＩ　ｓ
　］　−１／２　・（Ｖｃｃ＋ΔＶ）　　　　　　　　
−（１Ｂ）Ｖｓ　ｏ　−−１／２　・Ｃｓ　／　（ＣＩ
　３　＋ＣＧ　）（Ｖｃｃ＋ΔＶ）　　　　　　　・・
・（１４）データ“０゛に対しては、電圧差を大きくす
る方向に働き、■バンブは逆効果となる。メモリセル１
に“１”データが書込まれている場合は、１／２・　（
Ｖｃｃ＋ΔＶ）−Ｃ ＋（Ｖｃｃ＋ΔＶ）Ｃ。

−（Ｃｔ　ｓ　十Ｃｓ　）ＶＢ　＋　　　　　−（１６
）ＶＢ　　＋　　−１／　＜Ｃ１３＋ＣＧ　）［１／２
（Ｖｃｃ＋Δｖ）−ｃ、６ ＋（Ｖｃｃ＋ΔＶ）　　”　Ｃｓ　３　−　　（１７）
Ｖ５　　＋　　−１／２　・Ｃ６／　（ＣＩ　　３　＋
　Ｃｓ　）（Ｖｃ　ｃ−ΔＶ）　　　　　　　　　・−
（１８）データ“１”に対して電圧差を小さくする方向
に働き、■バンブの効果がある。

■　１　／　２　Ｖ　ｃ　ｃレベルの場合この場合、セ
ルプレート電極の電圧レベルは１／２・Δ■しか変化し
ないので、メモリセル１の記憶ノード４のレベル変化も
１／２・ΔＶになる。

そして、上述の説明と同様にして計算すると、１／２・
　（ｖｃｃ＋ΔＶ）’ＣＩ３ ＋１／２・ΔＶ−Ｃ６ ”　（Ｃｔ　ｓ　＋Ｃｓ　）　　”　Ｖａ　ｏ　　　　
−（１９）Ｖａ　ｏ　＝１／　（ＣＩ　ｓ　＋Ｃａ　）
　　［１／２　・（Ｖｃｃ＋ΔＶ）・Ｃ１，＋１／２・ ΔＶφＣｓ］　　　　　　　　　　・・・（２０）Ｖｓ
　ｏ　＝　１／　（ＣＩ　　ｓ　＋Ｃｅ　）　　［１／
　２　・（Ｖｃｃ＋ΔＶ）　　・Ｃ＋　　ｓ　＋　ｌ　
／　２−Δ””Ｃｓｌ　　　１／２・　（Ｖｃｃ＋ＡＶ
）・・・　（２１） 一−１／２・ＣＧ　／　（ＣＩ　　、＋Ｃｓ　）ＶＣＣ
・・・　（２２） したがって、Δ■の項は含まれないので、■バンプの効
果はない。

メモリセルに１”′のデータが書込まれている場合は、 １／２・　（■ｃｃ＋ΔＶ）”ＣＩ３ ＋　（Ｖｃｃ＋１／２・Δ■）・Ｃ６ −（Ｃ＋　ｓ　＋　ＣＧ）　・ＶＢ＋　　　　　　・・
・（２３）ＶＢ　＋　−１／　（ＣＩ　３　”Ｃｓ　）
［１／　２　・（Ｖｃｃ＋ΔＶ）　・ＣＩ　３　＋　（
Ｖｃｃ＋１／２　・ΔＶ）・Ｃ６・・・（２４） Ｖｓ　＋　−１／　（Ｃ１ｓ　＋０６）［１／２・（Ｖ
ｃｃ＋ΔＶ）・Ｃ５，＋（ｖＣＣ＋１／２・ΔＶ）・Ｃ
６・・・（２５） −１／２・Ｃ６／　（ＣＩ　　ｓ　　＋ＣＧ　）ＶＣＣ
・・・　（２６） したがって、ΔＶの項がないのでＶバンブの効果はない
。

以上の結果をまとめると、第１６図に示すようになる。

以上の結果により、セルプレート電圧をＶｃｃあるいは
固定にした場合と、１／２・Ｖｃｃにした場合とで差の
あることがわかる。すなわち、セルプレート電圧をＶｃ
ｃあるいは固定にした場合は、ΔＶによって１対のビッ
ト線間の電圧差、すなわちセンスアンプの入力電圧差が
変化するので、ΔＶによってメモリセルの読出マージン
を試験することができる。しかしながら、１／２・Ｖｃ
ｃの場合はΔＶによってセンスアンプの入力電圧差を変
えることができないので、ΔＶによってメモリセルの読
出マージンを試験することはできない。

それゆえに、この発明の主たる目的は、ＤＲＡＭの通常
動作時はセブレート電圧を１／２・ＶｃＣにしておき、
■バンブテストのときにのみセルプレート電圧をＶｃｃ
の固定レベルにすることによって、メモリセル容量の絶
縁膜破壊を少なくできかつ短時間で動作マージンの少な
いメモリセルをテストできるようなりＲＡＭを提供する
ことである。

［課題を解決するための手段］ この発明は１つの絶縁ゲート型電界効果トランジスタと
１つの容量とからなるメモリセルを複数含む半導体記憶
回路において、容量の一方の電極に定電圧発生手段を接
続し、制御手段に含まれるテストモード検出回路がテス
トモードを検出したことに応答して、通常使用時に与え
られる電圧よりも高い第１の電圧と、該第１の電圧より
も低い第２の電圧を定電圧発生手段から発生する。

［作用］。

この発明にかかる半導体記憶回路は、テストモードを検
出したことに応答して、通常使用時に与えられる電圧よ
りも高い第１の電圧と、その電圧よりも低い第２の電圧
を定電圧発生手段から発生させて容量の一方の電極に与
えることにより、マージンの少ないメモリセルの試験を
短時間で行なう。

［発明の実施例コ 第１図はこの発明の一実施例の電気回路図である。

まず、第１図を参照して、この発明の一実施例の構成に
ついて説明する。この実施例では２つの回路１００，２
００を含み、回路１００は、メモリセル１のデータ″１
”の動作マージンをチエツクするために設けられている
。この回路１００の入力端子１０１には、ＤＲＡＭの任
意の外部入力信号（たとえばＣＡＳ信号）が与えられる
。なお、外部入力信号としては、たとえばＩ１０信号を
与えるようにしてもよい。電圧検出回路１２０は複数の
ＮチャネルＭＯＳ）ランジスタＮｌ、Ｎ２・・・Ｎｎが
直列接続されて構成されていて、それぞれのトランジス
タのドレインとゲート電極とが接続されている。最終段
のＮチャネルＭＯＳトランジスタＮｎのソースは比較的
高い抵抗値を有する抵抗１０３によって接地される。Ｎ
チャネルＭＯＳトランジスタと抵抗素子１０３の接続点
であるノード１０２には、ＰチャネルＭＯＳトランジス
タ１０４のソースとＰチャネルＭＯＳ）ランジスタ１０
７のゲート電極とＮチャネルＭＯＳトランジスタ１０５
のゲート電極が接続されている。ＰチャネルＭＯＳトラ
ンジスタ１０７とＮチャネルＭＯＳトランジスタ１０５
は電源端子１６と接地との間に直列接続され、インバー
タ回路を構成している。なお前述のＰチャネルＭＯＳト
ランジスタ１０４のドレインは電源端子１６に接続され
、そのゲート電極はＰチャネルＭＯＳ）ランジスタ１０
７とＮチャネルＭＯＳ）ランジスタ１０５によって構成
されるインバータ回路の出力点であるノード１０６に接
続される。

さらに、ノード１０６には、ＰチャネルＭＯＳトランジ
スタ１１０のゲート電極とＮチャネルＭＯＳトランジス
タ１０８のゲート電極とが接続される。ＰチャネルＭＯ
Ｓトランジスタ１１０とＮチャネルＭＯＳトランジスタ
１０８は電源端子１６と接地間に直列接続され、インバ
ータ回路を構成している。このインバータ回路の出力点
であるノード１０９にはＮチャネルＭＯＳ）ランジスタ
１１１のゲート電極が接続される。このＮチャネルＭＯ
Ｓ）ランジスタ１１１のドレインはセルプレート電圧供
給線８に接続され、ソースは接地される。セルプレート
電圧供給線８は電源端子１６と接地間に接続された定電
圧回路を構成する抵抗１７と１８との接続点に接続され
ている。

一方、回路２００は、メモリセルのデータ“０“の動作
マージンを試験するために設けらでいる。

回路２００に含まれる電圧検出回路２２０は前述の電圧
検出回路１２０と同様にして構成され、複数のＮチャネ
ルＭＯＳトランジスタＮ、、Ｎ２・・・Ｎｎ’　と抵抗
素子２０３とＰチャネルＭＯＳトランジスタ２０４，２
０７とＮチャネルＭＯＳトランジスタ２０５とを含む。

そして、ＰチャネルＭＯＳトランジスタ２０７とＮチャ
ネルＭＯＳトランジスタ２０５とが電源端子１６と接地
間に接続され、これらによってインバータ回路が構成さ
れている。このインバータ回路の出力端であるノード２
０６はＰチャネルＭＯＳトランジスタ２１１のゲート電
極に接続され、このＰチャネルＭＯＳトランジスタ２１
１のドレインは電源端子１６に接続され、ソースは電圧
供給線８に接続されている。

次に、第１図に示した電気回路の動作について説明する
。今、ＭＯＳトランジスタのしきい値電圧（ＶＴｓ）を
０．５Ｖとして、Ｎ−１３とすると、入力端子１０１と
ノード１０２との間に０゜５ＶＸ１３−６．５Ｖ以上の
電圧を印加しなければ、これらのＮチャネルＭＯＳトラ
ンジスタＮＩ＋Ｎ２・・・Ｎｎが導通しない。ＤＲＡＭ
の入力信号の“Ｈ”レベル側のレベルの最大値は６．５
■と規定されており、通常の動作において、ノード１０
２は抵抗素子１０３によって接地されていて、“Ｌ”レ
ベルになっている。このために、ＰチャネルＭＯ３Ｉ−
ランジスタ１０７が導通し、ノード１０６は“Ｈ”レベ
ルになって、ＮチャネルＭＯＳトランジスタ１０８が導
通し、ノード１０９は“Ｌ″レベルなる。このために、
ＮチャネルＭＯＳトランジスタ１１１は非導通になり、
メモリセルプレート電圧は１／２・Ｖｃｃになっている
ので、メモリセル容量の絶縁膜には強い電界が加わらな
い。

次に、入力端子１０１の電圧を、６．５Ｖ以上、たとえ
ばＩＯＶに設定すると、ノード１０２には、はぼｌ０Ｖ
−６，５Ｖ−３，５Ｖの電圧が生じる。

このために、ＮチャネルＭＯＳトランジスタ１０５が導
通し、ノード１０６のレベルは“Ｌ”レベルになる。こ
れによってＰチャネルＭＯＳトランジスタ１０４が導通
し、ノード１０２は電源電圧Ｖｃｃのレベルまで引上げ
られ、ＰチャネルＭＯＳトランジスタ１０７が非導通に
なって、ＮチャネルＭＯＳトランジスタ１０５が導通ず
る。それによって、ノード１０６が完全な“Ｌ”レベル
になり、ＰチャネルＭＯＳトランジスタ１１０が導通し
、ＮチャネルＭＯＳトランジスタ１０８が非導通になっ
て、ノード１０９が電源電圧Ｖｃｃのレベルになる。さ
らに、ＮチャネルＭＯＳトランジスタ１１１が導通し、
抵抗１７は低消費電力化のために比較的高い値に設定さ
れておりかつＮチャネルＭＯＳトランジスタ１１１の導
通抵抗が低く設定されていることによって、セルプレー
ト電圧はほぼ接地レベルになる。

すなわち、Ｖバンプテストにより、メモリセル１の“１
°のデータに対する動作マージンの試験が可能となる。

■バンブテストのための端子が設けられていれば、上述
のようなことは不要であるが、高密度実装が必要とされ
るＤＲＡＭでは、できる限り端子数を減らすことが必要
であり、通常はテスト端子が設けられていない。したが
って、この発明の実施例に従えば、テスト端子を設ける
ことなく、■バンブテストが可能となる。

なお、ＣＡＳ入力信号はＶバンブテストの期間中にパル
ス状に加わりその電圧がＯｖになる場合もあるが、この
場合でもＰチャネルＭＯＳトランジスタ１０４によって
ノード１０２のレベルは電源電圧Ｖｃｃのレベルに保た
れるので、所望のＶバンブテストが可能となる。

逆に、このＶバンブテスト状態から抜は出るためには、
電源電圧を一旦ＯＶに低下させればよい。

これよって、ノード１０２のレベルが接地レベルになり
、次に通常の動作を行なうことができる。

なお、電圧検出回路２２０の入力端子２０１に外部から
通常動作範囲以上の電圧でＷ入力信号を与えると、Ｎチ
ャネルＭＯＳトランジスタＮ。

Ｎ２　・・・Ｎｎ’が導通し、ノード２０２が“Ｈ”レ
ベルとなるが、この“Ｈルベル信号がＰチャネルＭＯ３
）ランジスタ２０７とＮチャネルＭＯＳトランジスタ２
０５によって反転され、ノード２０６は“Ｌ″レベルな
る。このために、ＰチャネルＭＯＳトランジスタ２１１
が導通し、セルプレート電圧が電源電圧ＶＣＣに設定さ
れる。この実施例ではセルプレート電圧が電源電圧Ｖｃ
ｃになるが、この値はＶｃｃに限定されず、電源電圧Ｖ
ｃｃとともに変化し、かつ前述の第（２１）式の［］内
の第２項（１／２・ΔＶ’Ｃｇ）より、その変化分が１
／２・Ｖｃｃよりも大きくなるような電圧値であれば、
■バンプテストの効果が得られる。

第２図はこの発明の他の実施例を示す概略ブロック図で
ある。この第２図に示した実施例は、入力のタイミング
条件に応答してセルプレート電圧を発生するものである
。このために、タイミング検出回路３１が設けられ、こ
のタイミング検出回路３１にはＲＡＳ信号とＣＡＳ信号
とＷ信号とが与えられる。タイミング検出回路３１はＲ
ＡＳ信号が“Ｌ“レベルに立上がるときに、てτＩ倍信
号Ｗ　信号とが“Ｌ゛レベルあればテスト信号Ｔを切換
信号発生回路３２に与える。切換信号発生回路３２には
アドレス信号Ａ０が与えられている。

切換信号発生回路３２はテスト信号Ｔとアドレス信号Ａ
。とに応答して、セルプレート電圧発生回路３３から出
力されるセルプレート電圧を切換える。

第３図は第２図に示したタイミング検出回路の回路図で
あり、第４図は第２図に示した切換信号発生回路を示す
回路図であり、第５図はセルプレート電圧発生回路を示
す回路図である。

次に、第３図ないし第５図を参照して、この発明の他の
実施例のより具体的な構成について説明する。第３図を
参照して、ＣＡＳ信号はインバータ３１１に与えられて
反転され、その出力は３人力ＡＮＤゲート３１３の１つ
の入力端に与えられるとともに、ｎチャネルＭＯＳトラ
ンジスタ３１６のドレインに与えられる。Ｗ信号はイン
バータ３１２に与えられて反転されてＡＮＤゲート３１
３に入力されるとともに、ｎチャネルＭＯＳ）ランジス
タ３１７のドレインに与えられる。

ＲＡＳ信号はインバータ３１４に与えられて反転され、
ワンショットパルス発生回路３１５に与えられる。ワン
ショットパルス発生回路３１５はＲＡＳ信号の立下がり
のタイミングにおいてワンショットパルスを発生してＡ
ＮＤゲート３１３に与える。ＡＮＤゲート３１３の出力
はｎチャネルＭＯＳトランジスタ３１６，３１７のそれ
ぞれのゲートに与えられる。ｎチャネルＭＯＳ）ランジ
スタ３１６のソースはインバータ３１８と３１９とから
なるラッチ回路の人力に接続され、ｎチャネルＭＯＳ）
ランジスタ３１７のソースはインバータ３２０と３２１
とからなるラッチ回路の入力に接続される。各ラッチ回
路の出力はＡＮＤゲート３２２に入力され、ＡＮＤゲー
ト３２２の出力からテスト信号Ｔが出力される。

次に、第４図を参照して、切換信号発生回路３２の構成
について説明する。テスト信号Ｔはワンショットパルス
発生回路３２４とＡＮＤゲート３３０の一方入力端に与
えられるとともに、インバータ３２７で反転されてＯＲ
ゲート３２９の一方入力端に与えられる。ワンショット
パルス発生回路３２４はテスト信号Ｔに応答してワンシ
ョットパルスを発生し、ｎチャネルＭＯＳトランジスタ
３２３のゲートに与える。ｎチャネルＭＯＳトランジス
タ３２３のドレインにはアドレス信号へ〇が与えられる
。ｎチャネルＭＯＳトランジスタ３２３のソースはイン
バータ３２５と３２６とからなるラッチ回路の入力端に
接続され、ラッチ回路の出力はインバータ３２８によっ
て反転され、ＯＲゲート３２９の他方入力端とＡＮＤゲ
ート３３０の他方入力端に与えられる。ＯＲゲート３２
９はその出力端からｖＡ倍信号出力し、ＡＮＤゲート３
３０はその出力端からＶ、信号を出力する。

次に、第５図を参照して、セルプレート電圧発生回路３
３について説明する。セルプレート電圧発生回路３３は
ｐチャネルＭＯＳトランジスタ２１１とｎチャネルＭＯ
Ｓトランジスタ１１１と抵抗１７と１８とから構成され
る。ｐチャネルＭＯＳトランジスタ２１１とｎチャネル
ＭＯＳトランジスタ１１１は電源と接地間に直列接続さ
れ、切換信号発生回路３２から出力されたｖＡ倍信号ｐ
チャネルＭＯＳトランジスタ２１１のゲートに与えられ
、ｖ［１信号はｎチャネルＭＯＳトランジスタ１１１の
ゲートに与えられる。さらに、電源と接地間には、直列
接続されたｐチャネルＭＯＳトランジスタ２１１とｎチ
ャネルＭＯＳ）ランジスタ１１１に対して、並列に抵抗
１７と１８とが直列接続される。抵抗１７と１８との接
続点からセルプレート電圧が出力される。

第６図は第３図に示したタイミング検出回路の動作を説
明するためのタイミング図である。

次に、第３図ないし第６図を参照して、この発明の他の
実施例の動作について説明する０電源投入時には、タイ
ミング検出回路３５のインバータ３１８と３１９および
３２０と３２１から構成されるラッチ回路のそれぞれの
出力は自動的に“Ｌ”レベルとなるように設定されてい
る。したがって、これらのラッチ回路の出力を入力とす
るＡＮＤゲト３２２の出力は“Ｌ”　レベルになってい
る。

この状態はラッチ回路により保持されるため、通常の動
作状態では、テスト信号Ｔは“Ｌ″レベルなっている。

この状態からＲＡＳ信号の立下がり時にＣＡＳ信号とＷ
信号とが“Ｌ″レベルなるとテスト状態に移る。すなわ
ち、第６図（ａ）に示すように、ＲＡＳ信号が立下がる
と、インバータ３１４によってＲＡＳ信号が反転され、
ワンショットパルス発生回路３１５は第６図（ｄ）に示
すようなワンショットのパルス信号を発生してＡＮＤゲ
ート３１３に与える。このとき、第６図（ｂ）、　　（
Ｃ）に示すように、ＣＡＳ信号とＷ信号がそれぞれ“Ｌ
″になっていれば、それぞれの信号がインバータ３１１
，３１２によって反転され、ＡＮＤゲート３１３が開か
れる。その結果、ワンショットパルスはｎチャネルＭＯ
Ｓトランジスタ３１６゜３１７に与えられ、これらのｎ
チャネルＭＯＳトランジスタ３１６，３１７が導通する
。

ｎチャネルＭＯＳ）ランジスタ３１６，３１７が導通し
たことによって、“Ｌ″レベル立下がっているＣＡＳ信
号と７信号がそれぞれインバータ３１８と３１９とから
なるラッチ回路およびインバータ３２０と３２１とから
なるラッチ回路に与えられる。その結果、各ラッチ回路
の出力が反転し、“Ｈ“レベル信号がＡＮＤゲート３２
２に与えられる。したがって、ＡＮＤゲート３２２の出
力であるテスト信号Ｔが“Ｈ”レベルとなり、テスト状
態に入る。その後、ＲＡＳ信号とστ１信号とＷ信号の
タイミング条件は通常条件となるため、上述の条件が満
たされず、ｎチャネルＭＯＳトランジスタ３１６，３１
７が導通しないため、ラッチ回路が反転せず、テスト信
号Ｔのレベルは″Ｈ−レベルに保持され、テスト状態が
続くことになる。

上述のごとく、テスト信号Ｔが′Ｈルベルになると、第
４図に示した切換信号検出回路３２のワンショットパル
ス発生回路３２４からワンショットパルスが発生され、
ｎチャネルＭＯＳトランジスタ３２３が導通する。その
結果、アドレス信号Ａ。がインバータ３２５と３２６と
からなるラッチ回路に与えられる。アドレス信号Ａ。が
“Ｌ゛レベルときには、ラッチ回路の出力は“Ｈ”レベ
ルになり、インバータ３２８の出力が′Ｌ＃レベルにな
る。“Ｈルベルのテスト信号Ｔはインバータ３２７によ
って反転されてＯＲゲート３２９に与えられており、イ
ンバータ３２８の出カモ“Ｌ″レベルあるため、ＯＲゲ
ート３２９は“Ｌ″レベルｖＡ倍信号出力し、ＡＮＤゲ
ート３３０も“Ｌ”レベルのＶＢ倍信号出力する。

“Ｌ”レベルのＶ＾倍信号第５図に示したセルプレー）
［圧発生回路３３のｐチャネル間Ｏｓトランジスタ２１
１のゲートに与えられ、■８信号はｎチャネルＭＯＳト
ランジスタ１１１のゲートに与えられる。応じて、ｐチ
ャネルＭｏｓトランジスタ２１１は導通し、ｎチャネル
ＭＯＳトランジスタ１１１は非導通になる。その結果、
電源ラインからＶｃｃのセルプレート電圧が出力される
。

もし、アドレス信号Ａ。が“Ｈ“レベルになると、ラッ
チ回路の出力は“Ｌ”レベルとなり、インバータ３２８
の出力は“Ｈ″レベルなるため、ＯＲゲート３２９の出
力であるＶ＾倍信号“Ｈ“レベルとなり、ＡＮＤゲート
３３０の出力であるＶＦＳ信号も“Ｈ″レベルなる。そ
の結果、セルプレート電圧発生回路３３のｐチャネルＭ
ｏｓトランジスタ２１１が非導通となり、ｎチャネルＭ
ＯＳ）ランジスタ１１１が導通ずるため、セルプレート
電圧は接地電位となる。

なお、通常動作時においては、テスト信号Ｔは″Ｌ２レ
ベルになっているため、ｖＡ倍信号“Ｈ″レベルなり、
Ｖ８信号は″Ｌ２レベルになっているため、ｐチャネル
Ｍｏｓトランジスタ２１１およびｎチャネルＭＯＳトラ
ンジスタ１１１はそれぞれ導通せず、抵抗１７と１８と
によって分圧された１　／　２　Ｖ　ｃ　ｃの電圧が出
力されることになる。

上述のごとく、入力条件により、次の表に示すセルプレ
ート電圧が発生する。

表 第７図はこの発明のその他の実施例を示す概略ブロック
図である。この第７図に示した実施例は、高電圧検出回
路３４とタイミング検出回路３５とを組合わせてテスト
状態を設定するものである。

すなわち高電圧検出回路３４はＣＡＳ信号として高電圧
が与えられたことを検出し、その検出出力およびタイミ
ング検出回路３５が前述の第２図に示した実施例と同様
にして、ＲＡＳ信号の立下がり時にＣＡＳ信号とＷ信号
が“Ｌ”であることを検出したことに応答してテスト信
号Ｔを発生する。

切換信号検出回路３２とセルプレート電圧発生回路３３
は前述の第２図に示した実施例と同じである。

第８図は第７図に示した高電圧検出回路の回路図であり
、第９図はタイミング検出回路の回路図である。

次に第８図および第９図を参照して、この発明のその他
の実施例のより具体的な構成について説明する。高電圧
検出回路３４は前述の第１図と同様にして、ｎチャネル
ＭＯＳトランジスタＮ、。

Ｎ２−Ｎｎ　、１０５，１０８と、ｐチャネルＭＯＳト
ランジスタ１０４，１０７，１１０と、抵抗１０３とを
含む。タイミング検出回路３５は第９図に示すように、
ＡＮＤゲート３２２の出力と高電圧検出回路３４からの
検出信号Ｃ２の入力されるＡＮＤゲート３２３が設けら
れた以外は前述の第３図と同様にして構成される。

次に、この発明のその他の実施例の動作について説明す
る。第８図を参照して、高電圧発生回路３４はＣＡＳ信
号として高電圧が印加されていない状態、たとえばＣＡ
Ｓ信号が６．５ｖ以下であれば、第１図の説明と同様に
して、ｐチャネルＭＯＳトランジスタ１０７が導通し、
“Ｈ”レベル信号がｎチャネルＭＯＳトランジスタ１０
８に与えられる。それによって、ｎチャネルＭＯＳ）ラ
ンジスタ１０８が導通し、出力信号Ｃ２は“Ｌ”レベル
になる。

ＣＡＳ信号として６，５ｖ以上、たとえば１０Ｖの電圧
が与えられると、ノード１０２には、３゜５ｖの電圧が
生じ、ｎチャネルＭＯＳ）ランジスタ１０５が導通し、
ノード１０６が“Ｌ°レベルになる。その結果、ｐチャ
ネルＭＯＳ）ランジスタ１０４が導通し、ノード１０２
は電源電圧ＶｃＣのレベルまで引上げられ、ｐチャネル
ＭＯＳトランジスタ１０７が非導通になって、ｎチャネ
ルＭＯＳトランジスタ１０５が導通する。それによって
、ノード１０６が完全な“Ｌルベルになり、ｐチャネル
ＭＯＳトランジスタ１１０が導通し、ｎチャネルＭＯＳ
トランジスタ１０８が非導通になって、ノード１０９が
“Ｈ“レベルになる。したがって、高電圧検出回路３４
から“Ｈ”レベルの検出信号Ｃ２がタイミング検出回路
３５に含まれるＡＮＤゲート３２３に与えられる。また
、タイミング検出回路３５は前述の第３図の説明と同様
にして、ＲＡＳ信号の立下がり時にｒτＩ信号とＷ■号
が“Ｌ”レベルであれば、ＡＮＤゲート３２２の出力か
ら“Ｈ”レベル信号をＡＮＤゲート３２３に与える。そ
の結果、ＡＮＤゲート３２３から”Ｈ”レベルのテスト
信号Ｔが切換信号検出回路３２に与えられる。切換信号
検出回路３２はアドレス信号Ａ０に応じて、前述の第３
図の説明と同様にして、セルプレート電圧発生回路３３
からセルプレート電圧を発生させる。

第１０図はセルプレート電圧発生回路の他の例を示す図
である。

上述の各実施例においては、セルプレート電圧は電源電
圧Ｖｃｃと接地電圧との場合を示したが、メモリセル容
量の絶縁膜厚が薄くなると、テスト時のみの比較的短時
間に電源電圧Ｖｃｃと接地電圧とを与えるだけでも絶縁
膜の信頼性が劣化するおそれが出てくる。そこで、電源
電圧Ｖｃｃと接地電圧よりも１　／　２　Ｖ　ｃ　ｃに
近いレベルに電圧を設定する場合もある。第１０図に示
した例はそのような例を示したものである。ｐチャネル
ＭＯＳトランジスタ２１１の電源側にはｐチャネルＭＯ
Ｓトランジスタ２１２が直列接続され、ｎチャネルＭＯ
Ｓトランジスタ１１１の接地側にはｎチャネルＭＯＳト
ランジスタ１１２が直列接続される。

ｐチャネルＭＯＳトランジスタ２１２はしきい値電圧Ｖ
７Ｈｐを有し、ｎチャネルＭＯＳトランジスタ１１２は
しきい値電圧ＶＴＨＮを有している。

このため、セルプレートに与える高電位側は電源電圧Ｖ
ｃｃ−Ｌきい値電圧ＶＴＭＰ　となり、低電位側はしき
い値電圧ｖ、Ｍ　Ｎとなる。

［発明の効果〕 以上のように、この発明によれば、テストモードを検出
したことに応答して、通常の使用時に与えられる電圧よ
りも高い第１の電圧とそれよりも低い第２の電圧とをメ
モリセルの容量の一方の電極に与えるようにしたので、
マージンの少ないメモリセルの試験を短時間で行なうこ
とができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の電気回路図である。第２
図はこの発明の他の実施例を示す概略ブロック図である
。第３図は第２図に示したタイミング検出回路の回路図
である。第４図は第２図に示した切換信号発生回路を示
す回路図である。第５図は第２図に示したセルプレート
電圧発生回路を示す回路図である。第６図はこの発明の
他の実施例の動作を説明するためのタイミング図である
。 第７図はこの発明のその他の実施例を示す概略ブロック
図である。第８図は第７図に示した高電圧検出回路の回
路図である。第９は第７図に示したタイミング検出回路
の回路図である。第１０図は第７図に示したセルプレー
ト電圧発生回路を示す回路図である。第１１図は従来の
ＤＲＡＭの読出部の全体の構成を示す概略ブロック図で
ある。第１２図は第２図に示したメモリセルアレイの構
成の概略を示す図である。第１３図は第１２図に示した
ビット線対のうちの１対のビット線の詳細な構成を示す
電気回路図である。第１４図および第１５図はＶバンプ
テスト時に関係する各ノードの電圧波形図である。第１
６図は、種々のセルプレート電極のレベルを示す図であ
る。 図において、１はメモリセル、２，７はビット線、３は
ワード線、５はトランスファゲート、６は容量、８はセ
ルプレート電圧供給線、１７．１８は抵抗、３１．３５
はタイミング検出回路、３２は切換信号検出回路、３３
はセルプレート電圧発生回路、３４は高電圧検出回路、
１２０．２２０は電圧検出回路、１０１，２０１は入力
端子、Ｎ、、Ｎ２−・−Ｎ、、　Ｎ、　　Ｉ　Ｎ２　−
Ｎｎ　　＋　　１０５．１０８，１１１，１１２，２０
５，３１６゜３１７．３２３はｎチャネルＭＯＳトラン
ジスタ、１０４．１０７，１１０，２０４，２０７，２
１１．２１２はｐチャネルＭＯＳトランジスタ、３１１
．３１２，３１４，３１８ないし３２１．　３２５ない
し３２８はインバータ、３１３，３２２゜３２３．３３
０はＡＮＤゲート、３１５，３２４はワンショットパル
ス発生回路、３２９はＯＲゲートを示す。

Claims (1)

1. 【特許請求の範囲】 　１つの絶縁ゲート型電界効果トランジスタと、１つの
   容量とからなるメモリセルを複数含む半導体記憶回路に
   おいて、 前記容量の一方の電極に接続される定電圧発生手段、お
   よび テストモード検出回路を含み、該テストモード検出回路
   がテストモードを検出したことに応答して、通常使用時
   に与えられる電圧よりも高い第１の電圧と、該第１の電
   圧よりも低い第２の電圧を前記定電圧発生手段から発生
   させる制御手段を備えた、半導体記憶回路。