JPH08279290A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH08279290A
JPH08279290A JP7082945A JP8294595A JPH08279290A JP H08279290 A JPH08279290 A JP H08279290A JP 7082945 A JP7082945 A JP 7082945A JP 8294595 A JP8294595 A JP 8294595A JP H08279290 A JPH08279290 A JP H08279290A
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Abstract

(57)【要約】 【目的】 半導体記憶装置の消費電力の低減を図ること
を１つの目的とする。 【構成】 ビット線ＢＬ１と、電極ノードＥＮ１との間
にメモリセル１が接続される。そのメモリセル１は、ト
ランジスタ１Ｔがビット線ＢＬ１に接続され、キャパシ
タ１Ｃが電極ノードＥＮ１に接続される。動作におい
て、電極ノードＥＮ１の電位をＬレベルに立下げた後、
ワード線ＷＬの電位を立上げる。これにより、選択的に
電位が立下げられた電位ノードに接続されたメモリセル
のみからビット線に電荷が読出される。したがって、複
数のビット線のうち、選択されたもののみを動作させる
ことができる。その結果、消費電力を低減することがで
きる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に、ＤＲＡＭのメモリセルアレイおよびその周辺
回路に関する。
【０００２】
【従来の技術】半導体記憶装置として、ＤＲＡＭ（ダイ
ナミックランダムアクセスメモリ）が従来から用いられ
ている。図５５は、従来のＤＲＡＭの要部の構成を示す
回路図である。この図５５においては、典型的なフォー
ルデッドビット線（折り返しビット線）を有するＤＲＡ
Ｍの構成が示される。図５５を参照して、このＤＲＡＭ
は、複数のメモリセル１０，１０，…、複数のワード線
ＷＬ，ＷＬ，…、複数のビット線対ＢＬ，／ＢＬ，…、
セルプレートＣＰ、複数のセンスアンプＳＡ０，ＳＡ
０，…およびワードドライバ群ＷＤ０を含む。
【０００３】複数のワード線ＷＬ，…は、並列配置され
る。複数のビット線対ＢＬ，／ＢＬ，…は、ワード線Ｗ
Ｌと交差する方向に並んで配置される。各ビット線対
は、ビット線ＢＬおよび反転ビット線／ＢＬを含む。そ
れらのワード線ＷＬと、ビット線ＢＬおよび反転ビット
線／ＢＬとの各交点にメモリセル１０が配置される。各
メモリセル１０は、交差するワード線と、ビット線ＢＬ
または反転ビット線／ＢＬとに接続される。各メモリセ
ル１０は、ＮチャネルＭＯＳトランジスタ１０Ｔおよび
キャパシタ１０Ｃを含む。各メモリセル１０において
は、対応するビット線ＢＬまたは反転ビット線／ＢＬ
と、セルプレートＳＰとの間にトランジスタ１０Ｔおよ
びキャパシタ１０Ｃが直列に接続される。そのトランジ
スタ１０Ｔは、ゲート電極が対応するワード線ＷＬに接
続される。
【０００４】このような各メモリセル１０においては、
トランジスタ１０Ｔと、キャパシタ１０Ｃとの間の記憶
ノードＮ１０に、ＨレベルまたはＬレベルの１ビットの
データがキャパシタ１０Ｃの電荷として保持される。ま
た、セルプレートＣＰは、すべてのメモリセル１０，…
の共通のノードであり、その電位が所定の電位に固定さ
れる。ワードドライバ群ＷＤ０は、複数のワードドライ
バを有し、ワード線ＷＬ，…を選択的に活性化する。こ
のように活性化されたワード線ＷＬに接続されたメモリ
セル１０から、対応するビット線ＢＬまたは反転ビット
線／ＢＬに記憶ノードＮ１０に保持された電荷が読出さ
れる。各センスアンプＳＡ０に１対のビット線対ＢＬ，
／ＢＬが接続される。各センスアンプＳＡ０は、対応す
るビット線対ＢＬ，／ＢＬ間に生じた電位差を検知し増
幅する。
【０００５】次に、図５５のＤＲＡＭにおけるデータの
読出動作を説明する。図５６は、図５５のＤＲＡＭの読
出動作時の各部の動作波形を示すタイミングチャートで
ある。その読出動作の初期状態は、次のとおりである。
すなわち、記憶ノードＮ１０に、電源電位Ｖｃｃのレベ
ルに相当するＨレベルのデータが保持されており、ビッ
ト線対ＢＬ，／ＢＬが、１／２Ｖｃｃの電位にイコライ
ズされている。図５６を参照して、時刻ｔ０で、ワード
線ＷＬが接地電位ＧＮＤから所定の昇圧電位Ｖｐｐまで
昇圧される。ここで、昇圧電位Ｖｐｐは、トランジスタ
１０Ｔのしきい値電圧をＶｔｈとした場合、Ｖｃｃ＋Ｖ
ｔｈ以上の電位である。このようにワード線ＷＬが昇圧
されると、記憶ノードＮ１０に保持されていた電荷が、
たとえばビット線ＢＬに伝達される。それにより、ビッ
ト線対ＢＬ，／ＢＬ間に微小な電位差ΔＶが生じる。そ
の後、時刻ｔ１で、その電位差ΔＶが、センスアンプＳ
Ａ０によって増幅される。
【０００６】このように、１本のワード線ＷＬに接続さ
れるすべてのメモリセル１０に保持された電荷が、対応
するビット線ＢＬまたは反転ビット線／ＢＬに一旦読出
される。そして、その後、センスアンプＳＡ０によって
ビット線対ＢＬ，／ＢＬに生じた電位差ΔＶが増幅され
ることになる。さらに、このように読出されたデータ
は、記憶ノードＮ１０にリストアされる。
【０００７】
【発明が解決しようとする課題】しかし、前述したよう
な従来のＤＲＡＭにおいては、解決すべき多くの問題点
があった。それらの問題点を以下に説明する。まず、第
１の問題点について説明する。前述した動作から明らか
なように、従来のＤＲＡＭでは、１本のワード線ＷＬを
昇圧することによって、そのワード線ＷＬに接続された
すべてのメモリセル１０，…に保持された電荷が、対応
するビット線対ＢＬ，／ＢＬに読出される。すなわち、
すべてのビット線対ＢＬ，／ＢＬ，…に電荷が読出され
ることになる。したがって、ＤＲＡＭでは、そのように
電荷が読出されたすべてのビット線対ＢＬ，／ＢＬ，…
の電位差を、対応するすべてのセンスアンプＳＡ０，…
によって増幅する必要がある。
【０００８】このため、１つのメモリセルにアクセスす
る場合には、そのアクセスの対象となるメモリセル１０
が含まれるメモリセルアレイ内のすべてのビット線対Ｂ
Ｌ，／ＢＬ，…およびそれらに接続されたすべてのセン
スアンプＳＡ０，…を活性化する必要がある。したがっ
て、従来のＤＲＡＭでは、アクセスの対象となるメモリ
セル１０が含まれるメモリセルアレイ内のすべてのビッ
ト線ＢＬまたは反転ビット線／ＢＬを、１／２Ｖｃｃの
レベルからＶｃｃのレベルへ充電するか、または１／２
ＶｃｃのレベルからＧＮＤのレベルへ放電する必要があ
る。このため、従来のＤＲＡＭでは、読出動作時に消費
する電力の大半を無駄に消費している。具体例を挙げる
と次のとおりである。ここで、最も一般的な６４Ｍビッ
トのクラスのＤＲＡＭにおいて、１本のワード線ＷＬに
２０４８本のビット線ＢＬと、２０４８本の反転ビット
線／ＢＬが接続されている場合を仮定する。
【０００９】その場合には、１本のワード線ＷＬに接続
される多数のメモリセル１０，…のうちで、アクセスす
るメモリセル１０が１つであった場合には、実に、２０
４７本ずつのビット線ＢＬおよび反転ビット線／ＢＬを
充放電するための電荷が無駄に消費される。このよう
に、従来のＤＲＡＭでは、無駄な消費電力が多いという
問題があった。次に、第２の問題点を説明する。前述し
たように、従来のＤＲＡＭでは、１本のワード線ＷＬを
昇圧したことに応答して、すべてのビット線対ＢＬ，／
ＢＬ，…に生じた電位差ΔＶを増幅する必要がある。し
たがって、すべてのビット線対ＢＬ，／ＢＬ，…のそれ
ぞれに対応してセンスアンプＳＡ０を設ける必要があ
る。
【００１０】また、一般的に、ビット線のレイアウトピ
ッチは、メモリセルの縮小化に伴いＤＲＡＭの世代ごと
に縮小化されていく。しかし、そのように縮小化される
レイアウトピッチに合わせてセンスアンプを適切にレイ
アウトすることが困難になってきている。したがって、
図５５に示されたような従来のメモリセルアレイの構成
では、ＤＲＡＭの大容量化が進められると、センスアン
プを適切にレイアウトすることが困難になるという問題
があった。そのような問題に対して、センスアンプのレ
イアウトのピッチを緩和し得る構成が考えられている。
図５７は、センスアンプピッチを緩和し得る従来のＤＲ
ＡＭの構成を示すブロック図である。図５７を参照し
て、このＤＲＡＭでは、２つのセンスアンプＳＡ０およ
びＳＡ０がビット線対ＢＬ，／ＢＬの延在方向に並んで
配置される。このようにすれば、ビット線のピッチに対
応してセンスアンプを配置することができる。
【００１１】しかし、このようにセンスアンプを配置す
る場合には次のような不都合が生じる。すなわち、ビッ
ト線対ＢＬ，／ＢＬの延在方向にセンスアンプＳＡ０お
よびＳＡ０を並べて配置するため、センスアンプのレイ
アウト領域の幅Ｌが増大し、それに伴ってメモリチップ
内でメモリセルアレイが占める面積率が相対的に低下す
る。そのような構成は、ＤＲＡＭの大容量化と矛盾す
る。したがって、ＤＲＡＭの大容量化に対応できるよう
に、センスアンプのレイアウトピッチを緩和することが
必要である。次に、第３の問題点について説明する。Ｄ
ＲＡＭの大容量化が進むにつれてメモリセル１０のサイ
ズが縮小化され、かつ、ワード線ＷＬのピッチが狭くさ
れる。このため、そのような大容量化に従って、ワード
線ＷＬの狭いピッチに対応してワードドライバをレイア
ウトすることが困難になってきている。
【００１２】さらに、そのような大容量化に従って、ワ
ード線ＷＬの幅が細くされ、かつ、メモリセルアレイの
面積の増大に対応してワード線ＷＬの長さが増大する。
このため、ＤＲＡＭの大容量化に従って、ワード線ＷＬ
の抵抗が増大するので、メモリセルへのアクセスが遅延
するという問題が生じる。前述したような従来のＤＲＡ
Ｍにおけるメモリセルアレイの構成では、大容量化に対
応して、ワードドライバおよびワード線を適切にレイア
ウトすることが困難である。したがって、ＤＲＡＭの大
容量化に対応することができる構成が必要である。次
に、第４の問題点について説明する。メモリセルの微細
化およびＤＲＡＭの低消費電力化がともに進むに従っ
て、ＤＲＡＭの電源電位が低電位化される。従来のメモ
リセルアレイの構造では、メモリセル１０からビット線
対ＢＬ，／ＢＬへの電荷の読出による生じる電位差ΔＶ
は、セル容量をＣｓ、ビット線容量をＣｂ、電源電位を
Ｖｃｃとした場合、ΔＶ＝（１／２）×Ｃｓ／（Ｃｂ＋
Ｃｓ）×Ｖｃｃで表わされる。したがって、電位差ΔＶ
は、電源電位Ｖｃｃの低下に比例して減少する。
【００１３】このため、電源電位が低電位化されると、
安定なメモリ動作を損なう危険がある。したがって、電
源電位が低電位化された場合においても、安定なメモリ
動作を実現できる電位差ΔＶを得る必要がある。次に、
第５の問題点について説明する。前述したように、ＤＲ
ＡＭの電源電位は、低電位化されてきている。したがっ
て、メモリセル１０に保持される電荷量は、従来よりも
減少している。このような電荷量の減少は、電位差ΔＶ
を減少させるほか、リフレッシュおよびソフトエラーの
それぞれに関して直接的に影響する。まず、電源電位の
低電位化がリフレッシュに与える影響について説明す
る。ＤＲＡＭのメモリセル１０では、特にＨレベルのデ
ータを保持している場合に、トランジスタ１０Ｔのサブ
スレショルドリークと、トランジスタＴ１０のドレイン
電極を形成する拡散領域下の接合面におけるジャンクシ
ョンリークとによって、記憶ノードＮ１０に保持された
電荷が減少する。
【００１４】Ｈレベルのデータを保持している場合、当
初は、記憶ノードＮ１０の電位がＶｃｃのレベルにある
が、前述したようなリークによってその電位のレベルが
徐々に低下する。記憶ノードＮ１０の電位が１／２Ｖｃ
ｃ以下になると、対応するビット線対ＢＬ，／ＢＬに生
じる電位差ΔＶが負の値となり、Ｌレベルのデータが読
出されることになる。したがって、ＤＲＡＭでは、その
ように誤ったデータが読出される以前に、メモリセル１
０にＨレベルのデータを再び書込む必要がある。すなわ
ち、そのような場合には、リフレッシュ動作を行なう必
要がある。前述したように、電源電位が低電位化される
と、メモリセル１０に書込まれるＨレベルのデータに対
応する電位が低下するので、Ｈレベルに対応してメモリ
セル１０に保持される電荷（１／２・Ｖｃｃ・Ｃｓ）が
減少する。
【００１５】このため、メモリセル１０において、Ｈレ
ベルに対応する記憶ノードＮ１０の電位が１／２Ｖｃｃ
以下となる時間が短くなる。したがって、電源電位が低
電位化されると、より頻繁にリフレッシュ動作を行なう
必要がある。しかし、そのようにリフレッシュ動作を頻
繁に行なうと、動作において、リフレッシュ動作に要す
る時間の増大に反して、書込動作および読出動作に割当
てられる時間が少なくなる。このため、そのような場合
には、データを保持するための電流が増大されるという
問題がある。次に、第５の問題点に関連するソフトエラ
ーの問題について説明する。ソフトエラーとは、ＤＲＡ
Ｍのデバイスの外部または内部から放出されるα線によ
って、メモリセル１０に保持されたデータが破壊される
ことである。
【００１６】メモリセル１０がＨレベルの電荷を保持し
た場合において、保持された電荷は、１／２・Ｖｃｃ・
Ｃｓで表わされるが、ソフトエラーに対する耐性は、そ
のような保持された電荷量の減少に伴って低下する。し
たがって、電源電位が低電位化された場合には、メモリ
セルに保持する電荷量を少なくしないようにする何らか
の対策を講じる必要がある。次に、第６の問題点につい
て説明する。ＤＲＡＭでは、一般的に、ワード線ＷＬの
昇圧電位等に用いるために、電源電位Ｖｃｃよりも高い
レベルの内部電位である昇圧電位Ｖｐｐを使用してい
る。この昇圧電位Ｖｐｐを使用することは、メモリセル
１０の電荷を効率的に読出すために有効であるが、その
反面、電源電位Ｖｃｃ以上の電位を発生する必要がある
ため、エネルギ効率が悪く、ＤＲＡＭの低消費電力化に
適していない。
【００１７】また、その場合は、複数種類のレベルの電
源電位を必要とするために、とくにワードドライバ等の
昇圧電位Ｖｐｐを使用する回路が複雑化する。このた
め、昇圧電位Ｖｐｐを使用することは、前述した第３の
問題で述べたワード線ピッチの問題と関連して、ＤＲＡ
Ｍの大容量化に不利である。したがって、低消費電力化
を目指すデバイスまたは次の世代の大容量化を目指すデ
バイスでは、なるべく昇圧電位Ｖｐｐを用いないような
アーキテクチャを採用するこが望ましい。次に、第７の
問題点について説明する。ＤＲＡＭでは、大容量化に伴
って、ワード線ＷＬおよびビット線対ＢＬ，／ＢＬは、
その数が増大するとともに微細化が進められる。したが
って、そのようなＤＲＡＭでは、不良が生じたワード
線、不良が生じたビット線およびセルプレートの相互間
でショートが多発する傾向がある。
【００１８】ワード線およびビット線の不良は、スペア
のワード線およびビット線をそれぞれ使用することによ
り救済できる。しかし、そのような救済を行なっても、
前述のようなショートによるリーク電流の増大を抑制す
ることはできない。したがって、次の世代の大容量化を
目指したデバイスでは、メモリセルアレイ内のショート
によるリーク電流の増大を抑えるようなアーキテクチャ
を採用することが必要である。この発明の主な目的は、
大容量化に適した構成のＤＲＡＭを提供することであ
る。この発明の他の目的は、ＤＲＡＭの消費電力を低減
することである。この発明のさらに他の目的は、センス
アンプのレイアウトピッチを緩和することである。
【００１９】この発明のさらに他の目的は、ワード線の
レイアウトピッチを緩和することである。この発明のさ
らに他の目的は、ワード線の電気抵抗を低減することで
ある。この発明のさらに他の目的は、メモリセルアレイ
からビット線対に読出される電位差を増大することであ
る。この発明のさらに他の目的は、メモリセルに保持さ
れる電荷量を増大することである。この発明のさらに他
の目的は、ワード線を活性化する際に、昇圧電位を用い
ないようにすることである。この発明のさらに他の目的
は、メモリセルアレイ内でのショートによるリーク電流
を抑制することである。
【００２０】
【課題を解決するための手段】請求項１に記載の本発明
は、半導体記憶装置であって、複数のビット線、複数の
電極ノード、ワード線、メモリセル、電極ノード電位制
御手段を備える。複数のビット線は、並列配置される。
複数の電極ノードは、複数のビット線のそれぞれに対応
して設けられ、それらのビット線と交互に並んで配置さ
れる。ワード線は、複数のビット線および複数の電極ノ
ードに交差して配置され、データの読出時に所定の電位
にされる。複数のメモリセルは、各ビット線およびその
各ビット線と対をなす電極ノードと、ワード線との交点
にそれぞれ配置され、各々がそれらのビット線、電極ノ
ードおよびワード線に接続される。各１対のビット線お
よび電極ノードに接続されたメモリセルは、第１および
第２の電極を有し、その第１の電極が電極ノードに接続
されたキャパシタと、ワード線の電位を受けるゲート電
極を有し、第２の電極およびビット線の間に接続された
ＭＯＳトランジスタを含む。
【００２１】電極ノード電位制御手段は、データの読出
時に、その読出のために選択されたメモリセルに接続さ
れた電極ノードの電位を、そのメモリセルにおいてＭＯ
Ｓトランジスタが所定の電位に応答して導通することが
可能になる第２の電極の電位を得る第１のレベルにし、
その読出のために選択されていないメモリセルに接続さ
れた電極ノードの電位を、そのメモリセルにおいてＭＯ
Ｓトランジスタが所定の電位に応答して導通することが
可能になる第２の電極の電位を得る第２のレベルにす
る。請求項２に記載の本発明は、請求項１に記載の発明
において、電極ノード電位制御手段が、ワード線が所定
の電位にされる前に、選択されたメモリセルに接続され
た電極ノードの電位を第１のレベルにする。
【００２２】請求項３に記載の本発明は、請求項１に記
載の発明において、電極ノード電位制御手段が、ワード
線が所定の電位にされた後に、選択されたメモリセルに
接続された電極ノードの電位を第１のレベルにする。請
求項４に記載の本発明は、請求項１に記載の発明におい
て、ＭＯＳトランジスタが、ＮチャネルＭＯＳトランジ
スタであることを特徴とする。請求項５に記載の本発明
は、請求項１に記載の発明において、ＭＯＳトランジス
タが、ＰチャネルＭＯＳトランジスタであることを特徴
とする。請求項６に記載の本発明は、半導体記憶装置で
あって、複数のビット線対、ワード線、複数のメモリセ
ルおよび複数のセンスアンプ手段を備える。複数のビッ
ト線対は、各々がビット線および反転ビット線を有し、
並列配置される。ワード線は、複数のビット線対に交差
して配置され、データの読出時に所定の電位にされる。
【００２３】複数のメモリセルは、複数のビット線対
と、ワード線との交点にそれぞれ配置され、各々が、交
差するビット線対およびワード線に接続される。各ビッ
ト線対に接続されたメモリセルは、第１および第２の電
極を有し、その第１の電極が反転ビット線に接続された
キャパシタと、ワード線の電位を受けるゲート電極を有
し、第２の電極およびビット線の間に接続されるＭＯＳ
トランジスタとを含む。複数のセンスアンプ手段は、複
数のビット線対のそれぞれに対応して設けられ、各々
が、対応するビット線対の電位差を検知し増幅するため
のものである。その複数のセンスアンプ手段の各々は、
データの読出時に、対応するメモリセルがその読出のた
めに選択された場合に、対応するビット線対の電位を、
そのメモリセルにおいてＭＯＳトランジスタが所定の電
位に応答して導通することが可能になる第２の電極の電
位を得る第１のレベルにし、対応するメモリセルがその
読出のために選択されていない場合に、対応するビット
線対の電位を、そのメモリセルにおいてＭＯＳトランジ
スタが所定の電位に応答して導通することが不可能にな
る第２の電極の電位を得る第２のレベルにする。
【００２４】請求項７に記載の本発明は、請求項６に記
載の発明において、対応するメモリセルが読出のために
選択されたセンスアンプ手段が、ワード線が所定の電位
にされる前に、対応するビット線対の電位を第１のレベ
ルにすることを特徴とする。請求項８に記載の本発明
は、請求項６に記載の発明において、対応するメモリセ
ルが読出のために選択されたセンスアンプ手段が、ワー
ド線が所定の電位された後に、対応するビット線対の電
位を第１のレベルにすることを特徴とする。請求項９に
記載の本発明は、半導体記憶装置であって、複数のビッ
ト線対、複数のワード線、複数のメモリセルおよび複数
のセンスアンプ手段を備える。複数のビット線対は、各
々がビット線および反転ビット線を有し、並列配置され
る。複数のワード線は、複数のビット線対に交差して配
置され、データの読出時に選択的に所定の電位にされ
る。
【００２５】複数のメモリセルは、複数のビット線対
と、複数のワード線との交点にそれぞれ配置され、各々
が、交差するビット線対およびワード線に接続される。
各ビット線対に接続された複数のメモリセルは、第１お
よび第２のメモリセルを含む。第１のメモリセルは、第
１および第２の電極を有し、その第１の電極が反転ビッ
ト線に接続された第１のキャパシタと、第１のワード線
の電位を受ける第１のゲート電極を有し、第２の電極お
よびビット線の間に接続された第１のＭＯＳトランジス
タとを含む。第２のメモリセルは、第３および第４の電
極を有し、その第３の電極がビット線に接続された第２
のキャパシタと、第２のワード線の電位を受ける第２の
ゲート電極を有し、第４の電極および反転ビット線の間
に接続された第２のＭＯＳトランジスタとを含む。
【００２６】複数のセンスアンプ手段は、複数のビット
線対のそれぞれに対応して設けられ、各々が、対応する
ビット線対の電位差を検知し増幅するためのものであ
る。複数のセンスアンプ手段の各々は、データの読出時
に、対応する第１および第２のメモリセルがその読出の
ために選択された場合に、対応するビット線対の電位
を、それらのメモリセルにおいて第１および第２のＭＯ
Ｓトランジスタが所定の電位に応答して導通することが
可能になる第２および第４の電極の電位を得る第１のレ
ベルにし、対応する第１および第２のメモリセルがその
読出のために選択されていない場合に、対応するビット
線対の電位を、それらのメモリセルにおいて第１および
第２のＭＯＳトランジスタが所定の電位に応答して導通
することが不可能になる第２および第４の電極の電位を
得る第２のレベルにする。
【００２７】請求項１０に記載の本発明は、請求項９に
記載の発明において、隣り合う２つのビット線対におい
て、一方のビット線対に接続された複数のメモリセル
と、他方のビット線対に接続された複数のメモリセルと
が互いに異なるワード線に接続されたことを特徴とす
る。請求項１１に記載の本発明は、請求項９に記載の発
明において、複数のセンスアンプ手段の各々が、対応す
るビット線対の延在方向の中央部に設けられ、第１のメ
モリセルおよび第２のメモリセルが、センスアンプ手段
を挟んで配置され、さらに、隣り合うビット線対のそれ
ぞれに対応するセンスアンプ手段が、所定数のワード線
を挟んでその両側に配置されたことを特徴とする。請求
項１２に記載の本発明は、半導体記憶装置であって、複
数のビット線対、ワード線、複数のメモリセルおよび複
数のセンスアンプ手段を備える。
【００２８】複数のビット線対は、各々がビット線およ
び反転ビット線を有し、並列配置される。ワード線は、
複数のビット線対に交差して配置され、データの読出時
に所定の第１の電位にされる。複数のメモリセルは、複
数のビット線対と、ワード線との交点にそれぞれ配置さ
れ、各々が、交差するビット線対およびワード線に接続
される。各ビット線対に接続されたメモリセルは、第１
および第２の電極を有し、その第１の電極が反転ビット
線に接続されたキャパシタと、ワード線の電位を受ける
ゲート電極を有し、第２の電極およびビット線の間に接
続されたＭＯＳトランジスタとを含む。複数のセンスア
ンプ手段は、複数のビット線対のそれぞれに対応して設
けられ、各々が、対応するビット線対の電位差を検知し
増幅するためのものである。それらの複数のセンスアン
プ手段の各々は、対応するビット線対の電位をイコライ
ズするためのイコライズ手段と、対応するビット線対の
電位を所定の第２の電位へ向けて変化させつつそのビッ
ト線対に現れた電位差を増幅する増幅手段とを含む。
【００２９】さらに、複数のセンスアンプ手段の各々
は、データの読出時において、対応するメモリセルがそ
の読出のために選択された場合に、対応するビット線対
の電位を、イコライズしつつ、少なくともそのメモリセ
ルのＭＯＳトランジスタが第１の電位に応答して導通す
ることが可能になる第２の電極の電位を得る第１のレベ
ルまで変化させ、ワード線の電位が第１の電位にされる
前にそのイコライズ状態を解除し、前記ワード線が前記
第１の電位にされた後にそのビット線対の電位の増幅を
行ない、対応するメモリセルが読出のために選択されな
い場合に、対応するビット線対の電位を、そのメモリセ
ルのＭＯＳトランジスタが第１の電位に応答して導通す
ることが可能になる第２の電極の電位を得る第２のレベ
ルにする。請求項１３に記載の本発明は、半導体記憶装
置であって、複数のビット線、ワード線、複数のメモリ
セルおよび複数のセンスアンプ手段を備える。
【００３０】複数のビット線対は、各々がビット線およ
び反転ビット線を有し、並列配置される。ワード線は、
複数のビット線対に交差して配置され、データの読出時
に所定の第１の電位にされる。複数のメモリセルは、複
数のビット線対と、ワード線との交点にそれぞれ配置さ
れ、各々が、交差するビット線対およびワード線に接続
される。各ビット線対に接続されたメモリセルは、第１
および第２の電極を有し、その第１の電極が反転ビット
線に接続されたキャパシタと、ワード線の電位を受ける
ゲート電極を有し、第２の電極およびビット線の間に接
続されたＭＯＳトランジスタとを含む。複数のセンスア
ンプ手段は、複数のビット線対のそれぞれに対応して設
けられ、各々が、対応するビット線対の電位差を検知し
増幅するためのものである。それらの複数のセンスアン
プ手段の各々は、対応するビット線対の電位をイコライ
ズするためのイコライズ手段と、対応するメモリセルの
ＭＯＳトランジスタを第１の電位に応答して導通させる
ために、対応するビット線対の電位を所定の第２の電位
へ向けて変化させつつそのビット線対に現れた電位差を
増幅する増幅手段とを含む。
【００３１】さらに、複数のセンスアンプ手段の各々
は、データの読出時において、対応するメモリセルがそ
の読出のために選択された場合に、ワード線が第１の電
位にされる前に、予めイコライズされた対応するビット
線対の電位のイコライズ状態を解除し、ワード線が第１
の電位にされた後にそのビット線対の電位差の増幅を行
ない、対応するメモリセルがその読出のために選択され
ない場合に、対応するビット線対の電位を、そのメモリ
セルのＭＯＳトランジスタが第１の電位に応答して導通
することが可能になる第２の電極の電位を得る第２のレ
ベルにする。請求項１４に記載の本発明は、請求項１３
に記載の発明において、複数のセンスアンプ手段の各々
が、対応するビット線対からデータの読出が行なわれた
後のリストア時において、そのビット線対の電位を、デ
ータの読出前のイコライズ状態での電位にまで戻すこと
を特徴とする。
【００３２】請求項１５に記載の本発明は、半導体記憶
装置であって、複数のビット線対、ワード線、複数のメ
モリセルおよび複数のレイアウト手段を備える。複数の
ビット線対は、各々がビット線および反転ビット線を有
し、並列配置される。ワード線は、複数のビット線対に
交差して配置され、データの読出時にその電位が第１の
レベルから第２のレベルに変化される。複数のメモリセ
ルは、複数のビット線対と、ワード線との交点にそれぞ
れ配置され、各々が、交差するビット線対およびワード
線に接続される。各ビット線対に接続されたメモリセル
は、第１および第２の電極を有し、その第１の電極が反
転ビット線に接続されたキャパシタと、ワード線の電位
を受けるゲート電極を有し、第２の電極およびビット線
の間に接続されたＭＯＳトランジスタとを含む。
【００３３】複数のセンスアンプ手段は、複数のビット
線対のそれぞれに対応して設けられ、各々が、対応する
ビット線対の電位差を検知し増幅するためのものであ
る。さらに、複数のセンスアンプ手段の各々は、データ
の読出時に、ワード線が第２のレベルにされる前に、対
応するビット線対の電位を、対応するメモリセルのＭＯ
Ｓトランジスタが第２のレベルに応答して導通すること
が可能になる第２の電極の電位を得る、第１および第２
のレベルの中間の第３のレベルに予めイコライズしてお
き、ワード線が第２のレベルにされた後、その対応する
メモリセルからそのビット線対の一方に伝達された電位
を第３のレベルよりも高い第４のレベルに増幅するとと
もに、そのメモリセルからそのビット線対の他方に伝達
された電位を第３のレベルよりも低い第５のレベルに増
幅することにより、そのビット線対の電位差を増幅す
る。
【００３４】請求項１６に記載の本発明は、半導体記憶
装置であって、複数のビット線対、ワード線、複数のメ
モリセルおよび複数のセンスアンプ手段を備える。複数
のビット線対は、各々がビット線および反転ビット線を
有し、並列配置される。ワード線は、複数のビット線対
に交差して配置され、データの読出時にその電位が第１
のレベルから第２のレベルに変化される。複数のメモリ
セルは、複数のビット線対と、ワード線との交点にそれ
ぞれ配置され、各々が、交差するビット線対およびワー
ド線に接続される。各ビット線対に接続されたメモリセ
ルは、第１および第２の電極を有し、その第１の電極が
反転ビット線に接続されたキャパシタと、ワード線の電
位を受けるゲート電極を有し、第２の電極およびビット
線の間に接続されたＭＯＳトランジスタとを含む。
【００３５】複数のセンスアンプ手段は、複数のビット
線対のそれぞれに対応して設けられ、各々が、対応する
ビット線対の電位差を検知し増幅するためのものであ
る。さらに、複数のセンスアンプ手段の各々は、データ
の読出時に、ワード線が第２のレベルにされる前に、対
応するビット線対の電位を、メモリセルが第２のレベル
に応答して導通することが可能な状態になる第１のレベ
ルに予めイコライズしておき、ワード線が第２のレベル
にされた後、対応するメモリセルからそのビット線対の
一方に伝達された電位を第１のレベルよりも高い第３の
レベルに増幅するとともに、そのメモリセルからそのビ
ット線対の他方に伝達された電位を第１のレベルよりも
低い第４のレベルに増幅することにより、そのビット線
対の電位差を増幅する。
【００３６】請求項１７に記載の本発明は、請求項１，
６，１０，１２，１３，１５または１６に記載の発明に
おいて、ＭＯＳトランジスタが、ＮチャネルＭＯＳトラ
ンジスタであることを特徴とする。請求項１８に記載の
本発明は、請求項１，６，１０，１２，１３，１５また
は１６に記載の発明において、ＭＯＳトランジスタは、
ＰチャネルＭＯＳトランジスタであることを特徴とす
る。請求項１９に記載の本発明は、半導体記憶装置であ
って、複数のワード線、複数のコラム選択線、複数のビ
ット線、複数のメモリセルおよびコラム選択手段とを備
える。複数のワード線は、並列配置され、選択的に所定
の電位にされる。複数のコラム選択線は、複数のワード
線に交差して配置され、選択的に活性化される。複数の
ビット線は、複数のコラム選択線のそれぞれに対応して
設けられ、それらのコラム選択線と交互に並んで配置さ
れ、各々の長さがコラム選択線の長さの１／２よりも短
いものである。
【００３７】複数のメモリセルは、対応する隣り合った
１対のコラム選択線およびビット線と、複数のワード線
との交点にそれぞれ配置され、各々が、それらのコラム
選択線、ビット線およびワード線に接続される。各１対
のコラム選択線およびビット線に接続されたメモリセル
は、第１および第２の電極を有し、その第１の電極がコ
ラム選択線に接続されたキャパシタと、ワード線の電位
を受けるゲート電極を有し、第２の電極およびビット線
の間に接続されたＭＯＳトランジスタとを含む。コラム
選択手段は、コラムアドレスを受け、そのコラムアドレ
スに応答して、選択されたコラムのコラム選択線の電位
のみを、そのコラム選択線に接続されたメモリセルにお
いてＭＯＳトランジスタが所定の電位に応答して導通す
ることが可能になる第２の電極の電位を得るレベルにす
る。
【００３８】請求項２０に記載の本発明は、半導体記憶
装置であって、複数のメインコラム選択線、複数のサブ
コラム選択線、複数のビット線、複数のワード線、複数
のメモリセル、メインコラム選択手段およびサブコラム
選択手段を備える。複数のメインコラム選択線は、並列
配置され、選択的に活性化される。複数のサブコラム選
択線は、複数のメインコラム選択線のそれぞれに対応し
て設けられ、それらのメインコラム選択線と交互に並ん
で配置され、各々の長さがメインコラム選択線の長さの
１／２よりも短いものである。複数のビット線は、複数
のサブコラム選択線のそれぞれに対応して設けられ、そ
れらのサブコラム選択線と交互に並んで配置される。複
数のワード線は、複数のメインコラム選択線、複数のサ
ブコラム選択線および複数のビット線と交差して配置さ
れ、選択的に所定の電位に活性化される。
【００３９】複数のメモリセルは、対応する隣り合った
１対の複数のサブコラム選択線および複数のビット線
と、複数のワード線との交点にそれぞれ配置され、各々
が、それらのサブコラム選択線、ビット線およびワード
線に接続される。各１対のサブコラム選択線およびビッ
ト線に接続されたメモリセルは、第１および第２の電極
を有し、その第１の電極がサブコラム選択線に接続され
たキャパシタと、ワード線の電位を受けるゲート電極を
有し、第２の電極およびビット線の間に接続されたＭＯ
Ｓトランジスタとを含む。メインコラム選択手段は、複
数のメインコラム選択線を選択的に活性化させる。サブ
コラム選択手段は、複数のメインコラム選択線のそれぞ
れの電位を受け、活性化されたメインコラム選択線に対
応するサブコラム選択線の電位を、そのサブコラム選択
線に接続されたメモリセルにおいてＭＯＳトランジスタ
が所定の電位に応答して導通することが可能になる第２
の電極の電位を得るレベルにする。
【００４０】請求項２１に記載の本発明は、半導体記憶
装置であって、複数のワード線、複数のコラム選択線、
複数のビット線、複数のメモリセルおよびコラム選択手
段を備える。複数のワード線は、並列配置され、選択的
に所定の電位にされる。複数のコラム選択線は、複数の
ワード線に交差して配置され、選択的に活性化される。
複数のビット線は、複数のコラム選択線のそれぞれに対
応して設けられ、それらのコラム選択線と交互に並んで
配置され、各々の長さがコラム選択線の長さの１／２よ
りも短いものである。複数のメモリセルは、対応する隣
り合った１対のコラム選択線およびビット線と、複数の
ワード線との交点にそれぞれ配置され、各々が、それら
のコラム選択線、ビット線およびワード線に接続され
る。
【００４１】各１対のコラム選択線およびビット線に接
続されたメモリセルは、第１および第２の電極を有し、
その第１の電極がビット線に接続されたキャパシタと、
ワード線の電位を受けるゲート電極を有し、第２の電極
およびコラム選択線の間に接続されたＭＯＳトランジス
タとを含む。コラム選択手段は、コラムアドレスを受
け、そのコラムアドレスに応答して、選択されたコラム
のコラム選択線の電位のみを、そのコラム選択線に接続
されたメモリセルにおいてＭＯＳトランジスタが所定の
電位に応答して導通することが可能になる第２の電極の
電位を得るレベルにする。請求項２２に記載の本発明
は、請求項１９または２１に記載の発明において、隣り
合う２対のコラム選択線およびビット線の対において、
一方の１対のコラム選択線およびビット線に接続された
複数のメモリセルと、他方の１対のコラム選択線および
ビット線に接続された複数のメモリセルとが互いに異な
るワード線に接続されたことを特徴とする。
【００４２】請求項２３に記載の本発明は、半導体記憶
装置であって、複数のメインコラム選択線、複数のサブ
コラム選択線、複数のビット線、複数のワード線、複数
のメモリセル、メインコラム選択手段およびサブコラム
選択手段を備える。メインコラム選択線は、並列配置さ
れ、選択的に活性化される。複数のサブコラム選択線
は、複数のメインコラム選択線のそれぞれに対応して設
けられ、それらのメインコラム選択線と交互に並んで配
置され、各々の長さがメインコラム選択線の長さの１／
２よりも短いものである。複数のビット線は、複数のサ
ブコラム選択線のそれぞれに対応して設けられ、それら
のサブコラム選択線と交互に並んで配置される。複数の
ワード線は、複数のメインコラム選択線、複数のサブコ
ラム選択線および複数のビット線と交差して配置され、
選択的に所定の電位に活性化される。
【００４３】複数のメモリセルは、対応する隣り合った
１対の複数のサブコラム選択線およびビット線と複数の
ワード線との交点にそれぞれ配置され、各々が、それら
のサブコラム選択線、ビット線およびワード線に接続さ
れる。各１対のサブコラム選択線およびビット線に接続
されたメモリセルは、第１および第２の電極を有し、そ
の第１の電極がビット線に接続されたキャパシタと、ワ
ード線の電位を受けるゲート電極を有し、第２の電極お
よびサブコラム選択線の間に接続されたＭＯＳトランジ
スタとを含む。メインコラム選択手段は、複数のコラム
選択線を選択的に活性化させる。サブコラム選択手段
は、複数のメインコラム選択線のそれぞれの電位を受
け、活性化されたメインコラム選択線に対応するサブコ
ラム選択線の電位を、そのサブコラム選択線に接続され
たメモリセルにおいてＭＯＳトランジスタが所定の電位
に応答して導通するこが可能な第２の電極の電位を得る
レベルにする。
【００４４】請求項２４に記載の本発明は、請求項２０
または２３に記載の発明において、隣り合う２対のサブ
コラム選択線およびビット線の対において、一方の１対
のサブコラム選択線およびビット線に接続された複数の
メモリセルと、他方の１対のサブコラム選択線およびビ
ット線に接続された複数のメモリセルとが互いに異なる
ワード線に接続されたことを特徴とする。請求項２５に
記載の本発明は、半導体記憶装置であって、複数のビッ
ト線対、ワード線、複数のメモリセル、複数のセンスア
ンプ手段およびワードドライバ手段を備える。複数のビ
ット線対は、各々がビット線および反転ビット線を有
し、並列配置される。ワード線は、複数のビット線対に
交差して配置される。
【００４５】複数のメモリセルは、複数のビット線対
と、ワード線との交点にそれぞれ配置され、各々が、交
差するビット線対およびワード線に接続される。各ビッ
ト線対に接続されたメモリセルは、第１および第２の電
極を有し、その第１の電極が反転ビット線に接続された
キャパシタと、ワード線の電位を受けるゲート電極を有
し、第２の電極およびビット線の間に接続されたＭＯＳ
トランジスタとを含む。複数のセンスアンプ手段は、複
数のビット線対のそれぞれに対応して設けられ、各々
が、対応するビット線対の電位差を検知し増幅するため
のものである。さらに、複数のセンスアンプ手段の各々
は、読出時において、対応するメモリセルが読出のため
に選択され場合に、対応するビット線対の電位を、イコ
ライズされた第１のレベルからそれよりも低い第２のレ
ベルに下降させ、その対応するメモリセルが読出のため
に選択されない場合に、その対応するビット線対の電位
を、イコライズされた第１のレベルに保持し、リフレッ
シュ時において、対応するビット線対の電位を第１のレ
ベルにイコライズする。
【００４６】ワードドライバ手段は、読出時において、
ワード線の電位を、選択されたメモリセルのＭＯＳトラ
ンジスタのみが導通する第３のレベルにし、リフレッシ
ュ時に、ワード線の電位を、すべてのメモリセルが導通
する第４のレベルにする。請求項２６に記載の本発明
は、リフレッシュ動作をするリテンションモードと、リ
フレッシュ動作および読出動作をするアクセスモードと
を実行する半導体記憶装置であって、複数のビット線
対、ワード線、複数のメモリセル、複数のセンスアンプ
手段およびワードドライバ手段を備える。複数のビット
線対は、各々がビット線および反転ビット線を有し、並
列配置される。ワード線は、複数のビット線対に交差し
て配置される。複数のメモリセルは、複数のビット線対
と、ワード線との交点にそれぞれ配置され、各々が、交
差するビット線対およびワード線に接続される。各ビッ
ト線対に接続されたメモリセルは、第１および第２の電
極を有し、その第１の電極が反転ビット線に接続された
キャパシタと、ワード線の電位を受けるゲート電極を有
し、第２の電極およびビット線の間に接続されたＭＯＳ
トランジスタとを含む。
【００４７】複数のセンスアンプ手段は、複数のビット
線対のそれぞれに対応して設けられ、各々が、対応する
ビット線対の電位差を検知し増幅するためのものであ
る。複数のセンスアンプ手段の各々は、リテンションモ
ードのスタンバイ時において対応するビット線対の電位
を第１のレベルにイコライズし、その後、そのビット線
対の電位差を検知増幅し、アクセスモードのスタンバイ
時において対応するビット線対の電位を第２のレベルに
イコライズし、その後、その対応するビット線対の電位
差を検知増幅する。ワードドライバ手段は、ワード線の
電位を制御するためのものである。そのワードドライバ
手段は、リテンションモードのスタンバイ時のおいてワ
ード線の電位を第１のレベルにし、その後、ワード線を
活性化し、アクセスモードのスタンバイ時においてワー
ド線の電位を第２のレベルと異なる第３のレベルにし、
その後、ワード線を活性化する。
【００４８】請求項２７に記載の本発明は、請求項２６
に記載の発明において、アクセスモードからリテンショ
ンモードへ移行する場合に、第２のレベルになっている
ビット線対と、第３のレベルになっているワード線とを
短絡させ、リテンションモードのスタンバイ時のビット
線対およびワード線の電位を得る短絡手段をさらに備え
る。請求項２８に記載の本発明は、リフレッシュ動作を
するリテンションモードと、リフレッシュ動作および読
出動作をするアクセスモードとを実行する半導体記憶装
置であって、複数のビット線対、ワード線、複数のメモ
リセル、複数のセンスアンプ手段、ワードドライバ手段
および短絡手段を備える。複数のビット線対は、各々が
ビット線および反転ビット線を有し、並列配置される。
ワード線は、複数のビット線対に交差して配置される。
【００４９】複数のメモリセルは、複数のビット線対
と、ワード線との交点にそれぞれ配置され、各々が、交
差するビット線対およびワード線に接続される。各ビッ
ト線対に接続されたメモリセルは、第１および第２の電
極を有し、その第１の電極が反転ビット線に接続された
キャパシタと、ワード線の電位を受けるゲート電極を有
し、第２の電極およびビット線の間に接続されたＭＯＳ
トランジスタとを含む。複数のセンスアンプ手段は、複
数のビット線対のそれぞれに対応して設けられ、各々
が、対応するビット線対の電位差を検知し増幅するため
のものである。それらの複数のセンスアンプ手段の各々
は、リテンションモードのスタンバイ時において対応す
るビット線対の電位を第１のレベルにイコライズし、そ
の後、その対応するビット線対の電位差を検知増幅し、
アクセスモードのスタンバイ時において対応するビット
線対の電位を第２のレベルにイコライズし、その後、そ
の対応するビット線対の電位差を検知増幅する。
【００５０】ワードドライバ手段は、ワード線の電位を
制御するためのものである。そのワードドライバ手段
は、リテンションモードのスタンバイ時においてワード
線の電位を前記第１のレベルにし、その後、ワード線を
活性化し、アクセスモードのスタンバイ時においてワー
ド線の電位を第２のレベルと異なる第３のレベルにし、
その後、ワード線を活性化する。短絡手段は、リテンシ
ョンモードのスタンバイ時においてビット線対を短絡さ
せ、リテンションモードのスタンバイ時のビット線対の
電位を得る。請求項２９に記載の本発明は、請求項２
６，２７または２８に記載の発明において、ＭＯＳトラ
ンジスタが、ＮチャネルＭＯＳトランジスタであること
を特徴とする。
【００５１】請求項３０に記載の本発明は、請求項２
６，２７または２８に記載の発明において、ＭＯＳトラ
ンジスタが、ＰチャネルＭＯＳトランジスタであること
を特徴とする。請求項３１に記載の本発明は、請求項
６，９，１２，１３，１５，１６，２５，２６または２
８に記載の発明において、複数のセンスアンプ選択線を
さらに備え、複数のセンスアンプ手段の各々が、イコラ
イズ手段、プリチャージ手段、第１のセンス手段および
第２のセンス手段を含む。複数のセンスアンプ選択線
は、複数のセンスアンプ手段のそれぞれに対応して設け
られ、読出時に、複数のセンスアンプ手段を選択的に動
作させるために選択的に活性化される。
【００５２】イコライズ手段は、対応するビット線対の
電位をイコライズする。プリチャージ手段は、対応する
センスアンプ選択線の電位を受け、そのセンスアンプ選
択線が活性化された場合に、対応するビット線対の電位
を第２のレベルにプリチャージする。第１のセンス手段
は、ＮＭＯＳトランジスタを有し、対応するセンスアン
プ選択線の電位を受け、そのセンスアンプ選択線が活性
化された場合に、対応するビット線対のうちの低い方の
電位を増幅する。第２のセンス手段は、ＰＭＯＳトラン
ジスタを有し、第１のセンス手段による増幅動作と並行
して、対応するビット線対のうちの高い方の電位を増幅
する。請求項３２に記載の本発明は、請求項６，９，１
２，１３，１５，１６，２５，２６または２８に記載の
発明において、第１の電位供給線、第２の電位供給線、
センスアンプ活性線、複数のセンスアンプ選択線、複数
の第１のスイッチ手段および複数の第２のスイッチ手段
をさらに備える。
【００５３】第１の電位供給線は、ビット線および反転
ビット線のそれぞれの第１の電圧振幅を規定する第１の
センス電位を供給するためのものである。第２の電位供
給線は、ビット線および反転ビット線のそれぞれの第２
の電圧振幅を規定する第２のセンス電位を供給するため
のものである。センスアンプ活性線は、リフレッシュ時
に、複数のセンスアンプ手段を動作させるために活性化
される。複数のセンスアンプ選択線は、複数のセンスア
ンプ手段のそれぞれに対応して設けられ、書込時および
読出時に、複数のセンスアンプ手段を選択的に動作させ
るために選択的に活性化される。第１のスイッチ手段
は、第１の電位供給線および複数のセンスアンプ手段の
間にそれぞれ設けられ、各々が、センスアンプ活性線の
電位を受け、そのセンスアンプ活性線が活性化された場
合に、第１のセンス電位を複数のセンスアンプ手段にそ
れぞれ供給するためのものである。
【００５４】複数の第２のスイッチ手段は、第２の電位
供給線および複数のセンスアンプ手段の間にそれぞれ設
けられ、各々が、対応するセンスアンプ手段に関連する
センスアンプ選択線の電位を受け、そのセンスアンプ選
択線が活性化された場合に、第２のセンス電位を、対応
するセンスアンプ手段に供給するためのものである。請
求項３３に記載の本発明は、請求項３２に記載の発明に
おいて、隣り合う複数のセンスアンプ手段に対応する複
数の第２のスイッチ手段が、共通のセンスアンプ選択線
の電位を受け、その動作が制御されることを特徴とす
る。請求項３４に記載の本発明は、請求項６，９，１
２，１３，１５，１６，２５，２６または２８に記載の
発明において、電位供給線、センスアンプ活性線、複数
のセンスアンプ選択線、複数の第１のスイッチ手段およ
び複数の第２のスイッチ手段をさらに備える。
【００５５】電位供給線は、ビット線および反転ビット
線のそれぞれの電圧振幅を規定するセンス電位を供給す
るためのものである。センスアンプ活性線は、リフレッ
シュ時に、複数のセンスアンプ手段を動作させるために
活性化される。複数のセンスアンプ選択線は、複数のセ
ンスアンプ手段のそれぞれに対応して設けられ、書込時
および読出時に、複数のセンスアンプ手段を選択的に動
作させるために選択的に活性化される。複数の第１のス
イッチ手段は、電位供給線および複数のセンスアンプ手
段の間にそれぞれ設けられ、各々が、センスアンプ活性
線の電位を受け、そのセンスアンプ活性線が活性化され
た場合に、電位供給線のセンス電位を複数のセンスアン
プ手段にそれぞれ供給するためのものである。
【００５６】複数の第２のスイッチ手段は、電位供給線
および複数のセンスアンプ手段の間にそれぞれ設けら
れ、各々が、対応するセンスアンプ手段に関連するセン
スアンプ選択線の電位を受け、そのセンスアンプ選択線
が活性化された場合に、電位供給線のセンス電位を、対
応するセンスアンプ手段に供給するためのものである。
請求項３５に記載の本発明は、請求項６，９，１２，１
３，１５，１６，２５，２６または２８に記載の発明に
おいて、第１の電位供給線、複数の第２の電位供給線、
センスアンプ活性線、複数のセンスアンプ選択線、複数
の第１のスイッチ手段および複数の第２のスイッチ手段
をさらに備える。第１の電位供給線は、ビット線および
反転ビット線のそれぞれの第１の電圧振幅を規定する第
１のセンス電位を供給するためのものである。複数の第
２の電位供給線は、複数のセンスアンプ手段のそれぞれ
に対応して設けられ、各々が、対応するセンスアンプ手
段が書込時および読出時に選択された場合に、そのセン
スアンプ手段が増幅するビット線および反転ビット線の
それぞれの第２の電圧振幅を規定する第２のセンス電位
を供給するためのものである。
【００５７】センスアンプ活性線は、リフレッシュ時
に、複数のセンスアンプ手段を動作させるために活性化
される。複数のセンスアンプ選択線は、複数のセンスア
ンプ手段のそれぞれに対応して設けられ、書込時および
読出時に、複数のセンスアンプ手段を動作させるために
活性化される。複数の第１のスイッチ手段は、第１の電
位供給線および複数のセンスアンプ手段の間にそれぞれ
設けられ、各々が、センスアンプ活性線の電位を受け、
そのセンスアンプ活性線が活性化された場合に、第１の
センス電位を複数のセンスアンプ手段にそれぞれ供給す
るためのものである。複数の第２のスイッチ手段は、複
数の第２の電位供給線および複数のセンスアンプ手段の
間にそれぞれ設けられ、各々が、対応するセンスアンプ
手段に対応するセンスアンプ選択線の電位を受け、その
センスアンプ活性線が活性化され、かつ、対応する第２
の電位供給線が第２のセンス電位を供給する場合に、対
応するセンスアンプ手段にその第２のセンス電位を供給
するためのものである。
【００５８】請求項３６に記載の本発明は、請求項６，
９，１２，１３，１５，１６，２５，２６または２８記
載の発明において、複数のセンスアンプ手段が第１のセ
ンスアンプ手段および第２のセンスアンプ手段を含む。
さらに、電位供給線、第１のセンスアンプ活性線、第２
のセンスアンプ活性線、第１のスイッチ手段、第２のス
イッチ手段およびセンスアンプ活性線制御手段をさらに
備える。電位供給線は、ビット線対に交差する方向に配
置され、ビット線および反転ビット線のそれぞれの電圧
振幅を規定するセンス電位を供給するためのものであ
る。第１のセンスアンプ活性線は、ビット線対に交差す
る方向に配置され、第１のセンスアンプ手段を動作させ
るために活性化される。第２のセンスアンプ活性線は、
ビット線対に交差する方向に配置され、第２のセンスア
ンプ手段を動作させるために活性化される。
【００５９】第１のスイッチ手段は、電位供給線および
第１のセンスアンプ手段の間に設けられ、第１のセンス
アンプ活性線の電位を受け、その第１のセンスアンプ活
性線が活性化された場合に、電位供給線のセンス電位を
第１のセンスアンプ手段に供給するためのものである。
第２のスイッチ手段は、電位供給線および第２のセンス
アンプ手段の間に設けられ、第２のセンスアンプ活性線
の電位を受け、その第２のセンスアンプ活性線が活性化
された場合に、電位供給線のセンス電位を第２のセンス
アンプ手段に供給するためのものである。センスアンプ
活性線制御手段は、リフレッシュ時に第１および第２の
センスアンプ活性線をともに活性化し、書込時および読
出時に第１および第２のセンスアンプ活性線を選択的に
活性化するものである。
【００６０】請求項３７に記載の本発明は、請求項６，
９，１２，１３，１５，１６，２５，２６または２８に
記載の発明において、複数のゲート手段およびゲート活
性線を備える。複数のゲート手段は、複数のビット線対
と、複数のセンスアンプ手段との間にそれぞれ設けら
れ、活性化された場合に、対応するビット線対およびセ
ンスアンプ手段を接続する。ゲート活性線は、ビット線
対に交差する方向に配置され、複数のゲート手段を活性
化するための電位を複数のゲート手段に供給するための
ものである。請求項３８に記載の本発明は、請求項６，
９，１２，１３，１５，１６，２５，２６または２８に
記載の発明において、複数のセンスアンプ手段が、第１
のセンスアンプ手段および第２のセンスアンプ手段を含
む。さらに、第１の電位供給線、第２の電位供給線、セ
ンスアンプ活性線、第１のスイッチ手段、第２のスイッ
チ手段およびセンス電位制御手段をさらに備える。
【００６１】第１の電位供給線は、ビット線対に交差す
る方向に配置され、第１のセンスアンプ手段に対応する
ビット線および反転ビット線のそれぞれの電圧振幅を規
定するセンス電位を供給するためのものである。第２の
電位供給線は、ビット線対に交差する方向に配置され、
第２のセンスアンプ手段に対応するビット線および反転
ビット線のそれぞれの電圧振幅を規定するセンス電位を
供給するためのものである。センスアンプ活性線は、ビ
ット線対に交差する方向に配置され、第１または第２の
センスアンプ手段を動作させるために活性化される。第
１のスイッチ手段は、第１の電位供給線および第１のセ
ンスアンプ手段の間に設けられ、センスアンプ活性線の
電位を受け、そのセンスアンプ活性線が活性化され、か
つ、第１の電位供給線がセンス電位を供給する場合に、
そのセンス電位を第１のセンスアンプ手段に供給するた
めのものである。
【００６２】第２のスイッチ手段は、第２の電位供給線
および第２のセンスアンプ手段の間に設けられ、センス
アンプ活性線の電位を受け、そのセンスアンプ活性線が
活性化され、かつ、第２の電位供給線がセンス電位を供
給する場合に、そのセンス電位を第２のセンスアンプ手
段に供給するためのものである。センス電位制御手段
は、リフレッシュ時に第１および第２の電位供給線にそ
れぞれセンス電位を供給し、書込時および読出時に第１
または第２の電位供給線にセンス電位を選択的に供給す
る。請求項３９に記載の本発明は、請求項６，９，１
２，１３，１５，１６，２５，２６または２８に記載の
発明において、複数のセンスアンプ選択線、複数のデー
タ線対、転送制御線および複数のゲート手段をさらに備
える。
【００６３】複数のセンスアンプ選択線は、複数のセン
スアンプ手段のそれぞれの対応し、複数のビット線対の
並列配置され、複数のセンスアンプ手段を選択的に動作
させるために選択的に活性化される。複数のデータ線対
は、複数のビット線対のそれぞれに対応し、複数のビッ
ト線対と並列配置される。転送制御線は、複数のビット
線対に交差する方向に配置され、複数のビット線対の電
位を、データ線対へ転送させるために活性化される。複
数のゲート手段は、複数のビット線対および複数のデー
タ線対の対応するものの間にそれぞれ接続され、各々
が、転送制御線の電位を受け、転送制御線が活性化され
た場合に、各ビット線対の電位を対応するデータ線対へ
転送するためのものである。
【００６４】さらに、複数のセンスアンプ手段は、対応
するセンスアンプ選択線が活性化された場合に活性化さ
れる。請求項４０に記載の本発明は、請求項６，９，１
２，１３，１５，１６，２５，２６または２８に記載の
発明において、複数のセンスアンプ選択線、データ線
対、転送制御線および複数のゲート手段をさらに備え
る。複数のセンスアンプ選択線は、複数のセンスアンプ
手段のそれぞれに対応し、複数のビット線対と並列配置
され、複数のセンスアンプ手段を選択的に動作させるた
めに選択的に活性化される。データ線対は、複数のビッ
ト線対に交差する方向に配置され、複数のビット線対の
電位を選択的に受ける。転送制御線は、複数のビット線
対と交差する方向に配置され、複数のビット線対の電位
をデータ線対へ転送させるために活性化される。
【００６５】複数のゲート手段は、複数のビット線対の
それぞれに対応し、複数のビット線対およびデータ線対
の間にそれぞれ接続され、各々が、転送制御線の電位を
受け、その転送制御線が活性化された場合に、各ビット
線対の電位をデータ線対へ転送するためのものである。
さらに、複数のセンスアンプ手段は、対応するセンスア
ンプ活性線が活性化された場合に活性化される。請求項
４１に記載の本発明は、請求項４０に記載の発明におい
て、複数のデータ線対の各々が、データ線および反転デ
ータ線を含む。さらに、複数のゲート手段の各々が、第
１のトランジスタおよび第２のトランジスタを含む。そ
の第１のトランジスタは、対応するビット線対のビット
線の電位を受けるゲート電極を有し、データ線および転
送制御線の間に接続される。その第２のトランジスタ
は、対応するビット線対の反転ビット線の電位を受ける
ゲート電極を有し、反転データ線および転送制御線の間
に接続される。
【００６６】請求項４２に記載の本発明は、請求項６，
９，１２，１３，１５，１６，２５，２６または２８に
記載の発明において、複数のセンスアンプ選択線、デー
タ線対、転送制御線および複数のゲート手段をさらに備
える。複数のセンスアンプ選択線は、複数のセンスアン
プ手段のそれぞれに対応し、複数のビット線対と並列配
置され、複数のセンスアンプ手段を選択的に動作させる
ために選択的に活性化される。データ線対は、複数のビ
ット線対に交差する方向に配置され、複数のビット線対
の電位を選択的に受ける。転送制御線は、複数のビット
線対と交差する方向に配置され、複数のビット線対の電
位をデータ線対へ転送させるために活性化される。
【００６７】複数のゲート手段は、複数のビット線対の
それぞれに対応し、複数のビット線対およびデータ線対
の間にそれぞれに接続され、各々が、対応するビット線
対の電位をデータ線対へ転送するためのものである。そ
の複数のゲート手段の各々は、第１のトランジスタ手段
および第２のトランジスタ手段を含む。その第１のトラ
ンジスタ手段は、転送制御線の電位を受け、転送制御線
が活性化された場合に、対応するビット線対の電位をデ
ータ線対へ転送可能にする。その第２のトランジスタ手
段は、対応するセンスアンプ選択線の電位を受け、その
センスアンプ選択線が活性化させた場合に、対応するビ
ット線対の電位をデータ線対へ転送可能にする。それら
の第１および第２のトランジスタ手段を介して、対応す
るビット線対の電位がデータ線対へ転送される。
【００６８】さらに、複数のセンスアンプ手段は、対応
するセンスアンプ活性線が活性化された場合に活性化さ
れる。請求項４３に記載の本発明は、半導体記憶装置で
あって、ワード線、複数のメモリセル、複数のセンスア
ンプ手段、複数のセンスアンプ選択線、複数のビット線
対選択線および複数のゲート手段を備える。複数のビッ
ト線対は、各々がビット線および反転ビット線を有し、
並列配置される。ワード線は、複数のビット線対に交差
して配置され、データの読出時に所定の電位される。複
数のメモリセルは、複数のビット線対と、ワード線との
交点にそれぞれ配置され、各々が、交差するビット線対
およびワード線に接続される。各ビット線対に接続され
たメモリセルは、第１および第２の電極を有し、その第
１の電極が反転ビット線に接続されたキャパシタと、ワ
ード線の電位を受けるゲート電極を有し、第２の電極お
よびビット線の間に接続されたＭＯＳトランジスタとを
含む。
【００６９】複数のセンスアンプ手段は、各々が、少な
くとも２対のビット線対に対応して設けられ、対応する
それらのビット線対の電位差を選択的に検知し増幅する
ためのものである。複数のセンスアンプ選択線は、複数
のセンスアンプ手段のそれぞれに対応し、複数のビット
線対と並列配置され、複数のセンスアンプ手段を選択的
に動作させるために選択的に活性化される。さらに、複
数のセンスアンプ手段の各々は、対応するセンスアンプ
選択線が活性化された場合に活性化される。複数のビッ
ト線対選択線は、複数のビット線対のそれぞれに対応
し、複数のビット線対と交差する方向に配置され、対応
するビット線対の電位をそれに対応するセンスアンプ手
段へ伝達させるために選択的に活性化される。複数のゲ
ート手段は、複数のビット線対のそれぞれに対応して設
けられ、複数のビット線対およびセンスアンプ手段の間
にそれぞれ接続され、各々が、対応するビット線対選択
線の電位を受け、対応するビット線対の電位をそれに対
応するセンスアンプ手段へ伝達するためのものである。
【００７０】さらに、複数のセンスアンプ手段の各々
は、データの読出時に、選択されたビット線対の電位
を、そのメモリセルにおいてＭＯＳトランジスタが所定
の電位に応答して導通することが可能になる第２の電極
の電位を得る第１のレベルにし、選択されていないビッ
ト線対の電位を、そのメモリセルにおいてＭＯＳトラン
ジスタが所定の電位に応答して導通することが不可能に
なる第２の電極の電位を得る第２のレベルにする。請求
項４４に記載の本発明は、半導体記憶装置であって、複
数のビット線対、複数のワード線、複数のメモリセル、
複数のセンスアンプ手段、複数のビット線対選択線およ
び複数のゲート手段を備える。複数のビット線対は各々
がビット線および反転ビット線を有し、並列配置され
る。複数のワード線は、複数のビット線対に交差して配
置され、データの読出時に選択的に活性化される。
【００７１】複数のメモリセルは、複数のビット線対と
複数のワード線との交点にそれぞれ配置され、各々が、
交差するビット線対およびワード線に接続される。各ビ
ット線対に接続されたメモリセルは、第１および第２の
電極を有し、その第１の電極がビット線に接続されたキ
ャパシタと、ワード線の電位を受けるゲート電極を有
し、第２の電極および反転ビット線の間に接続されたＭ
ＯＳトランジスタとを含む。隣り合う２対のビット線対
において、一方のビット線対に接続されたメモリセル
と、他方のビット線対に接続されたメモリセルとが互い
に異なるワード線に接続される。複数のセンスアンプ手
段は、各々が少なくとも１対のビット線対を隔てて配置
された少なくとも２対のビット線に対応して設けられ、
対応するそれらのビット線対の電位差を選択的に検知し
増幅するためのものである。
【００７２】複数のビット線対選択線は、複数のビット
線対のそれぞれに対応し、複数のビット線対と交差する
方向に配置され、対応するビット線対の電位をそれに対
応するセンスアンプ手段へ伝達させるために選択的に活
性化される。複数のゲート手段は、複数のビット線対の
それぞれに対応して設けられ、複数のビット線対および
センスアンプ手段の間にそれぞれ接続され、各々が、対
応するビット線対選択線の電位を受け、そのビット線対
選択線が活性化された場合に、対応するビット線対の電
位をそれに対応するセンスアンプ手段へ伝達するための
ものである。請求項４５に記載の本発明は、半導体記憶
装置であって、複数のワード線、複数の電極ノード、複
数のビット線、複数のワード線、複数のメモリセル、第
１のセンスアンプ手段、第２のセンスアンプ手段、複数
の選択線および複数のゲート手段を備える。
【００７３】複数のワード線は、並列配置される。複数
の電極ノードは、複数のワード線に交差して配置され
る。複数のビット線は、複数のワード線に交差し、複数
の電極ノードに並んで配置される。それらの複数のビッ
ト線の各々は、隣り合う２つの電極ノードに対応して設
けられ、かつ、それらの間に配置されている。複数のメ
モリセルは、隣り合う電極ノードおよびビット線と、各
ワード線との交点にそれぞれ配置され、各々が、交差す
る電極ノード、ビット線およびワード線に接続される。
各ビット線およびそれに対応する２つの電極ノードに接
続された複数のメモリセルは、一方の電極ノードおよび
ビット線に接続された第１のメモリセルと、他方の電極
ノードおよびビット線に接続された第２のメモリセルと
を含む。
【００７４】第１のメモリセルは、第１および第２の電
極を有し、その第１の電極が一方の電極ノードに接続さ
れた第１のキャパシタと、第１のワード線の電位を受け
るゲート電極を有し、第１の電極およびビット線の間に
接続された第１のＭＯＳトランジスタとを含む。第２の
メモリセルは、第３および第４の電極を有し、その第３
の電極が他方の電極ノードに接続された第２のキャパシ
タと、第２のワード線の電位を受けるゲート電極を有
し、第３の電極およびビット線の間に接続された第２の
ＭＯＳトランジスタとを含む。第１のセンスアンプ手段
は、第１のメモリセルが接続された電極ノードおよびビ
ット線の複数の対に対応して設けられ、それらの複数の
対のものの電位差を選択的に検知し増幅するためのもの
である。第２のセンスアンプ手段は、第２のメモリセル
が接続された電極ノードおよびビット線の複数の対に対
応して設けられ、それらの複数の対のものの電位差を選
択的に検知し増幅するためのものである。
【００７５】複数の選択線は、電極ノードおよびビット
線の複数の対のそれぞれに対応し、複数の電極ノードお
よび複数のビット線と交差する方向に配置され、対応す
る電極ノードおよびビット線の対の電位をそれに対応す
る第１または第２のセンスアンプ手段へ伝達させるため
に選択的に活性化される。複数のゲート手段は、電極ノ
ードおよびビット線の複数の対のそれぞれに対応して設
けられ、それらの対と、対応する第１または第２のセン
スアンプ手段との間にそれぞれ接続され、各々が、対応
する選択線の電位を受け、その選択線が活性化された場
合に、対応する電極ノードおよびビット線の対の電位を
その対に対応する第１または第２のセンスアンプ手段に
伝達するためのものである。請求項４６に記載の本発明
は、半導体記憶装置であって、複数の第１のワード線、
複数の第２のワード線、複数のビット線および複数のメ
モリセルを備える。
【００７６】複数の第１のワード線は、各々が金属より
なる。複数の第２のワード線は、複数の第１のワード線
に沿って並列配置され、各々がポリシリコンを含み、各
第１のワード線に複数箇所で接続される。複数のビット
線は、複数の第２のワード線に交差する方向に配置され
る。複数のメモリセルは、複数の第２のワード線および
複数のビット線の交点にそれぞれ配置され、各々が、各
第２のワード線および各ビット線に接続される。複数の
第２のワード線は、隣り合う２つのものが同じ複数の箇
所で１つの第１のワード線に接続される。請求項４７に
記載の本発明は、半導体記憶装置であって、複数の第１
のワード線、複数の第２のワード線、複数のビット線対
および複数のメモリセルを備える。
【００７７】複数の第１のワード線は、各々が金属より
なる。複数の第２のワード線は、複数の第１のワード線
に沿って並列配置され、各々がポリシリコンを含み、各
第１のワード線に複数箇所で接続される。複数のビット
線対は、複数の第２のワード線に交差する方向に配置さ
れる。複数のメモリセルは、複数の第２のワード線およ
び複数のビット線対の交点にそれぞれ配置され、各々
が、各第２のワード線および各ビット線対に接続され
る。複数の第２のワード線は、隣り合う２つのものが同
じ複数の箇所で１つの第１のワード線に接続される。請
求項４８に記載の本発明は、半導体基板上に形成された
半導体記憶装置であって、複数のビット線対、複数のワ
ード線、複数のメモリセルを備える。
【００７８】複数のビット線対は、各々が、ビット線お
よび反転ビット線を有する。複数のワード線は、複数の
ビット線対と交差して配置される。複数のメモリセル
は、複数のビット線対および複数のワード線の交点にそ
れぞれ配置され、各々が、交差するビット線対およびワ
ード線に接続される。各ビット線対に接続されたメモリ
セルは、そのビット線対のビット線および反転ビット線
の間に直列に接続されたキャパシタおよびＭＯＳトラン
ジスタを含む。そのキャパシタは、下部電極、誘電体薄
膜および上部電極を含む。その下部電極は、メモリセル
ごとに分離されて形成される。その誘電体薄膜は、下部
電極上に形成され、高誘電体よりなる。その上部電極
は、下部電極上に誘電体薄膜を介在して形成され、ビッ
ト線対の配列のピッチで分割されている。
【００７９】請求項４９に記載の本発明は、請求項４８
に記載の発明において、誘電体薄膜が、高誘電体に代え
て、強誘電体よりなることを特徴とする。
【００８０】
【作用】請求項１に記載の本発明によれば、複数のメモ
リセルの各々は、キャパシタが電極ノードに接続されて
いる。このため、読出時において、選択されたメモリセ
ルは、対応する電極ノードが第１のレベルにされること
により生じるキャパシタのカップリングによって、ワー
ド線が所定の電位に活性化されることに応答してＭＯＳ
トランジスタが導通することが可能な状態にされる。一
方、選択されていないメモリセルは、対応する電極ノー
ドが第２のレベルにされることにより、ワード線が所定
の電位にされることに応答してＭＯＳトランジスタが導
通することが不可能な状態にされる。このため、ワード
線が所定の電位に活性化された場合、そのワード線に接
続された複数のメモリセルのうち、選択されたもののみ
において、ＭＯＳトランジスタが導通される。したがっ
て、ワード線に接続された複数のメモリセルのうち、選
択されたもののみから、保持された電荷（データ）が、
対応するビット線に読出される。
【００８１】請求項２に記載の本発明によれば、ワード
線が所定の電位に活性化される前に、選択されたメモリ
セルに対応する電極ノードの電位を第１のレベルにする
ようにした場合において、ワード線に接続された複数の
メモリセルのうち、選択されたもののみから、保持され
た電荷（データ）が、対応するビット線に読出される。
請求項３に記載の本発明によれば、ワード線が所定の電
位に活性化された後に、選択されたメモリセルに対応す
る電極ノードの電位を第１のレベルにするようにした場
合において、ワード線に接続された複数のメモリセルの
うち、選択されたもののみから、保持された電荷（デー
タ）が、対応するビット線に読出される。
【００８２】請求項４に記載の本発明によれば、メモリ
セルのＭＯＳトランジスタがＮチャネルＭＯＳトランジ
スタである場合において、ワード線に接続された複数の
メモリセルのうち、選択されたもののみから、保持され
た電荷（データ）が、対応するビット線に読出される。
請求項５に記載の本発明によれば、メモリセルのＭＯＳ
トランジスタがＰチャネルＭＯＳトランジスタである場
合において、ワード線に接続された複数のメモリセルの
うち、選択されたもののみから、保持された電荷（デー
タ）が、対応するビット線に読出される。請求項６に記
載の本発明によれば、複数のメモリセルの各々は、対応
するビット線と、反転ビット線との間に接続されてい
る。このため、データの読出時において、選択されたメ
モリセルは、対応するビット線対が第１のレベルにされ
ることにより生じるキャパシタのカップリングによって
ワード線が所定の電位に活性化されることに応答してＭ
ＯＳトランジスタが導通することが可能な状態にされ
る。
【００８３】一方、選択されていないメモリセルは、対
応するビット線対が第２のレベルにされることにより、
ワード線が所定の電位にされることに応答してＭＯＳト
ランジスタが導通することが不可能な状態にされる。こ
のため、ワード線が所定の電位に活性化された場合、そ
のワード線に接続された複数のメモリセルのうち、選択
されたもののみにおいて、ＭＯＳトランジスタが導通さ
れる。したがって、ワード線に接続された複数のメモリ
セルのうち、選択されたもののみから、保持された電荷
（データ）が、対応するビット線に読出される。さら
に、各メモリセルがビット線と、反転ビット線との間に
接続されているために、メモリセルに保持された電荷
は、ビット線および反転ビット線の両方に読出される。
このため、ビット線対に生じる電位差が大きいので、そ
の電位差を増幅するセンスアンプ手段は、安定した増幅
動作を行なうことができる。
【００８４】請求項７に記載の本発明によれば、対応す
るメモリセルが読出のために選択されたセンスアンプ手
段が、ワード線が所定の電位にされる前に、対応するビ
ット線対の電位を第１のレベルにするようにした場合に
おいて、ワード線に接続された複数のメモリセルのう
ち、選択されたもののみから、保持された電荷（デー
タ）が、対応するビット線対に読出される。請求項８に
記載の本発明によれば、対応するメモリセルが読出のた
めに選択されたセンスアンプ手段が、ワード線が所定の
電位された後に、対応するビット線対の電位を第１のレ
ベルにするようにした場合において、ワード線に接続さ
れた複数のメモリセルのうち、選択されたもののみか
ら、保持された電荷（データ）が、対応するビット線対
に読出される。
【００８５】請求項９に記載の本発明によれば、各々が
ビット線対において、第１および第２のメモリセルが、
ともにビット線対と、反転ビット線対との間に接続され
ている。このため、データの読出時において、選択され
た第１および第２のメモリセルは、対応するビット線対
が第１のレベルにされることにより生じるキャパシタの
カップリングによって、ワード線が所定の電位に活性化
されることに応答してＭＯＳトランジスタが導通するこ
とが可能な状態にされる。一方、選択されていない第１
および第２のメモリセルの各々は、対応するビット線対
が第２のレベルにされることにより、ワード線が所定の
電位にされることに応答してＭＯＳトランジスタが導通
することが不可能な状態にされる。このため、ワード線
が所定の電位に活性化された場合、そのワード線に接続
された複数の第１または第２のメモリセルのうち、選択
されたもののみにおいて、ＭＯＳトランジスタが導通さ
れる。したがって、ワード線に接続された複数のメモリ
セルのうち、選択された第１または第２のメモリセルの
みから、保持された電荷（データ）が、対応するビット
線対に読出される。
【００８６】さらに、各ビット線対に接続された複数の
メモリセルは、ＭＯＳトランジスタがビット線に接続さ
れた第１のメモリセルと、ＭＯＳトランジスタが反転ビ
ット線に接続された第２のメモリセルとを含むため、各
ビット線対の容量バランスがとられ得る。請求項１０に
記載の本発明によれば、隣り合う２つのビット線対にお
いて、一方のビット線対に接続された複数のメモリセル
と、他方のビット線対に接続された複数のメモリセルと
が互いに異なるワード線に接続されている。このため、
１つのワード線が活性化された場合において、隣り合う
２つのビット線対は、一方にメモリセルからの電荷（デ
ータ）が読出されるが、他方には、読出されない。した
がって、動作において、電荷が読出されないビット線対
が、電荷が読出されるビット線対からその他のビット線
対へ伝わるおそれがあるノイズをキャンセルするシール
ドとして働く。
【００８７】請求項１１に記載の本発明によれば、各ビ
ット線対において、ビット線対への接続態様が異なる第
１および第２のメモリセルが、ビット線対の中央部に設
けられたセンスアンプ手段を挟んで配置されるので、ビ
ット線と反転ビット線との容量バランスがとられ得る。
さらに、隣り合うビット線対のそれぞれに対応するセン
スアンプ手段が、ワード線を挟んで両側に交互に配置さ
れるため、センスアンプ手段のレイアウトピッチが緩和
される。請求項１２に記載の本発明によれば、複数のメ
モリセルの各々は、対応するビット線対と、反転ビット
線対との間に接続されている。このため、データの読出
時において、選択されたメモリセルは、対応するビット
線対がイコライズされた状態で第１のレベルへ変化され
ることにより生じるキャパシタのカップリングによっ
て、ワード線が第１の電位に活性化されることに応答し
てＭＯＳトランジスタが導通することが可能な状態にさ
れる。
【００８８】一方、選択されていないメモリセルは、対
応するビット線対が第２のレベルにされることにより、
ワード線が第１の電位にされることに応答してＭＯＳト
ランジスタが導通することが不可能な状態にされる。こ
のため、ワード線が第１の電位に活性化された場合、そ
のワード線に接続された複数のメモリセルのうち、選択
されたもののみにおいて、ＭＯＳトランジスタが導通さ
れる。したがって、ワード線に接続された複数のメモリ
セルのうち、選択されたもののみから、保持された電荷
（データ）が、対応するビット線対に読出される。さら
に、データの読出時において、ワード線の活性化と同時
にビット線対の電位差の増幅が開始される。したがっ
て、高速な読出動作を行なうことが可能である。
【００８９】請求項１３に記載の本発明によれば、複数
のメモリセルの各々は、対応するビット線対と、反転ビ
ット線対との間に接続されている。データの読出時にお
いて、選択されたメモリセルは、ワード線が第１の電位
に活性化された後、対応するビット線対が第２の電位へ
向けて変化させられることにより生じるキャパシタのカ
ップリングによって、ＭＯＳトランジスタが導通状態に
される。一方、選択されていないメモリセルは、対応す
るビット線対が第２のレベルにされることにより、ＭＯ
Ｓトランジスタが導通することが不可能な状態にされ
る。このため、ワード線が第１の電位に活性化された場
合、そのワード線に接続された複数のメモリセルのう
ち、選択されたもののみにおいて、ＭＯＳトランジスタ
が導通される。したがって、ワード線に接続された複数
のメモリセルのうち、選択されたもののみから、保持さ
れた電荷（データ）が、対応するビット線対に読出され
る。
【００９０】さらに、データの読出時において、ワード
線が第１の電位にされた後に、選択されたメモリセルに
対応するビット線対が第２の電位へ向けて変化を開始さ
れ、ビット線対の増幅動作が開始される。したがって、
ビット線対に生じた電位差がセンスアンプ手段に伝達さ
れるまで、センスアンプ手段による増幅動作を待たせる
必要がないため、読出動作を高速で行なうことが可能に
なる。請求項１４に記載の本発明によれば、データの読
出が行なわれた後のリストア時において、選択されたメ
モリセルに対応するセンスアンプ手段が、対応するビッ
ト線対の電位を、データの読出前のイコライズ状態での
電位にまで戻すようにした。このため、メモリセルへリ
ストアするための電位が十分なレベルに達してからワー
ド線を非活性化する必要がないので、リストア動作を高
速化することが可能である。
【００９１】請求項１５に記載の本発明によれば、複数
のメモリセルの各々は、対応するビット線と、反転ビッ
ト線との間に接続されている。データの読出時におい
て、ビット線対の電位が、ワード線の電位の変化範囲で
ある第１のレベルから第２のレベルの間の第３のレベル
に予めイコライズされる。ワード線の電位が第２のレベ
ルに活性化されると、メモリセルに保持された電荷がビ
ット線および反転ビット線にそれぞれ読出される。した
がって、ビット線対に生じる電位差が従来よりも大き
い。このため、センスアンプ手段による増幅動作が安定
化される。さらに、ビット線対の一方の電位が第３のレ
ベルへ増幅され、ビット線対の他方の電位が第４のレベ
ルへ増幅される。このように、メモリセルからビット線
対へ読出される電位差が大きく、さらに、ビット線対の
電位差が正および負の方向の両側へ広がるように増幅さ
れる。
【００９２】このため、ある一定の増幅されたビット線
対の電位差を得たい場合に、従来よりも増幅の際のビッ
ト線対の増幅率を小さくすることが可能である。請求項
１６に記載の本発明によれば、複数のメモリセルの各々
は、対応するビット線対と、反転ビット線対との間に接
続されている。データの読出時において、ビット線対の
電位が、ワード線のスタンバイ時の電位である第１のレ
ベルに予めイコライズされる。ワード線の電位が第２の
レベルに活性化されると、メモリセルに保持された電荷
がビット線および反転ビット線にそれぞれ読出される。
したがって、ビット線対に生じる電位差が従来よりも大
きい。このため、センスアンプ手段による増幅動作が安
定化することが可能である。さらに、ビット線対の一方
の電位が第３のレベルへ増幅され、ビット線対の他方の
電位が第４のレベルへ増幅される。
【００９３】このように、メモリセルからビット線対へ
読出される電位差が大きく、さらに、ビット線対の電位
差が、正および負の方向の両側へ広がるように増幅され
る。このため、ある一定の増幅されたビット線対の電位
差を得たい場合に、従来よりも増幅の際のビット線対の
増幅率を小さくすることが可能である。さらに、スタン
バイ時において、ワード線の電位と、ビット線対の電位
とが等しくされるため、それらがショートした場合で
も、リーク電流が生じない。請求項１７に記載の本発明
によれば、メモリセルのＭＯＳトランジスタがＮチャネ
ルＭＯＳトランジスタである場合において、前述したよ
うな、選択的なビット線対の使用、ビット線対のシール
ドとしての働き、高速な読出動作、安定した増幅動作ま
たはショートによるリーク電流の抑制を実現することが
可能である。
【００９４】請求項１８に記載の本発明によれば、メモ
リセルのＭＯＳトランジスタがＰチャネルＭＯＳトラン
ジスタである場合において、前述したような選択的なビ
ット線対の使用、ビット線対のシールドとしての働き、
高速な読出動作、安定した増幅動作またはショートによ
るリーク電流の抑制を実現することが可能である。請求
項１９に記載の本発明によれば、複数のメモリセルの各
々は、キャパシタがコラム選択線に接続されている。こ
のため、データの読出時において、選択されたメモリセ
ルは、対応するコラム選択線がコラム選択手段にて所定
のレベルに活性化されることにより生じるキャパシタの
カップリングによって、ワード線が所定の電位に活性化
されることに応答してＭＯＳトランジスタが導通するこ
とが可能な状態にされる。一方、選択されていないメモ
リセルは、対応するコラム選択線が活性化されないの
で、そのような状態にされない。
【００９５】このため、ワード線が所定の電位に活性化
された場合、そのワード線に接続された複数のメモリセ
ルのうち、選択されたもののみにおいて、ＭＯＳトラン
ジスタが導通される。したがって、ワード線に接続され
た複数のメモリセルのうち、コラム選択手段によって選
択されたもののみから、保持された電荷（データ）が、
対応するビット線に読出される。請求項２０に記載の本
発明によれば、メインコラム選択手段が複数のメインコ
ラム選択線を選択的に活性化することによって、動作す
るサブコラム選択手段が選択される。選択されたサブコ
ラム選択手段が、対応するサブコラム選択線を活性化す
る。複数のメモリセルの各々は、キャパシタがサブコラ
ム選択線に接続されている。したがって、サブコラム選
択線が活性化されることによって、それに接続されたメ
モリセルにおいてＭＯＳトランジスタが、ワード線が所
定の電位に活性化されることに応答して導通することが
可能な状態にされる。
【００９６】このため、ワード線が所定の電位に活性化
された場合、そのワード線に接続された複数のメモリセ
ルのうち、選択されたもののみにおいて、ＭＯＳトラン
ジスタが導通される。したがって、ワード線に接続され
た複数のメモリセルのうち、サブコラム選択手段によっ
て選択されたもののみから、保持された電荷（データ）
が、対応するビット線に読出される。請求項２１に記載
の本発明によれば、複数のメモリセルの各々は、ＭＯＳ
トランジスタがコラム選択線に接続されている。このた
め、データの読出時において、選択されたメモリセル
は、対応するコラム選択線がコラム選択手段によって、
それに接続されたメモリセルにおいてＭＯＳトランジス
タが、ワード線が所定の電位に活性化されることに応答
して導通することが可能な状態にされる。一方、選択さ
れていないメモリセルは、対応するコラム選択線が活性
化されないので、そのような状態にされない。
【００９７】このため、ワード線が所定の電位に活性化
された場合、そのワード線に接続された複数のメモリセ
ルのうち、選択されたもののみにおいてＭＯＳトランジ
スタが導通される。したがって、ワード線に接続された
複数のメモリセルのうち、コラム選択手段によって選択
されたもののみから、保持された電荷（データ）が、対
応するビット線に読出される。請求項２２に記載の本発
明によれば、ワード線およびコラム選択線によってメモ
リセルが選択される構成で、隣り合う２対のコラム選択
線およびビット線の遂において、一方の１対のコラム選
択線およびビット線に接続された複数のメモリセルと、
他方の１対のコラム選択線およびビット線に接続された
複数のメモリセルとが互いに異なるワード線に接続され
ている。
【００９８】このため、１本のワード線が活性化された
場合に、隣り合う２対のコラム選択線およびビット線の
対のうちの一方の対のみにメモリセルからの電荷が読出
される。したがって、メモリセルからの電荷が読出され
ないビット線およびそれと対をなすコラム選択線が、メ
モリセルからの電荷が読出されるビット線から他のビッ
ト線へ混入するおそれがあるノイズをキャンセルするシ
ールドとして働く。請求項２３に記載の本発明によれ
ば、メインコラム選択手段が複数のメインコラム選択線
を選択的に活性化することによって、動作するサブコラ
ム選択手段が選択される。選択されたサブコラム選択手
段が、対応するサブコラム選択線を活性化する。
【００９９】複数のメモリセルの各々は、ＭＯＳトラン
ジスタがサブコラム選択線に接続されている。したがっ
て、サブコラム選択線が活性化されることによって、そ
れに接続されたメモリセルにおいてＭＯＳトランジスタ
が、ワード線が所定の電位に活性化されることに応答し
て導通することが可能な状態にされる。このため、ワー
ド線が所定の電位に活性化された場合、そのワード線に
接続された複数のメモリセルのうち、選択されたものの
みにおいて、ＭＯＳトランジスタが導通される。したが
って、ワード線に接続された複数のメモリセルのうち、
サブコラム選択手段によって選択されたもののみから、
保持された電荷（データ）が、対応するビット線に読出
される。請求項２４に記載の本発明によれば、ワード線
およびサブコラム選択線によってメモリセルが選択され
る構成で、隣り合う２対のサブコラム選択線およびビッ
ト線の対において、一方の１対のサブコラム選択線およ
びビット線に接続された複数のメモリセルと、他方の１
対のサブコラム選択線およびビット線に接続された複数
のメモリセルとが互いに異なるワード線に接続されてい
る。このため、１本のワード線が活性化された場合に、
隣り合う２対のサブコラム選択線およびビット線の対の
うちの一方の対のみにメモリセルからの電荷が読出され
る。
【０１００】したがって、メモリセルからの電荷が読出
されないビット線およびそれと対をなすサブコラム選択
線が、メモリセルからの電荷が読出されるビット線から
他のビット線へ混入するおそれがあるノイズをキャンセ
ルするシールドとして働く。請求項２５に記載の本発明
によれば、読出時において、第１のレベルにイコライズ
された複数のビット線対のうち、選択されたメモリセル
に対応するもののみが第２のレベルにされる。また、リ
フレッシュ時において、複数のビット線対がそれぞれイ
コライズされた第１のレベルに保持される。さらに、ワ
ード線の電位は、読出時において、選択されたメモリセ
ルのＭＯＳトランジスタのみが導通する第３のレベルに
され、一方、リフレッシュ時において、すべてのメモリ
セルのＭＯＳトランジスタが導通する第４のレベルにさ
れる。
【０１０１】このようなビット線対の電位と、ワード線
の電位との関係によって、スタンバイ時のビット線対の
電位を一定のレベルとした条件において、ワード線の活
性化時の電位を読出動作およびリフレッシュ動作で異な
らせることにより、読出動作およびリフレッシュ動作が
ともに実行される。請求項２６に記載の本発明によれ
ば、リテンションモードにおいては、複数のセンスアン
プ手段の各々が、スタンバイ時においてビット線対の電
位を第１のレベルにイコライズし、その後、対応するビ
ット線対の電位差を検知増幅する。さらに、そのモード
においては、ワードドライバ手段が、スタンバイ時にお
いてワード線の電位を第１のレベルにし、その後、ワー
ド線を活性化する。一方、アクセスモードにおいては、
複数のセンスアンプ手段の各々が、スタンバイ時におい
てビット線対の電位を第２のレベルにイコライズし、そ
の後、対応するビット線対の電位差を検知増幅する。さ
らに、そのモードにおいては、ワードドライバ手段が、
スタンバイ時においてワード線の電位を第３のレベルに
し、その後、ワード線を活性化する。
【０１０２】このようなビット線対の電位と、ワード線
の電位との関係によって、リテンションモードおよびア
クセスモードがともに実行される。請求項２７に記載の
本発明によれば、アクセスモードからリテンションモー
ドへ移行する場合に、短絡手段が、第２のレベルになっ
ているビット線対と、第３のレベルになっているワード
線とを短絡させる。これにより、リテンションモードの
スタンバイ時のビット線対およびワード線のそれぞれの
電位が得られる。このため、アクセスモードからリテン
ションモードへの移行が速やかに行なわれる。さらに、
新たな電位の発生を要しないため、そのようなモードの
切換時の消費電力が低減される。請求項２８に記載の本
発明によれば、リテンションモードにおいては、複数の
センスアンプ手段の各々が、スタンバイ時にビット線対
の電位を第１のレベルにイコライズし、その後、対応す
るビット線対の電位差を検知増幅する。さらに、そのモ
ードにおいては、ワードドライバ手段が、スタンバイ時
にワード線の電位を第１のレベルにし、その後、ワード
線を活性化する。
【０１０３】一方、アクセスモードにおいては、複数の
センスアンプ手段の各々が、スタンバイ時にビット線対
の電位を第２のレベルにイコライズし、その後、対応す
るビット線対の電位差を検知増幅する。さらに、そのモ
ードにおいては、ワードドライバ手段がスタンバイ時に
ワード線の電位を第３のレベルにし、その後、ワード線
を活性化する。その後、理由テンションモードのスタン
バイ時のビット線対の電位は、短絡手段がリテンション
モードのスタンバイ時においてビット線対を短絡するこ
とにより得られる。このようなビット線対の電位と、ワ
ード線の電位との関係によって、リテンションモードお
よびアクセスモードがともに実行される。
【０１０４】請求項２９に記載の本発明によれば、メモ
リセルのＭＯＳトランジスタが、ＮチャネルＭＯＳトラ
ンジスタである構成において、ビット線対の電位と、ワ
ード線の電位との関係によって、リテンションモードお
よびアクセスモードがともに実行される。請求項３０に
記載の本発明によれば、メモリセルのＭＯＳトランジス
タが、ＰチャネルＭＯＳトランジスタである構成におい
て、ビット線対の電位と、ワード線の電位との関係によ
って、リテンションモードおよびアクセスモードがとも
に実行される。請求項３１に記載の本発明によれば、複
数のセンスアンプ選択線が選択的に活性化されると、そ
れに応答して、複数のセンスアンプ手段に応答するビッ
ト線対が選択的に第２のレベルにプリチャージされる。
さらに、第１のセンス手段によって、対応するビット線
対のうちの低いほうの電位が増幅されるとともに、第２
のセンス手段によって、対応するビット線対のうちの高
いほうの電位が増幅される。したがって、このような構
成によって、ビット線対の電位差を増幅することが可能
である。
【０１０５】請求項３２に記載の本発明によれば、リフ
レッシュ時には、センスアンプ活性線が活性化されるた
め、第１の電位供給線から複数の第１のスイッチ手段を
介して複数のセンスアンプ手段にそれぞれ第１のセンス
電位が供給される。このため、すべてのセンスアンプ手
段が動作される。書込時および読出時には、センスアン
プ選択線が選択的に活性化されるため、第２の電位供給
線から複数の第２のスイッチ手段を選択的に介して第２
のセンス電位が複数のセンスアンプ手段に選択的に供給
される。このため、センスアンプ手段が選択的に動作さ
れる。このように、ビット線および反転ビット線におい
て、書込時および読出時と、リフレッシュ時とで異なる
電圧振幅が得られる。
【０１０６】請求項３３に記載の本発明によれば、隣り
合う複数のセンスアンプ手段に対応する複数の第２のス
イッチ手段が、共通のセンスアンプ選択線の電位を受け
てその動作が制御される構成において、リフレッシュ時
には、すべてのセンスアンプ手段が動作され、書込時お
よび読出時には、センスアンプ手段が選択的に動作され
る。さらに、ビット線および反転ビット線において、書
込時および読出時と、リフレッシュ時とで異なる電圧振
幅が得られる。請求項３４に記載の本発明によれば、リ
フレッシュ時にはセンスアンプ活性線が活性化されるた
め、電位供給線から複数の第１のスイッチ手段を介して
複数のセンスアンプ手段にそれぞれセンス電位が供給さ
れる。このため、すべてのセンスアンプ手段が動作され
る。
【０１０７】書込時および読出時には、センスアンプ選
択線が選択的に活性化されるため、電位供給線から複数
の第２のスイッチ手段を選択的に介してセンス電位が複
数のセンスアンプ手段に選択的に供給される。このた
め、センスアンプ手段が選択的に動作される。このよう
に、リフレッシュ時と、書込時および読出時とでセンス
電位を同一にすることが可能であるので、センス電位を
供給するための配線を減らし得る。請求項３５に記載の
本発明によれば、リフレッシュ時には、センスアンプ活
性線が活性化されるため、第１の電位供給線から複数の
第１のスイッチ手段を介して複数のセンスアンプ手段に
それぞれ第１のセンス電位が供給される。このため、す
べてのセンスアンプ手段が動作される。
【０１０８】書込時および読出時には、複数の第２のス
イッチ手段のうち、対応するセンスアンプ選択線が活性
化され、対応する第２の電位供給線が第２のセンス電位
を供給するもののみが、対応するセンスアンプ手段に第
２のセンス電位を供給する。このため、センスアンプ手
段が選択的に動作される。このように、ビット線および
反転ビット線において、書込時および読出時と、リフレ
ッシュ時とで異なる電圧振幅が得られる。請求項３６に
記載の本発明によれば、リフレッシュ時には、ビット線
対に交差する方向に設けられた電位供給線からセンス電
位が第１および第２のスイッチ手段にそれぞれ供給され
る。その場合、センスアンプ活性線が活性化されるた
め、電位供給線から第１および第２のスイッチ手段を介
して第１および第２のセンスアンプ手段にそれぞれセン
ス電位が供給される。このため、すべてのセンスアンプ
手段が動作される。
【０１０９】書込時および読出時には、ビット線に交差
する方向に設けられた第１および第２のセンスアンプ活
性線が選択的に活性化されるため、電位供給線から第１
または第２のスイッチ手段を介してセンス電位が第１ま
たは第２のセンスアンプ手段に供給される。このため、
センスアンプ手段が選択的に動作される。このように、
ビット線対に交差する方向に設けられたセンスアンプ活
性線によって、書込時および読出時に、センスアンプ手
段を選択的に動作させることが可能になる。さらに、リ
フレッシュ時と、書込時および読出時とでセンス電位を
同一にすることが可能であるので、センス電位を供給す
るための配線を減らし得る。請求項３７に記載の本発明
によれば、ゲート活性線が活性化されることにより、複
数のゲート手段がそれぞれ活性化される。それにより、
対応する複数のビット線対と、複数のセンスアンプ手段
とが接続される。したがって、そのようにゲート手段が
活性化された場合に、センスアンプ活性線に電位の制御
に基づくビット線対の選択的な増幅動作が可能になる。
【０１１０】請求項３８に記載の本発明によれば、複数
のビット線対と交差する方向に配置されたセンスアンプ
活性線が、リフレッシュ時、書込時および読出時に活性
化される。このため、それらの場合に、第１および第２
のスイッチ手段が共にセンス電位を対応する第１および
第２のセンスアンプ手段に供給することが可能な状態に
なる。リフレッシュ時に、第１および第２の電位供給線
にセンス電位が共に供給される。このため、リフレッシ
ュ時には、第１および第２のスイッチ手段を介して第１
および第２のセンスアンプ手段にセンス電位が共に供給
される。一方、書込時および読出時には、第１または第
２の電位供給線にセンス電位が選択的に供給される。こ
のため、書込時および読出時においては、第１または第
２のスイッチ手段を介して第１または第２のセンスアン
プ手段にセンス電位が供給される。
【０１１１】このように、ビット線対に交差する方向に
設けられた第１および第２の電位供給線へのセンス電位
の供給の制御を行なうことによって、書込時および読出
時に、センスアンプ手段を選択的に動作させることが可
能になる。請求項３９に記載の本発明によれば、複数の
ビット線対と並列配置された複数のセンスアンプ選択線
が選択的に活性化されることにより、複数のセンスアン
プ手段が選択的に活性化される。さらに、転送制御線が
活性化されることによって、その選択されたセンスアン
プ手段に対応するビット線対の電位が、対応するゲート
手段を介して、ビット線対と並列配置された対応するデ
ータ線対へ転送される。請求項４０に記載の本発明によ
れば、複数のビット線対と並列配置された複数のセンス
アンプ選択線が選択的に活性化されることにより、複数
のセンスアンプ手段が選択的に活性化される。さらに、
転送制御線が活性化されることによって、その選択され
たセンスアンプ手段に対応するビット線対の電位が、対
応するゲート手段を介して、ビット線対と交差する方向
に配置されたデータ線対へ転送される。
【０１１２】請求項４１に記載の本発明によれば、デー
タ線および転送制御線に間に接続された第１のトランジ
スタと、反転データ線および転送制御線の間に接続され
た第２のトランジスタとをゲート手段が含む場合におい
て、複数のセンスアンプ手段が選択的に活性化される。
さらに、転送制御線が活性化されることによって、その
選択されたセンスアンプ手段に対応するビット線対の電
位が、そのような第１および第２のトランジスタを含む
対応するゲート手段を介して、ビット線対と交差する方
向に配置されたデータ線対へ転送される。請求項４２に
記載の本発明によれば、複数のビット線対と並列配置さ
れた複数のセンスアンプ選択線が選択的に活性化される
ことにより、複数のセンスアンプ手段が選択的に活性化
されるとともに、複数のゲート手段の第２のトランジス
タ手段が選択的に活性化される。さらに、転送制御線が
活性化されることによって、各ゲート手段の第１のトラ
ンジスタ手段が活性化される。
【０１１３】したがって、その選択されたセンスアンプ
手段に対応するビット線対の電位が、対応するゲート手
段の第１および第２のトランジスタ手段を介して、ビッ
ト線対と交差する方向に配置されたデータ線対へ転送さ
れる。請求項４３に記載の本発明によれば、複数のメモ
リセルの各々が、対応するビット線と、反転ビット線と
の間に接続されている。このため、データの読出時にお
いて、選択されたメモリセルのみが、対応するビット線
対が第１のレベルにされることにより生じるキャパシタ
のカップリングによって、ワード線が所定の電位に活性
化されることに応答してＭＯＳトランジスタが導通する
ことが可能な状態にされる。このため、ワード線が所定
の電位に活性化された場合、そのワード線に接続された
複数のメモリセルのうち、選択されたもののみにおい
て、ＭＯＳトランジスタが導通される。
【０１１４】また、センスアンプ選択線が選択的に活性
化されることにより、複数のセンスアンプ手段が選択的
に活性化される。さらに、複数のビット線対選択線が選
択的に活性化されることにより、複数のゲート手段が選
択的に動作される。これにより、選択されたセンスアン
プ手段に対応する複数のビット線対のうちのいずれかか
らそのセンスアンプ手段に電位が伝達される。したがっ
て、選択されたセンスアンプ手段によって、対応するビ
ット線対の電位の制御が行なわれる。請求項４４に記載
の本発明によれば、複数のメモリセルの各々が、対応す
るビット線と、反転ビット線との間に接続されている。
このようなメモリセルに保持された電荷が、対応するビ
ット線対に伝達される。複数のビット線対のそれぞれに
対応する複数のビット線対選択線が選択的に活性化され
ると、複数のゲート手段のうち、対応するゲート手段
が、選択されたビット線対の電位を、対応するセンスア
ンプ手段へ伝達する。
【０１１５】隣り合う２対のビット線対において、一方
のビット線対に接続されたメモリセルと、他方のビット
線対に接続されたメモリセルとが互いに異なるワード線
に接続されている。このため、１本のワード線が活性化
された場合に、隣り合うビット線対の両方に電荷が伝達
されることがない。これにより、動作しないビット線対
が、動作するビット線対のノイズシールドとして働く。
請求項４５に記載の本発明によれば、第１および第２の
メモリセルの各々が、対応する対をなすビット線対と、
電極ノードとの間に接続されている。このようなメモリ
セルに保持された電荷が、対応するビット線対および電
極ノードに伝達される。
【０１１６】複数の存在するビット線および電極ノード
に対のそれぞれに対応する複数の選択線が選択的に活性
化されると、複数のゲート手段のうち、対応するゲート
手段が、選択されたビット線および電極ノードの対の電
位を、対応する第１または第２のセンスアンプ手段へ伝
達する。１本のビット線に接続された第１および第２の
メモリセルが、異なるワード線に接続されている。この
ため、１本のワード線が活性化された場合に、それらの
第１および第２のメモリセルの両方から共有されたビッ
ト線を有するビット線および電極ノードの対に電荷が伝
達されることがない。これにより、電荷が伝達されない
電極ノードが、電荷が伝達されるビット線および電極ノ
ードのノイズシールドとして働く。
【０１１７】また、隣り合うビット線および電極ノード
の対において、ビット線が共有されているので、ビット
線のレイアウトピッチが緩和される。さらに、共有され
たビット線およびそれに対応する電極ノードは、第１お
よび第２のメモリセルで、キャパシタとＭＯＳトランジ
スタとの接続態様が異なるため、対をなすビット線およ
び電極ノードで容量バランスがとられる。請求項４６に
記載の本発明によれば、ビット線と交差して配置され、
メモリセルに接続された、ポリシリコンを含む複数の第
２のワード線は、隣り合う２つのものが同じ複数の箇所
で、金属よりなる１つの第１のワード線に接続される。
このように、第１のワード線が複数の第２のワード線で
共有されるため、第１のワード線のレイアウトピッチが
緩和される。
【０１１８】請求項４７に記載の本発明によれば、ビッ
ト線対と交差して配置され、メモリセルに接続された、
ポリシリコンを含む複数の第２のワード線は、隣り合う
２つのものが同じ複数の箇所で、金属よりなる１つの第
１のワード線に接続される。このように、第１のワード
線が複数の第２のワード線で共有されるため、第１のワ
ード線のレイアウトピッチが緩和される。請求項４８に
記載の本発明によれば、上部電極がビット線対の配列の
ピッチで分割されたキャパシタには、上部電極と、下部
電極との間に、高誘電体よりなる誘電体薄膜が形成され
る。このため、プレーナスタック型の電極が構成され
る。プレーナスタック型の電極は、製造プロセスが容易
であるので、メモリセルの製造プロセスが容易化され
る。
【０１１９】請求項４９に記載の本発明によれば、上部
電極がビット線対の配列のピッチで分割されたキャパシ
タには、上部電極と、下部電極との間に、強誘電体より
なる誘電体薄膜が形成される。このため、プレーナスタ
ック型の電極が構成される。プレーナスタック型の電極
は、製造プロセスが容易であるので、メモリセルの製造
プロセスが容易化される。
【０１２０】
【実施例】次に、この発明の実施例を図面に基づいて詳
細に説明する。 第１実施例 図１は、第１実施例によるＤＲＡＭの全体構成を示すブ
ロック図である。図１を参照して、このＤＲＡＭ１００
０は、メモリセルアレイ１００、ロウデコーダ２００、
コラムデコーダ３００、センスアンプ群４００、入出力
回路５００、行および列アドレスバッファ６００、入力
バッファ７００、出力バッファ８００、クロック発生回
路９００および論理ゲート９０１を含む。このＤＲＡＭ
１０００は、電源電位Ｖｃｃおよび接地電位ＧＮＤを受
けて動作する。メモリセルアレイ１００は、複数のワー
ド線、それらのワード線に直交する複数のビット線対お
よび複数のワード線ならびに複数のビット線対の交点の
それぞれに配置されたメモリセルを含む。それらのメモ
リセルには、データに対応する電荷が蓄積される。
【０１２１】クロック発生回路９００は、コラムアドレ
スストローブ信号／ＣＡＳおよびロウアドレスストロー
ブ信号／ＲＡＳを受け、それらの信号に応答してクロッ
ク信号を発生する。そのクロック信号は、ロウデコーダ
２００、コラムデコーダ３００、行および列アドレスバ
ッファ６００にそれぞれ供給されるとともに、論理ゲー
ト９０１を介して、入力バッファ７００および出力バッ
ファ８００へそれぞれ供給される。そのクロック信号を
受けたロウデコーダ２００等は、供給されたクロック信
号に応答して動作する。行および列アドレスバッファ６
００は、外部アドレス信号Ａ０〜Ａ１１を受け、内部ア
ドレス信号をロウデコーダ２００およびコラムデコーダ
３００にそれぞれ供給する。ロウデコーダ２００は、内
部アドレス信号に基づいて、複数のワード線を選択的に
駆動する。コラムデコーダ３００は、内部アドレス信号
に基づいて、複数のビット線対のいずれかを選択する。
【０１２２】センスアンプ群４００は、複数のセンスア
ンプを含む。各センスアンプは、対応するビット線対の
電位差を検知・増幅する。入出力回路５００は、コラム
デコーダ３００によって選択されたビット線対の電位差
に応じたレベルの信号を出力バッファ８００を介して外
部へ供給する。また、入出力回路５００は、コラムデコ
ーダ３００によって選択されたビット線対に、外部から
入力バッファ７００を介して入力されたデータに応じた
電位差を供給する。以下、このような構成を有するＤＲ
ＡＭを詳細に説明する。図２は、第１実施例によるＤＲ
ＡＭの要部の構成を示す回路図である。このＤＲＡＭ
は、ワード線ＷＬ、ビット線ＢＬ１，ＢＬ２、電極ノー
ドＥＮ１，ＥＮ２、メモリセル１，２、ワードドライバ
２０１、電位制御回路３０１およびセンスアンプＳＡ１
１，ＳＡ１２を含む。
【０１２３】ワード線ＷＬと、ビット線ＢＬ１およびＢ
Ｌ２とが交差して配置される。電極ノードＥＮ１および
ＥＮ２が、ビット線ＢＬ１およびＢＬ２と平行に配置さ
れる。メモリセル１が、ワード線ＷＬと、ビット線ＢＬ
１および電極ノードＥＮ１との交点に配置される。メモ
リセル２が、ワード線ＷＬと、ビット線ＢＬ２および電
極ノードＥＮ２との交点に配置される。メモリセル１
は、ＮチャネルＭＯＳトランジスタ１Ｔおよびキャパシ
タ１Ｃを含む。キャパシタ１Ｃは、一方の電極が電極ノ
ードＥＮ１に接続される。トランジスタ１Ｔは、ワード
線ＷＬと接続されたゲート電極を有し、ソース電極（ま
たはドレイン電極）がビット線ＢＬ１に接続され、ドレ
イン電極（またはソース電極）がキャパシタ１Ｃの他方
の電極に接続される。トランジスタ１Ｔと、キャパシタ
１Ｃとの接続ノードが、記憶電荷を保持するための記憶
ノードＮ１である。
【０１２４】メモリセル２は、メモリセル１と同様の構
成を有する。すなわち、メモリセル２は、ＮチャネルＭ
ＯＳトランジスタ２Ｔおよびキャパシタ２Ｃを含み、そ
れらがメモリセル１と同様の接続態様で、ワード線Ｗ
Ｌ、ビット線ＢＬ２および電極ノードＥＮ２に接続され
る。トランジスタ２Ｔと、キャパシタ２Ｃとの接続ノー
ドが、記憶ノードＮ２である。ワード線ＷＬの電位は、
ワードドライバ２０１によって昇圧または降圧される。
電極ノードＥＮ１およびＥＮ２の各々の電位は、電位制
御回路３０１によって制御される。この電位制御回路３
０１は、たとえば、図１のコラムデコーダ３００に含ま
れる。センスアンプＳＡ１１が、ビット線ＢＬ１に接続
され、センスアンプＳＡ１２が、ビット線ＢＬ２に接続
される。センスアンプＳＡ１１およびＳＡ１２の各々
は、対応するビット線の電位を増幅するためのものであ
る。
【０１２５】次に、図２のＤＲＡＭの動作を説明する。
図３は、図２のＤＲＡＭの各部の動作波形を示すタイミ
ングチャートである。図３を参照して、このタイミング
チャートには、ワード線ＷＬ、電極ノードＥＮ１、記憶
ノードＮ１、ビット線ＢＬ１、電極ノードＷＥＮ２、記
憶ノードＮ２およびビット線ＢＬ２の動作波形がそれぞ
れ示される。以下の説明は、次のように定義された条件
に基づいて行なう。電位Ｖ１は、電源電位Ｖｃｃのレベ
ルまたはその近傍のレベルの電位と定義する。電位Ｖ０
は、接地電位ＧＮＤ（０Ｖ）のレベルまたはその近傍の
レベルの電位と定義する。また、電圧Ｖｔｈはトランジ
スタ１および２の各々のしきい値電圧とし、電圧Ｖｗは
ワード線ＷＬの昇圧電圧とし、電圧Ｖｃは電極ノードＥ
Ｎ１およびＥＮ２の各々の降圧電圧とし、電位Ｖｂはビ
ット線ＢＬ１およびＢＬ２の各々の初期電位とし、さら
に、電位Ｖｓは記憶ノードＮ１およびＮ２の各々の電位
とする。
【０１２６】さらに、メモリセル１および２の各々にお
いて、記憶ノードの電位は、Ｈレベルの場合にＶｗ−Ｖ
ｔｈ＋Ｖｃであり、Ｌレベルの場合にＶｗ−Ｖｔｈであ
ると仮定する。動作において、時刻ｔ０では、ビット線
ＢＬ１およびＢＬ２の初期電位Ｖｂは、ともに電位Ｖ１
のレベルでフローティング状態にされている。その初期
電位Ｖｂは、Ｖ１でなくてもよい。すなわち、初期電位
Ｖｂは、Ｖｂ≧Ｖｗ−Ｖｔｈであればよく、また、フロ
ーティング状態でも固定状態でもよい。次に、時刻ｔ１
において、電極ノードＥＮ１の電位が、降圧電圧Ｖｃだ
け降圧される。その場合、電極ノードＥＮ１の電位は、
電位Ｖ１から電位Ｖ０へ降圧される。なお、降圧電圧Ｖ
ｃは、Ｖｃｃ−ＧＮＤでなくてもよい。
【０１２７】その場合において、電極ノードＥＮ２は、
電位Ｖ１に保持される。このように電極ノードＥＮ１が
降圧されることにより、記憶ノードＮ１の電位Ｖｓが、
キャパシタ１Ｃのカップリングによって降圧電圧Ｖｃだ
け下がる。記憶ノードＮ１がＨレベルである場合は、そ
のカップリングによって電位がＶｗ−Ｖｔｈになる。一
方、記憶ノードＮ１がＬレベルである場合には、そのカ
ップリングによって、電位がＶｗ−Ｖｔｈ−Ｖｃにな
る。次に、時刻ｔ２において、ワード線ＷＬの電位が、
昇圧電圧Ｖｗだけ昇圧される。ここでは、ワード線ＷＬ
が、電位Ｖ０から電位Ｖ１へ昇圧される。記憶ノードＮ
１の電位Ｖｓは、Ｌレベルである場合に、Ｖｗ−Ｖｔｈ
以下である。このため、その場合には、ワード線ＷＬの
昇圧に応答してトランジスタ１Ｔが導通する。
【０１２８】一方、記憶ノードＮ２は、Ｌレベルである
場合もＨレベルである場合も、ともに電位ＶｓがＶｗ−
Ｖｔｈ以上である。このため、ワード線ＷＬが昇圧され
ても、トランジスタ２Ｔは非導通状態を保持する。した
がって、ワード線ＷＬが昇圧された場合、メモリセル１
は、記憶データが破壊されて、保持された電荷がビット
線ＢＬ１に読出される。一方、その場合において、メモ
リセル２は、記憶データを保持するので、その保持され
た電荷がビット線ＢＬ２に読出されない。次に、時刻ｔ
３において、ビット線ＢＬ１に読出された電位が、セン
スアンプＳＡ１１によって増幅される。Ｌレベルの記憶
データに対応する電位が増幅される場合には、ビット線
ＢＬ１および記憶ノードＮ１のそれぞれは、電位Ｖ０の
レベルになる。
【０１２９】一方、Ｈレベルの記憶データに対応する電
位が増幅される場合には、ビット線ＢＬ１の電位が電位
Ｖ１のレベルになり、記憶ノードＮ１の電位Ｖｓが、Ｖ
ｗ−Ｖｔｈになる。このような場合、ビット線ＢＬ２
は、電荷が読出されないので、電位が増幅されない。次
に、時刻ｔ４において、電極ノードＥＮ１の電位が、電
位Ｖ１のレベルに戻される。それに応答して、記憶ノー
ドＮ１の電位Ｖｓは次のようになる。すなわち、Ｈレベ
ルの記憶データに対応する場合は、記憶ノードＮ１の電
位Ｖｓが、キャパシタ１Ｃのカップリングを受けて、Ｖ
ｓ＝Ｖｗ−Ｖｔｈ＋Ｖｃのレベルになる。一方、Ｌレベ
ルの記憶データに対応する場合は、記憶ノードＮ１の電
位Ｖｓが、Ｖｓ＝Ｖ０に保持される。
【０１３０】次に、時刻ｔ５で、ビット線ＢＬ１の電位
が、電位Ｖ１のレベルに戻される。それに応答して、記
憶ノードＮ１の電位Ｖｓは、次のようになる。すなわ
ち、Ｌレベルの記憶データに対応する場合、電位Ｖｓ
は、Ｖｓ＝Ｖｗ−Ｖｔｈになる。その後、ワード線ＷＬ
の電位が、電位Ｖ０に戻される。これによって、一連の
読出動作が終了する。このような動作によれば、ビット
線および電極ノードを選択的に動作させることにより、
同じワード線ＷＬに接続された複数のメモリセル１およ
び２のうち、一部のメモリセル１または２を読出非破壊
状態にすることができる。ここで読出非破壊状態とは、
一度読出したデータをさらにメモリセルに書込む必要が
ない状態をいう。
【０１３１】このように、第１実施例によれば、ビット
線を選択的に動作させることができるため、消費電力を
低減することができる。さらに、電極ノードの電位を制
御することによりデータの読出しを行なうため、ワード
線の昇圧電圧を小さくすることができる。なお、この第
１の実施例においては、時刻ｔ４，ｔ５およびｔ６のそ
れぞれのタイミングで行なわれる動作を、任意に入れ換
えて実行してもよい。その場合にも、前述と同様の効果
が得られる。また、時刻ｔ３およびｔ２に行なわれる動
作を、同時に実行してもよい。その場合にも、前述と同
様の効果が得られる。 第２実施例 次に、第２実施例について説明する。この第２の実施例
においては、第１実施例で示した図３における時刻ｔ１
で行なわれる動作と、時刻ｔ２で行なわれる動作とのタ
イミングを入れ換えた場合について説明する。すなわ
ち、この場合には、ワード線ＷＬの電位を昇圧した後
に、電極ノードＥＮ１の電位を降圧する場合について説
明する。
【０１３２】図４は、第２実施例にるＤＲＡＭの各部の
動作波形を示すタイミングチャートである。この図４の
説明においては、図３と同じ動作の部分の説明を省略す
る。第１実施例においては、電極ノードＥＮ１の電位を
降圧した際に、記憶ノードＮ１の電位Ｖｓが、Ｖｗ−Ｖ
ｔｈ−Ｖｃになる場合がある。（Ｌレベルの記憶データ
に対応する場合）。その場合には、電位Ｖｗ，Ｖｃおよ
びＶｔｈの関係によっては、記憶ノードＮ１の電位Ｖｓ
が、Ｖｓ＜ＧＮＤとなる可能性がある。そのようになれ
ば、記憶ノードＮ１に不要な電荷が注入されるおそれが
ある。そのような状態を避けたい場合は、図４に示され
るように、ワード線ＷＬの電位を昇圧した後に、電極ノ
ードＥＮ１の電位を降圧すればよい。このようにすれ
ば、記憶ノードＥＮ１の電位Ｖｓが、接地電位ＧＮＤ以
上にすることができる。
【０１３３】それに加えて、この第２実施例によれば、
第１実施例の場合と同様の効果を得ることができる。す
なわち、同じワード線ＷＬに接続される複数のメモリセ
ル１および２の一部のメモリセル１または２を読出非破
壊状態にすることができる。このため、ビット線を選択
的に動作させることができるので、消費電力を低減でき
る。さらに、ワード線の昇圧電圧を小さくすることがで
きる。なお、この第２実施例においても、時刻ｔ４，ｔ
５およびｔ６のそれぞれで行なわれる動作を任意に入れ
換えて実行してもよい。その場合にも前述の場合と同様
の効果が得られる。 第３実施例 次に、第３実施例について説明する。第１実施例または
第２実施例においては、Ｈレベルの記憶データに対応す
る電荷が、ビット線ＢＬ１へ全く、または、わずかしか
読出されない。この第３実施例では、Ｈレベルの記憶デ
ータに対応する電荷がビット線ＢＬ１へ十分に読出され
るようにした例を説明する。
【０１３４】図５は、第３実施例によるＤＲＡＭの各部
の動作波形を示すタイミングチャートである。この図５
の説明においては、図３および図４と同じ動作の説明を
省略する。図５に示された動作は、第２実施例の動作を
変形した例である。動作において、時刻ｔ０で、ビット
線ＢＬ１が、電位Ｖ１から電位Ｖ０へ降圧される。その
後は、第２実施例で説明した動作と同じ制御が行なわれ
る。このようにすれば、ワード線ＷＬが昇圧される前
に、ビット線ＢＬ１が低い電位にされる。このため、Ｈ
レベルの記憶データに対応する場合およびＬレベルの記
憶データに対応する場合の両方において、ともに、ワー
ド線ＷＬの電位が昇圧されることに応答して、トランジ
スタ１Ｔが導通される。
【０１３５】したがって、この場合には、Ｈレベルの記
憶データに対応する電荷もビット線ＢＬ１に読出される
ため、時刻ｔ３から始まる増幅動作を容易に行なうこと
ができる。なお、図５においては、第２実施例に示され
た図４の動作を基礎としてビット線ＢＬ１の電位を降圧
する動作を示したが、これに限らず、第１実施例に示さ
れた図３の動作を基礎としてビット線ＢＬ１の電位を降
圧してもよい。さらに、この第３実施例によれば、第１
および第２の実施例と同様の効果も得られる。すなわ
ち、同じワード線に接続される複数のメモリセルのうち
の一部のメモリセルを読出非破壊状態にすることができ
る。このため、ビット線を選択的に動作させることがで
きるので、消費電力を低減できる。さらに、ワード線の
昇圧電圧を小さくすることができる。さらに、この第３
実施例においては、時刻ｔ４，ｔ５およびｔ６のそれぞ
れのタイミングで行なわれる動作を任意に入れ換えて実
行してもよい。その場合においても、前述の場合と同様
の効果を得ることができる。
【０１３６】第４実施例 次に、第４実施例について説明する。この第４実施例に
おいては、図２に示された構成において、メモリセル１
および２の各々のトランジスタを、ＰチャネルＭＯＳト
ランジスタに置き換えた場合の例を説明する。図６は、
第４実施例によるＤＲＡＭの要部の構成を示す回路図で
ある。図６の構成が、図２の構成と異なるのは次の点で
ある。すなわち、図２の構成において、メモリセル１お
よび２が、それぞれメモリセル１Ｐおよび２Ｐに置き換
られている。これらのメモリセル１Ｐおよび２Ｐの各々
が図２のメモリセル１および２の各々と異なるのは、Ｍ
ＯＳトランジスタとして、ＰチャネルＭＯＳトランジス
タ１ＰＴまたは２ＰＴが設けられていることである。
【０１３７】このような構成において、実施例１〜３の
それぞれと同様の制御を行なうことにより、実施例１〜
実施例３で得られる効果と同様の効果を得ることができ
る。なお、このようなＰチャネルＭＯＳトランジスタへ
の置換えは、以下の第５〜第１２実施例におけるメモリ
セルに適用することも可能である。 第５実施例 次に、第５実施例について説明する。この第５実施例に
おいては、実施例１〜３のそれぞれと同様の動作をする
ことが可能なその他のＤＲＡＭの構成の例を説明する。
図７は、第５実施例によるＤＲＡＭの要部の構成を示す
回路図である。この図７において図２と共通する部分に
は同一の参照符号を付しその説明を適宜省略する。
【０１３８】図７の構成が、図２と異なるのは次の点で
ある。電極ノードの代わりに、コラム選択線ＣＳＬが配
置される。このコラム選択線ＣＳＬは、コラムデコーダ
３０２によって選択的に活性化され、その電位が制御さ
れる。ビット線ＢＬは、複数本に分割されている。コラ
ム選択線ＣＳＬは、１本のビット線ＢＬの２倍以上の長
さを有する。１本のコラム選択線と、１本のビット線Ｂ
Ｌとの間に、複数のメモリセル１，１，…が接続されて
いる。各メモリセル１は、キャパシタ１Ｃがコラム選択
線ＣＳＬに接続され、トランジスタ１Ｔがビット線ＢＬ
に接続される。１本のコラム選択線ＣＳＬに接続された
複数のメモリセルは、異なるワード線ＷＬ，ＷＬ，…に
それぞれ接続される。
【０１３９】複数のワード線ＷＬ，ＷＬ，…は、それら
のワード線にそれぞれ対応する複数のワードドライバを
含むワードドライバ群ＷＤによって選択的に活性化され
る。このような構成によれば、ワード線ＷＬを選択的に
活性化し、コラム選択線ＣＳＬを選択的に活性化するこ
とにより、データの読出を行なうメモリセル１を選択す
ることができる。また、コラムデコーダ３０２によって
選択したコラム選択線ＣＳＬの電位を、第１〜第３の実
施例で示したように制御することにより、それらの実施
例と同様の動作を行なうことができる。なお、コラム選
択線ＣＳＬを白金（Ｐｔ）等の金属で構成してもよい。
そのようにすれば、キャパシタ１Ｃの上部電極の上層の
金属線およびコンタクト部が不要になるので、製造プロ
セスを極めて簡単化することができる。
【０１４０】第６実施例 次に、第６実施例について説明する。この第６実施例に
おいては、第５実施例の変形例について説明する。図８
は、第６実施例によるＤＲＡＭの要部の構成を示す回路
図である。この図８において図７と共通する部分には同
一の参照符号を付し、その説明を適宜省略する。図８の
構成のうち、特徴的な部分は、隣り合うコラムにおける
複数のメモリセル１，１，…が、異なるワード線に交互
に接続されていることである。この場合には、どの１本
のワード線ＷＬが活性化されても、隣り合うビット線Ｂ
Ｌ，ＢＬのどちらか一方にだけデータが読出される。こ
のため、１本のワード線ＷＬが活性化されると、並列し
た複数のビット線ＢＬ，ＢＬ，…には、１本おきにデー
タが読出される。
【０１４１】このように、隣り合うビット線の両方にデ
ータが読出されないため、データが読出されないビット
線ＢＬが、データが読出される複数のビット線ＢＬの間
で生じるノイズをキャンセルするシールドとして働く。
このため、このような構成によれば、ビット線ＢＬの電
位を増幅する場合のセンスマージンを大きくすることが
できる。さらに、この第６実施例においては、第５実施
例で得られる効果と同様の効果を得ることもできる。 第７実施例 次に、第７実施例について説明する。この第７実施例で
は、図７の構成に、さらに、サブコラムデコーダおよび
サブコラム選択線を設け、サブコラム選択線と、ビット
線との間にメモリセルを接続した例を説明する。
【０１４２】図９は、第７実施例によるＤＲＡＭの要部
の構成を示す回路図である。図９の構成が、図７のもの
と異なるのは次の点である。コラムデコーダ（図示せ
ず）によって選択的に活性化されるメインコラム選択線
ＭＣＳＬには、サブコラムデコーダ３０３が接続され
る。サブコラムデコーダ３０３は、所定数のメインコラ
ム選択線ＭＣＳＬに対応する。このようなサブコラムデ
コーダ３０３は、所定数のロウおよび所定数のコラムご
とに対応して設けられる。サブコラムデコーダ３０３に
は、複数本のサブコラム選択線ＳＣＳＬ，…が接続され
る。さらに、サブコラムデコーダ３０３には、複数のコ
ラムデコード線６３が接続される。また、１本のメイン
コラム選択線ＭＣＳＬに対応して複数本のサブコラム選
択線ＳＣＳＬ，…が設けられる。
【０１４３】ビット線ＢＬと並列にサブコラム選択線Ｓ
ＣＳＬが配置される。サブコラム選択線ＳＣＳＬは、各
ビット線ＢＬに対応して設けられる。各メモリセル１
は、対応するビット線ＢＬと、サブコラム選択線ＳＣＳ
Ｌとの間に接続される。この例において、各メモリセル
１は、キャパシタ１Ｃがサブコラム選択線ＳＣＳＬに接
続される。１つのサブコラムデコーダ３０３に接続され
た複数のサブコラム選択線ＳＣＳＬは、サブコラムデコ
ーダ３０３によって選択的に活性化される。動作におい
て、メインコラム選択線ＭＣＳＬが活性化されたことに
応答して、それに対応するサブコラムデコーダ３０３
が、サブコラム選択線ＳＣＳＬを選択的に活性化する。
これにより、選択的に活性化されたワード線ＷＬと、選
択的に活性化されたサブコラム選択線ＳＣＳＬによっ
て、データの読出を行なうメモリセル１が選択される。
【０１４４】このような構成によれば、サブコラムデコ
ーダ３０３によって、サブコラム選択線ＳＣＳＬの電位
を、第１〜第３の実施例に示される電極ノードと同様に
制御することにより、第１〜第３実施例と同様の動作を
実現することができる。さらに、この第７実施例では、
１本のメインコラム選択線ＭＣＳＬに対応して複数のサ
ブコラム選択線ＳＣＳＬが設けられており、コラムの選
択が複数のサブコラムデコーダ３０３で分割的に行なわ
れる。したがって、サブコラム選択線ＳＣＳＬは、図７
に示されたコラム選択線ＣＳＬよりも容量が小さい。こ
のため、この第７実施例のＤＲＡＭでは、第５実施例の
ＤＲＡＭよりも高速で動作を行なうことができる。 第８実施例 次に、第８実施例について説明する。この第８実施例で
は、第７実施例の変形例について説明する。
【０１４５】図１０は、第８実施例によるＤＲＡＭの要
部の構成を示す回路図である。この図１０において図９
と共通する部分には同一の参照符号を付しその説明を適
宜省略する。図１０の構成において特徴的な部分は、隣
り合うコラムの複数のメモリセル１，１，…が、交互に
異なるワード線ＷＬに接続されていることである。この
ため、図１０の構成においては、第６実施例の場合と同
様に、１本のワード線ＷＬが活性化された場合に、複数
のビット線ＢＬ，ＢＬ，…において、１本おきにデータ
が読出される。したがって、データが読出されないビッ
ト線ＢＬおよびそれに対応するサブコラム選択線ＳＣＳ
Ｌが、データが読出される複数のビット線ＢＬの間で生
じるノイズをキャンセルするシールドとして働く。この
ため、ビット線ＢＬの電位を増幅する場合のセンスマー
ジンを大きくすることができる。
【０１４６】第９実施例 次に、第９実施例について説明する。この第９実施例に
おいては、第５実施例の変形例について説明する。図１
１は、第９実施例によるＤＲＡＭの要部の構成を示す回
路図である。この図１１において図７と共通する部分に
は同一の参照符号を付しその説明を適宜省略する。図１
１の構成が図７のものと異なるのは、メモリセル３，
３，…の各々の構成である。各メモリセル３は、図７の
メモリセル１とは逆に、キャパシタ３Ｃがビット線ＢＬ
に接続され、トランジスタ３Ｔがコラム選択線ＣＳＬに
接続される。このような構成の場合でも、第５実施例と
同様の動作を行ない、その結果、第５実施例と同様の効
果を得ることができる。
【０１４７】第１０実施例 次に、第１０実施例について説明する。この第１０実施
例においては、第６実施例の変形例を説明する。図１２
は、第１０実施例によるＤＲＡＭの要部の構成を示す回
路図である。この図１２において図８と共通する部分に
は同一の参照符号を付し、その説明を適宜省略する。図
１２の構成が図８のものと異なるのは、メモリセル３，
３，…の接続態様である。すなわち、各メモリセル３
は、図８のメモリセル１とは逆に、キャパシタ３Ｃがビ
ット線ＢＬに接続され、トランジスタ３Ｔがコラム選択
線ＣＳＬに接続される。このような構成においても、第
６実施例と同様の動作を行なうことができる。その結果
として、第６実施例と同様の効果を得ることができる。
【０１４８】第１１実施例 次に、第１１実施例について説明する。この第１１実施
例においては、第７実施例の変形例を説明する。図１３
は、第１１実施例によるＤＲＡＭの要部の構成を示す回
路図である。この図１３において図９と共通する部分に
は同一の参照符号を付しその説明を適宜省略する。図１
３の構成が図９のものと異なるのは、メモリセル３の接
続態様である。すなわち、各メモリセル３が、図９のメ
モリセル１とは逆に、キャパシタ３Ｃがビット線ＢＬに
接続され、トランジスタ３Ｔがサブコラム選択線ＳＣＳ
Ｌに接続される。このような構成においても、第７実施
例と同様の動作を行なうことができる。その結果とし
て、第７実施例と同様の効果を得ることができる。
【０１４９】第１２実施例 次に、第１２実施例について説明する。この第１２実施
例においては、第８実施例の変形例を説明する。図１４
は、第１２実施例によるＤＲＡＭの要部の構成を示す回
路図である。この図１４において図１０と共通する部分
には同一の参照符号を付しその説明を適宜省略する。図
１４の構成が図１０のものと異なるのは、メモリセル
３，３，…の接続態様である。すなわち、各メモリセル
３が、図１０のメモリセル１とは逆に、キャパシタ３Ｃ
がビット線ＢＬに接続され、トランジスタ３Ｔがサブコ
ラム選択線ＳＣＳＬに接続される。このような構成にお
いても、第８実施例と同様の動作を行なうことができ
る。その結果として、第８実施例と同様の効果を得るこ
とができる。
【０１５０】第１３実施例 次に、第１３実施例について説明する。この第１３実施
例においては、ビット線と、反転ビット線との間にメモ
リセルを接続し、そのビット線対に読出されたデータを
センスアンプで増幅する例を説明する。図１５は、第１
３実施例によるＤＲＡＭの要部の構成を示す回路図であ
る。この図１５において図２と共通する部分には同一の
参照符号を付しその説明を適宜省略する。図１５の構成
が図２のものと異なるのは次の点である。電極ノードＥ
Ｎ１およびＥＮ２の代わりに、反転ビット線／ＢＬ１お
よび／ＢＬ２がそれぞれ設けられる。ビット線ＢＬ１お
よび反転ビット線／ＢＬ１がビット線対を構成し、ビッ
ト線ＢＬ２および反転ビット線／ＢＬ２がビット線対を
構成する。
【０１５１】さらに、ビット線対ＢＬ１および／ＢＬ１
が、センスアンプＳＡ１に接続される。ビット線ＢＬ２
および／ＢＬ２が、センスアンプＳＡ２に接続される。
センスアンプＳＡ１およびＳＡ２の各々は、対応するビ
ット線対の電位差を検知し増幅する。次に、図１５のＤ
ＲＡＭの動作を説明する。図１６は、図１５のＤＲＡＭ
の各部の動作波形を示すタイミングチャートである。こ
の図１６においては、ワード線ＷＬ、反転ビット線／Ｂ
Ｌ１、ビット線ＢＬ１、記憶ノードＮ１、反転ビット線
／ＢＬ２、ビット線ＢＬ２および記憶ノードＮ２の動作
波形がそれぞれ示される。以下の説明は、次の条件を前
提として行なう。すなわち、電圧Ｖｂをビット線ＢＬ
１，ＢＬ２および反転ビット線／ＢＬ１，／ＢＬ２の振
幅電圧と定義する。さらに、記憶ノードＮ１，Ｎ２の各
々の電位は、Ｈレベルの記憶データに対応する場合にＶ
ｗ−Ｖｔｈ＋Ｖｂのレベルを保持し、Ｌレベルの記憶デ
ータに対応する場合にＶｗ−Ｖｔｈのレベルを保持する
と仮定する。
【０１５２】初期状態において、ビット線ＢＬ１および
反転ビット線／ＢＬ１の電位は、ともに電位Ｖ１のレベ
ルである。それらの電位は、電位Ｖ１のレベルでなくて
もよく、Ｖｂ≧Ｖｗ−Ｖｔｈの条件が満たされればよ
い。また、ビット線ＢＬ２および反転ビット線／ＢＬ２
のそれぞれの電位も電位Ｖ１のレベルにされている。そ
の電位は、フローティング状態または固定状態のどちら
でもよい。時刻ｔ０において、ビット線ＢＬ１および反
転ビット線／ＢＬ１の電位が、それぞれ降圧電圧Ｖｃだ
け降圧される。これにより、それぞれの電位がＶ０のレ
ベルにされる。なお、降圧後の電位はＶ０でなくてもよ
く、少なくとも、Ｖｂ＜Ｖｗ−Ｖｔｈの条件が満たされ
ればよい。このような降圧に応答して、記憶ノードＮ１
の電位Ｖｓが、キャパシタ１Ｃのカップリングによって
電圧Ｖｃだけ下がる。その結果、記憶ノードＮ１の電位
Ｖｓは、Ｈレベルの記憶データに対応する場合にはＶｗ
−Ｖｔｈのレベルになり、一方、Ｌレベルの記憶データ
に対応する場合にはＶｗ−Ｖｔｈ−Ｖｂになる。
【０１５３】次に、時刻ｔ２において、ワード線ＷＬの
電位が、昇圧電圧Ｖｗだけ昇圧される。これにより、ワ
ード線ＷＬの電位は、Ｖ０からＶ１のレベルへ昇圧され
る。その場合、ビット線ＢＬ１の電位は、Ｖｗ−Ｖｔｈ
以下のレベルである。このため、記憶ノードＮ１がＬレ
ベルの記憶データに対応するレベルである場合およびＨ
レベルの記憶データに対応するレベルである場合の両方
において、ともにトランジスタ１Ｔが導通する。したが
って、その場合のビット線ＢＬ１は、次のようなレベル
になる。すなわち、記憶ノードＮ１がＨレベルの記憶デ
ータに対応するレベルである場合は、ビット線ＢＬの電
位がＶｂ＋ΔＶＨになる。一方、記憶ノードＮ１がＬレ
ベルの記憶データに対応する場合は、ビット線ＢＬ１の
電位がＶｂ−ΔＶＬになる。
【０１５４】ここで、ΔＶＨは、Ｈレベルの記憶データ
に対応する場合に生じるビット線ＢＬ１への読出電位差
である。また、ΔＶＬは、Ｌレベルの記憶データに対応
する場合に生じるビット線ＢＬ１への読出電位差であ
る。また、その場合の反転ビット線／ＢＬ１の電位は、
次のようになる。すなわち、記憶ノードＮ１の電位がＬ
レベルの記憶データに対応するレベルである場合には、
反転ビット線／ＢＬ１の電位がＶｂ＋ΔＶＨになる。一
方、記憶ノードＮ１の電位がＨレベルの記憶データに対
応する場合には、反転ビット線／ＢＬ１の電位がＶｂ−
ΔＶＬになる。一方、記憶ノードＮ２の電位は、Ｌレベ
ルの記憶データに対応する場合およびＨレベルの記憶デ
ータに対応する場合のそれぞれにおいて、Ｖｗ−Ｖｔｈ
以上である。このため、ワード線ＷＬが昇圧されても、
トランジスタ２Ｔは、オフ状態を保持する。
【０１５５】したがって、このような動作が行なわれる
ことにより、ワード線ＷＬが昇圧されると、メモリセル
１においては、記憶データが破壊されて、そのデータに
対応する電荷がビット線ＢＬ１および反転ビット線／Ｂ
Ｌ１に読出される。一方、メモリセル２では、記憶デー
タが保持され、その記憶データに対応する電荷がビット
線ＢＬ２および反転ビット線／ＢＬ２へ読出されない。
この第１３実施例が第１〜第３実施例と大きく異なる点
は、ビット線ＢＬ１および反転ビット線／ＢＬ１の間に
生じる電位差の大きさである。すなわち、その電位差Δ
Ｖは、この実施例の場合、ΔＶＨ＋ΔＶＬとなる。した
がって、この第１３実施例においては、第１〜第３実施
例の場合と比較して、約２倍の電位差ΔＶを得ることが
できる。
【０１５６】次に、時刻ｔ３において、ビット線対ＢＬ
１および／ＢＬ１に生じた電位差が、センスアンプＳＡ
１によって増幅される。これにより、Ｌレベルの記憶デ
ータに対応する場合は、ビット線ＢＬ１および記憶ノー
ドＮ１の電位がともにＶ０のレベルになり、反転ビット
線／ＢＬ１の電位がＶ１のレベルになる。一方、Ｈレベ
ルの記憶データに対応する場合には、ビット線ＢＬ１の
電位がＶ１のレベルになり、記憶ノードＮ１の電位Ｖｓ
が、Ｖｓ＝Ｖｗ−Ｖｔｈになり、反転ビット線／ＢＬ１
の電位がＶ０のレベルになる。また、メモリセル２から
ビット線対ＢＬ２および／ＢＬ２には電荷が読出されな
いので、センスアンプＳＡ２は増幅動作を行なわない。
次に、時刻ｔ５において、ビット線ＢＬ１および反転ビ
ット線／ＢＬ１の電位が、Ｖ１のレベルに戻される（ビ
ット線ＢＬ１および反転ビット線／ＢＬ１のいずれかが
振幅電圧Ｖｂだけ昇圧される）。
【０１５７】それに応答して、記憶ノードＮ１の電位Ｖ
ｓが次のようなレベルになる。すなわち、Ｈレベルの記
憶データに対応する場合には、キャパシタ１Ｃを介して
反転ビット線／ＢＬ１のカップリングを受け、電位Ｖｓ
がＶｓ＝Ｖｗ−Ｖｔｈ＋Ｖｂになる。一方、Ｌレベルの
記憶データに対応する場合には、トランジスタ１Ｔを介
して、電位Ｖｓが、Ｖｓ＝Ｖｗ−Ｖｔｈまで充電され
る。次に、時刻ｔ６において、ワード線ＷＬの電位がＶ
０のレベルに戻される。これで一連の読出動作が終了す
る。また、書込動作は、前述した動作において、ビット
線ＢＬ１および反転ビット線／ＢＬ１を時刻ｔ５におい
てＶ１のレベルに戻す前に、書込データをビット線ＢＬ
１および反転ビット線／ＢＬ１に与えることによって行
なわれる。
【０１５８】このように、ビット線対を選択的に動作さ
せることにより、この第１３実施例においては、消費電
力を低減することができる。また、この第１３実施例で
は、同じワード線に接続される複数のメモリセルの一部
（または全部）を読出非破壊状態にすることができる。
さらに、この第１３実施例によれば、ビット線対に、従
来のＤＲＡＭの約２倍の電位差を電荷の読出により得る
ことができる。このため、安定したセンス動作を行なう
ことができる。さらに、ビット線対の電位を制御するこ
とにより、データの読出しを行なうため、ワード線の昇
圧電圧を小さくすることができる。なお、この第１３実
施例においては、時刻ｔ１に行なわれる動作と、時刻ｔ
２に行なわれる動作とを入れ換えて実行してもよい。す
なわち、ワード線ＷＬを昇圧した後にビット線対ＢＬ１
および／ＢＬ１を降圧してもよい。その場合において
も、前述した効果と同様の効果を得ることができる。
【０１５９】また、時刻ｔ５に行なわれる動作と、時刻
ｔ６に行なわれる動作とを入れ換えて実行してもよい。
その場合にも、前述した効果と同様の効果を得ることが
できる。次に、この第１３実施例の動作を実現すること
が可能なセンスアンプの構成について説明する。図１７
は、図１５のＤＲＡＭに用いられるセンスアンプの構成
を示す回路図である。図１７を参照して、ここでは、セ
ンスアンプＳＡ１の例が示される。このセンスアンプＳ
Ａ１は、ＮチャネルＭＯＳトランジスタ５２および５３
を含む。センスアンプ活性線Ｌ１が、ビット線対ＢＬ
１，／ＢＬ１に交差して配置される。反転ビット線／Ｂ
Ｌ１と、センスアンプ活性線Ｌ１との間に、トランジス
タ５２が接続される。トランジスタ５２は、ゲート電極
がビット線ＢＬ１に接続される。ビット線ＢＬ１と、セ
ンスアンプ活性線Ｌ１との間に、トランジスタ５３が接
続される。トランジスタ５３は、ゲート電極が反転ビッ
ト線／ＢＬ１に接続される。
【０１６０】センスアンプ活性線Ｌ１が活性化される
と、センスアンプＳＡ１が活性化される。ビット線対Ｂ
Ｌ１，／ＢＬ１がイコライズされている場合において、
センスアンプ活性線Ｌ１の電位が低下させられると、そ
れに従ってビット線対ＢＬ１，／ＢＬ１のそれぞれの電
位が低下させられる。また、ビット線対ＢＬ１，／ＢＬ
１に電位差が生じると、その電位差が増幅される。 第１４実施例 次に、第１４実施例について説明する。この第１４実施
例においては、第１３実施例の構成の変形例について説
明する。図１８は、第１４実施例によるＤＲＡＭの要部
の構成を示す回路図である。この図１８において、図１
５と共通する部分には同一の参照符号を付しその説明を
適宜省略する。
【０１６１】図１８の構成が図１５のものと異なるのは
メモリセルの構成である。すなわち、図１８のメモリセ
ル１Ｐは、図１５のＮチャネルＭＯＳトランジスタの代
わりに、ＰチャネルＭＯＳトランジスタ１ＰＴを有す
る。同様に、メモリセル２Ｐは、ＰチャネルＭＯＳトラ
ンジスタ２ＰＴを有する。このような構成においても、
第１３実施例と同様の動作を行なうことができる。その
結果として、第１３実施例と同様の効果を得ることがで
きる。なお、このようなＰチャネルＭＯＳトランジスタ
への置換えは、以下の第１５〜第２６実施例におけるメ
モリセルに適用することも可能である。次に、図１８の
構成に適用されるセンスアンプの例について説明する。
図１９は、図１８のＤＲＡＭに用いられるセンスアンプ
の構成を示す回路図である。この図１９において、図１
７と共通する部分には同一の参照符号を付しその説明を
適宜省略する。
【０１６２】図１９を参照して、ここでは、メモリセル
１Ｐに接続されたビット線対ＢＬ１，／ＢＬ１に対応す
るセンスアンプＳＡ１０の例が示される。このセンスア
ンプＳＡ１０は、ＰチャネルＭＯＳトランジスタ５２０
および５３０を含む。反転ビット線／ＢＬ１と、センス
アンプ活性線Ｌ１との間に、トランジスタ５２０が接続
される。トランジスタ５２０は、ゲート電極がビット線
対ＢＬ１に接続される。ビット線ＢＬ１と、センスアン
プ活性線Ｌ１との間にトランジスタ５３０が接続され
る。トランジスタ５３０は、ゲート電極が反転ビット線
／ＢＬ１に接続される。この第１４実施例では、このよ
うな構成のセンスアンプＳＡ１０を用いることにより、
第１３実施例と同様の動作を実現することができる。
【０１６３】第１５実施例 次に、第１５実施例について説明する。この第１５実施
例においては、第１４実施例の構成を基礎として、ビッ
ト線および反転ビット線の容量を等しくすることを可能
にする例を説明する。図２０は、第１５実施例によるＤ
ＲＡＭの要部の構成を示す回路図である。この図２０の
ＤＲＡＭにおいては、ワードドライバ群ＷＤが複数のワ
ード線ＷＬ，…を選択的に活性化する。また、複数のビ
ット線対ＢＬおよび／ＢＬ，…のそれぞれに対応して、
複数のセンスアンプＳＡ，…が設けられる。このＤＲＡ
Ｍにおいて特徴的な部分は、各ビット線対ＢＬ，／ＢＬ
に、接続態様が異なるメモリセル１およびメモリセル３
がそれぞれ複数接続されていることである。これらのメ
モリセル１および３は、同数設けられる。
【０１６４】メモリセル１，…の各々は、トランジスタ
１Ｔおよびキャパシタ１Ｃを含み、そのトランジスタ１
Ｔがビット線ＢＬに接続され、そのキャパシタ１Ｃが反
転ビット線／ＢＬに接続される。メモリセル３，…の各
々は、トランジスタ３Ｔおよびキャパシタ３Ｃを含み、
そのトランジスタ３Ｔが反転ビット線／ＢＬに接続さ
れ、そのキャパシタ３Ｃがビット線ＢＬに接続される。
このように、各ビット線対ＢＬ，／ＢＬに、接続態様が
異なるメモリセル１，…およびメモリセル３，…が同数
接続されているため、各ビット線対ＢＬ，／ＢＬの容量
バランスがとられる。その結果として、各センスアンプ
ＳＡのセンスマージンを増加させることができる。 第１６実施例 次に、第１６実施例について説明する。この第１６実施
例においては、第１５実施例の場合と同様に、ビット線
および反転ビット線の容量を等しくすることを可能にす
る例を説明する。
【０１６５】図２１は、第１６実施例によるＤＲＡＭの
要部の構成を示す回路図である。この図２１のＤＲＡＭ
においては、ワード線ＷＬ１，ＷＬ２，…に対応して設
けられたワードドライバ２０１，２０２，…が、ワード
線を選択的に活性化する。また、複数のビット線対ＢＬ
１および／ＢＬ１，…のそれぞれに対応して、複数のセ
ンスアンプＳＡ１１，…が設けられる。各センスアンプ
は、対応するビット線対の延在方向の中央部に配置され
る。各センスアンプの両側に接続されたビット線対にお
いて、一方の側のビット線対に接続されたメモリセル
と、他方の側のビット線対に接続されたメモリセルとで
接続態様が異なる。具体的に、ビット線対ＢＬ１および
／ＢＬ１を代表例として説明すると、センスアンプＳＡ
１１の一方の側に配置されたメモリセル１は、そのキャ
パシタ１Ｃが反転ビット線／ＢＬ１に接続され、そのト
ランジスタ１Ｔがビット線ＢＬ１に接続される。センス
アンプＳＡ１１の他方の側に配置されたメモリセル３１
は、そのトランジスタ３１Ｔが反転ビット線／ＢＬ１に
接続され、そのキャパシタ３１Ｃがビット線ＢＬ１に接
続される。
【０１６６】また、センスアンプＳＡ１１，ＳＡ１２お
よびＳＡ１３，…が、コラムごとに交互に並んで配置さ
れる。このため、センスアンプのレイアウトピッチを緩
和することができる。 第１７実施例 次に、第１７実施例について説明する。この第１７実施
例においては、第１５実施例の構成を基礎として、ビッ
ト線および反転ビット線の容量を等しくし、かつ、動作
しないビット線対がノイズに対するシールドとして働く
ことを可能にする例を説明する。図２２は、第１７実施
例によるＤＲＡＭの要部の構成を示す回路図である。こ
の図２２において図２０と共通する部分には同一の参照
符号を付しその説明を適宜省略する。
【０１６７】図２２を参照して、ワードドライバ群ＷＤ
が複数のワード線ＷＬ，…を選択的に活性化する。ま
た、複数のビット線ＢＬおよび／ＢＬ，…のそれぞれに
対応して、複数のセンスアンプＳＡ，…が設けられる。
このＤＲＡＭにおいて特徴的な部分は、隣り合う２対の
ビット線対において、一方のビット線対に接続されたメ
モリセルと、他方のビット線対に接続された複数のメモ
リセルとが、互いに異なるワード線ＷＬに接続されてい
ることである。このため、１本のワード線ＷＬが活性化
された場合に、隣り合うビット線対では、一方のビット
線対のみにデータが読出される。したがって、データが
読出されないビット線対が、データが読出されるビット
線対から発生されるノイズをシールドする働きをする。
このため、第１５実施例の場合と同様にビット線対の容
量バランスをとることによってセンスマージンを増加さ
せることができることに加えて、さらにセンスアンプの
センスマージンを増加させることができる。
【０１６８】第１８実施例 次に、第１８実施例について説明する。この第１８実施
例においては、選択したビット線対のみからデータの読
出を行ない、かつ、ワード線の電位の活性化と同時にビ
ット線対の電位差の増幅を行なう例を説明する。図２３
は、第１８実施例によるＤＲＡＭの要部の回路図であ
る。このＤＲＡＭは、複数のワード線ＷＬ１，ＷＬ２，
…、複数のダミーワード線ＤＷＬ１，ＤＷＬ２，…、複
数のビット線対ＢＬおよび／ＢＬ，…、複数のメモリセ
ル１１，１２，…、複数のダミーセル４１，４２，…、
ワードドライバ群ＷＤ１、複数のセンスアンプＳＡ３，
…を含む。ワード線ＷＬ１，…およびダミーワード線Ｄ
ＷＬ１，…と、ビット線対ＢＬ，／ＢＬとが交差して配
置される。各ワード線と、各ビット線対との交点に１つ
のメモリセルが配置される。各ダミーワード線と、各ビ
ット線対との交点にダミーセルが配置される。
【０１６９】メモリセル１１，１２，…およびダミーセ
ル４１，４２，…の各々は、ＮチャネルＭＯＳトランジ
スタ（１１Ｔ，１２Ｔ，４１Ｔまたは４２Ｔ等）と、キ
ャパシタ（１１Ｃ，１２Ｃ，４１Ｃまたは４２Ｃ等）と
を含む。各ダミーセルのキャパシタの容量は、各メモリ
セルのキャパシタの容量の１／２である。各ビット線対
ＢＬ，／ＢＬに接続されたメモリセルは、ビット線対Ｂ
Ｌ，／ＢＬの容量バランスをとるために、半数のメモリ
セルが、キャパシタの側を反転ビット線に接続した態様
（たとえばメモリセル１１）となっており、残りの半数
のメモリセルが、キャパシタをビット線ＢＬに接続した
態様（たとえばメモリセル１２）になっている。それと
同様に、ダミーセルの半数（たとえばダミーセル４１）
が、キャパシタを反転ビット線／ＢＬに接続した態様と
なっており、残りの半数（たとえばダミーセル４２）
が、キャパシタをビット線ＢＬに接続した態様となって
いる。
【０１７０】ワード線ＷＬ１，…は、メモリセル１１，
…にそれぞれ接続され、ダミーワード線ＤＷＬ１，…
は、ダミーセル４１，…にそれぞれ接続される。これら
のワード線およびダミーワード線は、ワードドライバ群
ＷＤ１によって選択的に活性化される。各ビット線対Ｂ
Ｌ，／ＢＬに対応して１つのセンスアンプＳＡ３が設け
られる。センスアンプＳＡ３は、ＮチャネルＭＯＳトラ
ンジスタ５１，５２および５３を含む。トランジスタ５
２は、反転ビット線／ＢＬと、センスアンプ活性線Ｌ１
との間に接続される。このトランジスタ５２は、ゲート
電極がビット線ＢＬの電位を受ける。トランジスタ５３
は、ビット線ＢＬと、センスアンプ活性線Ｌ１との間に
接続される。このトランジスタ５３は、ゲート電極に反
転ビット線／ＢＬの電位を受ける。
【０１７１】トランジスタ５１は、ビット線ＢＬと、反
転ビット線／ＢＬとの間に接続される。このトランジス
タ５１は、ゲート電極がセンスアンプイコライズ線Ｌ２
に接続される。このセンスアンプＳＡ３においては、セ
ンスアンプイコライズ線Ｌ２が活性化されることに応答
して、トランジスタ５１が導通し、ビット線対ＢＬ，／
ＢＬのイコライズが行なわれる。また、センスアンプ活
性線Ｌ１が活性化されることに応答して、トランジスタ
５２および５３がビット線対ＢＬ，／ＢＬの増幅動作を
行なう。次に、このＤＲＡＭの動作を説明する。図２４
は、図２３のＤＲＡＭの動作を概略的に示すタイミング
チャートである。さらに、図２５は、図２３のＤＲＡＭ
の各部の詳細な動作波形を示すタイミングチャートであ
る。以下、図２４および図２５を用いて動作の説明を行
なう。
【０１７２】また、以下の説明は、次のような仮定に基
づいて行なう。電位Ｖｂをビット線ＢＬおよび反転ビッ
ト線／ＢＬのプリチャージ電位とする。さらに、記憶ノ
ードの電位は、Ｈレベルの記憶データに対応する場合に
Ｖｗ−Ｖｔｈ＋Ｖｂとし、Ｌレベルの記憶データに対応
する場合にＶｗ−Ｖｔｈとする。図２４を参照して、時
刻ｔ０においては、選択されたビット線対ＢＬ，／ＢＬ
の電位がＶ１のレベルとされている（正確には、Ｖ１の
レベルでなくてもよく、Ｖｂ≧Ｖｗ−Ｖｔｈの条件を満
たせばよい。）。一方、選択されていないビット線対
（ここでは、ＢＬ２，／ＢＬ２と仮定する）のレベル
は、Ｖ１のレベルで、フローティング状態または固定状
態にされている。次に、時刻ｔ２およびｔ３で、ワード
線ＷＬ１の電位が、Ｖ０からＶ１のレベルへ、昇圧電圧
Ｖｗだけ昇圧される。その昇圧とほぼ同時に、ビット線
ＢＬおよび反転ビット線／ＢＬを放電しつつ、電荷の読
出によりそのビット線対ＢＬ，／ＢＬの電位差をセンス
アンプＳＡ３によって増幅する。その際の動作を図２５
を参照してさらに詳しく説明する。
【０１７３】図２５を参照して、時刻ｔａにおいて、セ
ンスアンプ活性線Ｌ１が活性化され始める。その場合、
センスアンプ活性線Ｌ１が緩やかに放電される。次に、
時刻ｔ３において、ビット線対ＢＬ，／ＢＬの放電が始
まる。この時点では、センスアンプイコライズ線Ｌ２の
電位はＨレベルであるため、ビット線対ＢＬ，／ＢＬは
イコライズされている。このようにビット線対ＢＬ，／
ＢＬの電位が下がっていくと、ビット線対ＢＬ，／ＢＬ
のカップリングを受けて、記憶ノードＮ１１の電位Ｖｓ
が下がり始める。その動作は、記憶ノードＮ１１がＨレ
ベルの記憶データに対応する場合およびＬレベルの記憶
データに対応する場合のどちらの場合でも同じである。
次に、時刻ｔｂにおいて、センスアンプイコライズ線Ｌ
２が非活性化され、これにより、ビット線対ＢＬ，／Ｂ
Ｌのイコライズが解除される。
【０１７４】次に、時刻ｔ２において、ワード線ＷＬ１
およびダミーワード線ＤＷＬ２がともに昇圧電圧Ｖｗだ
け昇圧される。記憶ノードＮ１１がＬレベルの記憶デー
タに対応する場合には、ワード線ＷＬ１の昇圧に応答し
て、ビット線ＢＬに電荷が読出される。それは、記憶ノ
ードＮ１１の電位ＶｓがＶ１−Ｖｔｈ以下になるからで
ある。一方、記憶ノードＮ１１がＨレベルの記憶データ
に対応する場合には、ビット線ＢＬに電荷が読出されな
い。また、ダミーワード線ＤＷＬ２の昇圧に応答して、
ダミーセル４２からビット線対ＢＬ，／ＢＬへの電荷の
読出が、メモリセル１１の場合と同様に行なわれる。こ
こで、ダミーセル４２のキャパシタ４２Ｃの容量がメモ
リセル１１のキャパシタ１１Ｃの容量の半分である。こ
のため、ダミーセル４２から読出される電荷量は、メモ
リセル１１から読出される電荷量の半分である（Ｌレベ
ルの記憶データに対応する場合）。
【０１７５】したがって、Ｌレベルの記憶データに対応
する場合において、メモリセル１１からビット線ＢＬへ
読出される電位差を−ΔＶとし、メモリセル１１から反
転ビット線／ＢＬへ読出される電位差を＋ΔＶとする
と、ダミーセル４２からビット線対ＢＬ，／ＢＬへの読
出電位差が次のようになる。すなわち、ダミーセル４２
からビット線ＢＬへ与えられる読出電位差が＋１／２Δ
Ｖとなり、ダミーセル４２から反転ビット線／ＢＬへ与
えられる読出電位差が−１／２ΔＶとなる。このような
読出が行なわれると、反転ビット線／ＢＬの電位が、ビ
ット線ＢＬの電位よりも高くなる。一方、Ｈレベルの記
憶データに対応する場合には、メモリセル１からビット
線ＢＬへの読出電位差が０Ｖとなり、メモリセル１１か
ら反転ビット線／ＢＬへの読出電位差も０Ｖとなる。そ
して、ダミーセル４２からビット線ＢＬへの読出電位差
が＋１／２ΔＶとなり、ダミーセル４２から反転ビット
線／ＢＬへの読出電位差が−１／２ΔＶとなる。
【０１７６】その結果、ビット線ＢＬの電位が、反転ビ
ット線／ＢＬの電位よりもΔＶだけ高くなる。このよう
な状態で、さらにセンスアンプＳＡ３による増幅動作が
進められる。次に、時刻ｔｃにおいて、ビット線対Ｂ
Ｌ，／ＢＬの電位差の増幅が進められる。この時刻ｔｃ
においては、Ｈレベルの記憶データの読出の場合は、ビ
ット線ＢＬからトランジスタ１１Ｔを介して記憶ノード
Ｎ１１が充電される。これにより、記憶ノードＮ１１の
データＶｓは、Ｖｓ＝Ｖ１−Ｖｔｈになる。次に、時刻
ｔｄにおいては次のような状態になる。Ｌレベルの記憶
データの読出の場合は、ビット線ＢＬおよび記憶ノード
Ｎ１１の電位が、それぞれＶ０のレベルになり、反転ビ
ット線／ＢＬの電位が、Ｖ１−Ｖｔｈ以上のレベルにな
る。
【０１７７】一方、Ｈレベルの記憶データの読出の場合
は、ビット線ＢＬの電位がＶ１−Ｖｔｈ以上のレベルに
なり、反転ビット線／ＢＬの電位がＶ０のレベルにな
り、記憶ノードＮ１１の電位ＶｓがＶ１−Ｖｔｈのレベ
ルになる。次に、時刻ｔ５において、ワード線ＷＬ１お
よびダミーワード線ＤＷＬ２がともにＶ０＋Ｖｗのレベ
ルに保たれたまま、ビット線対ＢＬ，／ＢＬがともに電
圧Ｖｂだけ昇圧される。その結果、Ｌレベルの記憶デー
タの読出の場合の記憶ノードＮ１１の電位ＶｓがＶ１−
Ｖｔｈになり、Ｈレベルの記憶データの読出の場合の記
憶ノードＮ１１の電位ＶｓがＶ１−Ｖｔｈ＋Ｖｂ以上の
レベルになる。次に、時刻ｔ６において、ワード線ＷＬ
１の電位およびダミーワード線ＤＷＬ２の電位が、とも
にＶ０のレベルまで降圧される。そして、時刻ｔ７にお
いて、センスアンプイコライズ線Ｌ２の電位およびセン
スアンプ活性線Ｌ１の電位が、ともにＶ１のレベルまで
昇圧される。これにより、動作が終了する。
【０１７８】以上のような動作が行なわれることによ
り、このＤＲＡＭでは、複数のビット線対のうち、選択
したビット線対のみにデータの読出を行なうことができ
る。さらに、このＤＲＡＭでは、ワード線の電位の昇圧
とともにビット線対の電位差の増幅が行なわれるため、
第１３実施例の場合よりも読出動作を高速化することが
できる。なお、図２３に示されたセンスアンプＳＡ３
は、ＮチャネルＭＯＳトランジスタのみで構成されるも
のを示したが、ＣＭＯＳ型のセンスアンプを用いてもよ
い。そのようにすれば、より確実な動作を行なうことが
できる。さらに、センスアンプＳＡ３において、イコラ
イズ用のトランジスタ５１の代わりに、ＰチャネルＭＯ
ＳトランジスタまたはＣＭＯＳトランスファゲートを用
いてもよい。
【０１７９】また、この第１８実施例においては、ダミ
ーセルのキャパシタの容量を、メモリセルのキャパシタ
の容量の半分とした。しかし、これに限らず、ダミーメ
モリセルは、Ｌレベル読出時にメモリセルから与えられ
る読出電位差ΔＶの絶対値よりも小さい読出電位差を得
られる構成のものであれば、どのようなものを用いても
よい。さらに、図２３には、フォールデッドビット線構
成を示したが、これに限らず、オープンビット線構成に
も適用可能である。また、複数のビット線対で１つのセ
ンスアンプを共有するシェアードセンスアンプの構成も
適用可能である。 第１９実施例 次に、第１９実施例について説明する。この第１９実施
例では、図２３のＤＲＡＭに基づいて行なう制御方法の
その他の例を説明する。詳しくは、ビット線対のイコラ
イズ状態を解除し、ワード線を昇圧した後に、センスア
ンプの活性化を行なう例を説明する。
【０１８０】以下の動作は、図２３のＤＲＡＭの構成を
用いて行なわれる。図２６は、第１９実施例および第２
０実施例によるＤＲＡＭの要部の動作波形を示すタイミ
ングチャートである。この第１９実施例では、図２６の
一部のタイミングＴ１を中心として説明をする。この第
１９実施例では、図２５の場合と異なり、センスアンプ
活性線Ｌ１の活性化を先に行なわない。すなわち、セン
スアンプ活性線Ｌ１の活性化は、時刻ｔｂでビット線対
ＢＬ，／ＢＬのイコライズ状態を解除し、時刻ｔ２でワ
ード線ＷＬ１およびダミーワード線ＤＷＬ２を昇圧した
後の時刻ｔ３において、行なわれる。
【０１８１】この時点ｔ３までは、ビット線対ＢＬ，／
ＢＬに電位差が生じていない。そして、この時点でセン
スアンプＳＡ３が活性化されるので、この時刻ｔ３から
ビット線対ＢＬ，／ＢＬの電位差の増幅を開始させる動
作が行なわれる。このような動作が行なわれると、ビッ
ト線対ＢＬ，／ＢＬの電位が下がるにつれて、Ｌレベル
の記憶データに対応するメモリセル１１の電荷およびダ
ミーセル４２の電荷がビット線対ＢＬ，／ＢＬに読出さ
れる。このように読出された電荷は、その後、センスア
ンプＳＡ３で増幅される。このため、従来のように、セ
ンスアンプＳＡ３を活性化させるタイミングを、読出電
位差がセンスアンプＳＡ３に伝達されるまで待つ必要が
ない。したがって、センスアンプによる増幅動作を高速
化することができる。なお、この第１９実施例は、前述
した他の実施例に適用することも可能である。
【０１８２】第２０実施例 次に、第２０実施例について説明する。この第２０実施
例では、センスアンプによるビット線対の増幅動作後に
ビット線対を昇圧させることに特徴がある例を説明す
る。以下の動作は、図２３の構成のＤＲＡＭを用いて行
なわれる。この実施例の動作は、図２６のタイミングＴ
２に示される。図２６のタイミングＴ２の部分を参照し
て、Ｈレベルのデータの読出時において、センスアンプ
ＳＡ３の活性化後のビット線ＢＬの電位がＶ０＋Ｖｔｈ
に設定される。したがって、Ｈレベルのデータの読出時
は、時刻ｔｄにおいて、記憶ノードＮ１１の電位が、Ｖ
１−Ｖｔｈになり、反転ビット線／ＢＬの電位が、Ｖ０
のレベルになる。
【０１８３】次に、時刻ｔ６において、ワード線ＷＬ１
およびダミーワード線ＤＷＬ２がともに降圧される。そ
の後、時刻ｔ５において、反転ビット線／ＢＬの電位
が、Ｖ１のレベルにプリチャージされる。これにより、
記憶ノードＮ１１の電位は、ほぼＶ１−Ｖｔｈ＋Ｖ１＝
２・Ｖ１−Ｖｔｈのレベルにまで昇圧される。一方、Ｌ
レベルのデータの読出時には、時刻ｔｄにおいて、記憶
ノードＮ１１の電位がＶ０となり、反転ビット線／ＢＬ
の電位がＶ１−Ｖｔｈになる。そして、時刻ｔ６におい
て、ワード線ＷＬ１およびダミーワード線ＤＷＬ２がそ
れぞれ降圧された後、時刻ｔ５で反転ビット線／ＢＬの
電位がＶ１のレベルまでプリチャージされると、記憶ノ
ードＮ１１の電位は、ほぼＶ１−（Ｖ０＋Ｖｔｈ）＋Ｖ
０＝Ｖ１−Ｖｔｈのレベルまで昇圧される。
【０１８４】以上のような動作が行なわれることによ
り、記憶ノードＮ１１の電位は、Ｈレベルのデータの読
出時の場合もＬレベルのデータの読出時の場合もとも
に、初期状態（時刻ｔｂ以前の状態）のレベルに戻され
る。このように、この第２０実施例においては、リスト
ア動作を行なう場合に、メモリセルへリストアするため
の電位が十分なレベルに達してからワード線を降圧する
必要がない。このため、リストア動作を高速化すること
ができる。なお、この第２０実施例では、リストア動作
を行なう場合に、ビット線対をプリチャージするタイミ
ングと、ワード線を降圧するタイミングとは、どちらが
先でもよい。それは、それらのタイミングのどちらが先
であっても結果的にリストア電位が初期値に戻るからで
ある。また、この第２０実施例の動作は、先に説明した
実施例のそれぞれに適用してもよい。
【０１８５】第２１実施例 次に、第２１実施例について説明する。この第２１実施
例では、読出電位差をさらに大きくすることが可能な例
を説明する。以下の動作は、図１５のＤＲＡＭを用いて
行なわれる。なお、図２３のＤＲＡＭを用いて動作を行
なうことも可能である。図２７は、第２１実施例による
ＤＲＡＭの各部の動作波形を示すタイミングチャートで
ある。まず、初期状態を説明する。ビット線ＢＬの電位
および反転ビット線／ＢＬの電位は、ともにＶｂＬのレ
ベルにされている。ここで、電位ＶｂＬは、Ｖ０および
Ｖ１の間の中間的なレベルである。また、ワード線ＷＬ
の電位は、ＶｗＬのレベルにされている。この電位Ｖｗ
Ｌは、Ｖ０およびＶ１の間のレベルであり、かつ、Ｖ０
に近いレベルである。
【０１８６】また、記憶ノードＮ１の電位Ｖｓは、次の
ようなレベルにされている。すなわち、Ｌレベルの記憶
データに対応する場合は、Ｖｓ＝ＶｂＬ−２・Ｖｂであ
り、Ｈレベルの記憶データに対応する場合は、Ｖｓ＝Ｖ
ｂＬ＋２・Ｖｂである。時刻ｔ０において、ビット線対
ＢＬ，／ＢＬは、イコライズされたままフローティング
状態にされている。次に、時刻ｔ２で、ワード線ＷＬの
電位が、ＶｗＬから昇圧電圧Ｖｗだけ昇圧される。ビッ
ト線の電位ＶｂＬがＶｗＬ＋Ｖｗ−Ｖｔｈ以下のレベル
に設定されていることにより、ワード線ＷＬの昇圧に応
答して、トランジスタ１Ｔが導通する。それは、Ｌレベ
ルのデータの読出時の場合と、Ｈレベルのデータの読出
時の場合とで同じである。
【０１８７】このようにトランジスタ１Ｔが導通するこ
とにより、ビット線ＢＬ１および／ＢＬ１には、それぞ
れメモリセル１からの電荷が読出される。その場合のビ
ット線ＢＬ１の電位は次のようになる。すなわち、Ｈレ
ベルのデータの読出時の場合は、記憶ノードＮ１１の電
位がＶｂ＋２・ΔＶになり、Ｌレベルのデータの読出時
の場合は、記憶ノードＮ１１の電位がＶｂ−２・ΔＶに
なる。一方、反転ビット線／ＢＬ１の電位は、Ｈレベル
のデータの読出の場合にはＶｂ−２・ΔＶになり、Ｌレ
ベルのデータの読出の場合にはＶｂ＋２・ΔＶになる。
ここで、２・ΔＶは、ビット線ＢＬへの読出電位差であ
り、以下のように示される。すなわち、２・ΔＶ＝２・
Ｖｂ・Ｃｓ／（Ｃｂ＋Ｃｓ）である。ここで、Ｃｂは、
ビット線ＢＬ１および反転ビット線／ＢＬ１の寄生容量
であり、Ｃｓは、キャパシタ１Ｃの容量である。したが
って、ビット線ＢＬ１と、反転ビット線／ＢＬ１との間
の電位差が、４・ΔＶになる。
【０１８８】次に、時刻ｔ３において、ビット線対ＢＬ
１，／ＢＬ１の電位差が、センスアンプＳＡ１によって
増幅される。この増幅動作により、各部の電位は次のよ
うになる。すなわち、Ｈレベルのデータの読出の場合
は、ビット線ＢＬ１の電位および記憶ノードＮ１１の電
位が、ともにＶｂＬ＋Ｖｂになり、反転ビット線／ＢＬ
１の電位が、ＶｂＬ−Ｖｂになる。一方、Ｌレベルの読
出の場合は、ビット線ＢＬの電位および記憶ノードＮ１
の電位が、ともにＶｂＬ−Ｖｂになり、反転ビット線の
電位が、ＶｂＬ＋Ｖｂになる。次に、時刻ｔ６におい
て、ワード線ＷＬの電位が、ＶｗＬのレベルに戻され
る。そして、時刻ｔ５において、ビット線ＢＬ１の電位
および反転ビット線／ＢＬ１の電位が、ともにＶｂＬの
レベルに戻される。このように電位をＶｂＬに戻すの
は、ビット線ＢＬ１と、反転ビット線／ＢＬ１とをイコ
ライズすることにより行なわれる。
【０１８９】ビット線対ＢＬ１，／ＢＬ１がこのような
電位にされると、記憶ノードＮ１の電位Ｖｓは、次のよ
うなレベルになる。すなわち、Ｈレベルのデータの読出
の場合は、キャパシタ１Ｃを介して反転ビット線／ＢＬ
１のカップリングを受けて、電位Ｖｓが、ＶｂＬ＋２・
Ｖｂになる。一方、Ｌレベルのデータの読出の場合は、
同様に、キャパシタ１Ｃを介して反転ビット線／ＢＬ１
のカップリングを受けて、電位Ｖｓが、ＶｂＬ−２・Ｖ
ｂになる。したがって、記憶ノードＮ１の電位Ｖｓは、
初期状態に戻る。これで、一連の読出動作（またはリス
トア動作ならびにリフレッシュ動作）が終了する。ま
た、書込動作を行なう場合には、前述した動作におい
て、ワード線ＷＬの電位をＶｗＬのレベルに戻す前（時
刻ｔ６）において、書込データをビット線ＢＬ１および
反転ビット線／ＢＬ１に与えることによって行なわれ
る。
【０１９０】従来のＤＲＡＭでは、ビット線および反転
ビット線の振幅がこの第２１実施例と同様にＶｂである
場合、そのビット線と、反転ビット線との間の読出電位
差ΔＶは、ΔＶ＝Ｖｂ・Ｃｓ／（Ｃｂ＋Ｃｓ）になる。
したがって、この第２１実施例では、ビット線および反
転ビット線の振幅がＶｂである場合において、メモリセ
ルに保持される電荷が従来の約２倍になり、さらに、電
荷の読出により生じるビット線対の電位差が、従来の約
４倍になる。したがって、この第２１実施例では、安定
したセンス動作（時刻ｔ３における増幅動作）を行なう
ことができる。言い換えると、この第２１実施例によれ
ば、データの読出により生じる電位差を従来と同じだけ
得たい場合、ビット線および反転ビット線の振幅を従来
の１／４に減少させることができる。このため、たとえ
ば、センス動作を行なう場合の消費電力を従来の１／４
に低減することができる。
【０１９１】第２２実施例 次に、第２２実施例について説明する。この第２２実施
例においては、ビット線対と、ワード線との間でショー
トによるリーク電流が流れないようにした例を説明す
る。以下の動作は、図５５のＤＲＡＭを用いて行なわれ
る。図２８は、第２２実施例によるＤＲＡＭの各部の動
作波形を示すタイミングチャートである。まず、初期状
態を説明する。ビット線ＢＬおよび反転ビット線／ＢＬ
の初期電位ＶｂＬが、ワード線ＷＬの初期電位Ｖｂｗと
等しくされている。時刻ｔ０において、ビット線ＢＬの
電位および反転ビット線／ＢＬの電位は、ＶｂＬの電位
にイコライズされており、フローティング状態にされて
いる。
【０１９２】次に、時刻ｔ２において、ワード線ＷＬの
電位が、ＶｗＬのレベルから昇圧電圧Ｖｗだけ昇圧され
る。これにより、ワード線ＷＬの電位は、ＶｗＬ＋Ｖｗ
のレベルになる。ここで、Ｖｗ≧Ｖｂ＋Ｖｔｈである。
このようなワード線ＷＬの昇圧に応答して、ビット線Ｂ
Ｌまたは反転ビット線／ＢＬに電荷が読出される。次
に、時刻ｔ３において、ビット線対ＢＬ，／ＢＬの電位
差が、センスアンプＳＡ０によって増幅される。これに
より、各部の電位は次のようになる。すなわち、Ｈレベ
ルの読出の場合は、ビット線ＢＬの電位および記憶ノー
ドＮ１０の電位がＶｂＬ＋Ｖｂになり、反転ビット線／
ＢＬの電位がＶｂＬ−Ｖｂになる。一方、Ｌレベルの読
出の場合は、ビット線ＢＬの電位および記憶ノードＮ１
０の電位がともにＶｂＬ−Ｖｂのレベルになり、反転ビ
ット線／ＢＬの電位がＶｂＬ＋Ｖｂのレベルになる。
【０１９３】次に、時刻ｔ６において、ワード線ＷＬの
電位が、ＶｗＬのレベルに戻される。次に、時刻ｔ７に
おいて、ビット線ＢＬの電位および反転ビット線／ＢＬ
の電位が、ともにＶｂＬのレベルに戻される。これによ
り、ビット線対ＢＬ，／ＢＬの電位が初期状態に戻る。
ここで、Ｌレベルのデータの読出の場合の記憶ノードＮ
１０の電位Ｖｓは、ＶｂＬ−Ｖｂのレベルであるが、Ｖ
ｂＬ−Ｖｂ≧ＶｗＬ−Ｖｔｈの状態であるため、その場
合の記憶ノードＮ１０の電位は保持される。一方、Ｈレ
ベルの読出の場合は、記憶ノードＮ１０の電位ＶｓがＶ
ｂＬ＋Ｖｂのレベルであり、ビット線の振幅のＬレベル
側の電位がＶｂＬ−Ｖｂである。その場合、ＶｂＬ−Ｖ
ｂ≧ＶｗＬ−Ｖｔｈの状態であるため、その場合の記憶
ノードＮ１０の電位は保持される。
【０１９４】以上のような動作が行なわれることによ
り、一連の読出動作（またはリストア動作もしくはリフ
レッシュ動作）が終了する。このような動作が行なわれ
る場合には、スタンバイ状態において、ビット線対Ｂ
Ｌ，／ＢＬの電位と、ワード線ＷＬの電位とが同じ電位
であるため、それらの配線のショートによるリーク電流
が流れないようにすることができる。 第２３実施例 次に、第２３実施例について説明する。この第２３実施
例においては、第２１実施例を基礎として、メモリセル
アレイ内でのショートによるリーク電流が流れないよう
にすることが可能な例について説明する。すなわち、こ
の第２３実施例は、第２１実施例の変形例である。
【０１９５】以下の動作は、第２１実施例の場合と同様
に、図１５のＤＲＡＭを用いて行なわれる。なお、図２
３のＤＲＡＭを用いても行なわれる。図２９は、第２３
実施例によるＤＲＡＭの各部の動作波形を示すタイミン
グチャートである。まず、初期状態を説明する。ビット
線ＢＬ１の電位および反転ビット線／ＢＬ１の電位は、
ともにＶｂＬのレベルにされている。また、ワード線Ｗ
Ｌの電位は、ＶｗＬのレベルにされている。ここで、電
位ＶｂＬと、電位ＶｗＬとは同じレベルである。また、
記憶ノードＮ１の電位Ｖｓは、次のようにされている。
すなわち、Ｌレベルのデータの読出の場合は、Ｖｓ＝Ｖ
ｂＬ−２・Ｖｂにされている。一方、Ｈレベルのデータ
の読出の場合は、Ｖｓ＝ＶｂＬ＋２・Ｖｂにされてい
る。さらに、トランジスタ１Ｔのしきい値電圧Ｖｔｈ
は、Ｖｔｈ≧Ｖｂに設定されている。
【０１９６】時刻ｔ０において、ビット線ＢＬ１の電位
と、反転ビット線／ＢＬ１の電位とが、イコライズされ
たままフローティング状態にされる。次に、時刻ｔ２に
おいて、ワード線ＷＬの電位が、ＶｗＬのレベルから昇
圧電圧Ｖｗだけ昇圧される。ここで、昇圧電圧Ｖｗは、
Ｖｗ≧ＶｂＬ＋Ｖｂ＋Ｖｔｈである。このようなワード
線ＷＬの昇圧に応答して、ビット線ＢＬ１および反転ビ
ット線／ＢＬ１に電荷が読出される。その読出により生
じる電位差は、４・ΔＶである。次に、時刻ｔ３におい
て、ビット線対ＢＬ１，／ＢＬ１の電位差が、センスア
ンプＳＡ１によって増幅される。これにより、各部の電
位は次のようになる。すなわち、Ｈレベルのデータの読
出の場合は、ビット線ＢＬ１の電位および記憶ノードＮ
１の電位が、ともにＶｂＬ＋Ｖｂになり、反転ビット線
／ＢＬ１の電位が、ＶｂＬ−Ｖｂになる。一方、Ｌレベ
ルのデータの読出の場合は、ビット線ＢＬ１の電位およ
び記憶ノードＮ１の電位が、ともにＶｂＬ−Ｖｂのレベ
ルになり、反転ビット線／ＢＬ１の電位が、ＶｂＬ＋Ｖ
ｂのレベルになる。
【０１９７】次に、時刻ｔ６において、ワード線ＷＬの
電位が、ＶｗＬのレベルに戻される。次に、時刻ｔ５に
おいて、ビット線ＢＬ１の電位および反転ビット線／Ｂ
Ｌ１の電位が、ともにＶｂＬのレベルに戻される。その
電位ＶｂＬは、ビット線ＢＬ１と、反転ビット線／ＢＬ
１とをイコライズすることにより得られる。ビット線対
ＢＬ１，／ＢＬ１がこのような電位にされると、記憶ノ
ードＮ１の電位Ｖｓは、次のようなレベルになる。すな
わち、Ｈレベルのデータの読出の場合は、記憶ノードＮ
１が、キャパシタ１Ｃを介して反転ビット線／ＢＬ１の
カップリングを受け、Ｖｓ＝ＶｂＬ＋２・Ｖｂのレベル
になる。一方、Ｌレベルの読出の場合は、同様に、記憶
ノードＮ１がキャパシタ１Ｃを介して反転ビット線／Ｂ
Ｌ１のカップリングを受けて、Ｖｓ＝ＶｂＬ−２・Ｖｂ
になる。このようにして、ビット線ＢＬ１の電位および
反転ビット線／ＢＬ１の電位が初期状態になる。
【０１９８】このように、一連の読出動作（またはリス
トア動作もしくはリフレッシュ動作）が終了する。書込
動作は、前述した一連の動作において、ワード線ＷＬの
電位をＶｗＬのレベルに戻す前（時刻ｔ６）において、
書込データをビット線対ＢＬ１，／ＢＬ１に与えること
によって行なわれる。この第２３実施例によれば、第２
１実施例の場合と同様の効果を得ることができる。さら
に、スタンバイ状態において、メモリセルアレイ内のす
べての配線の電位がＶｂＬのレベルであるため、ビット
線対と、ワード線との間のショートによるリーク電流を
流れないようにすることができる。その結果、この第２
３実施例においては、第２１実施例よりもさらに消費電
力を低減することができる。
【０１９９】また、Ｖｔｈ≧Ｖｂの条件を従来のＤＲＡ
Ｍに適用した場合は、ワード線の昇圧電位Ｖｗ＋ＶｂＬ
を、Ｈレベルの記憶データに対応する記憶ノードの電位
よりもしきい値電圧Ｖｔｈ以上高くする必要がある。こ
れに対し、この第２３実施例では、ワード線の昇圧電位
Ｖｗ＋ＶｂＬは、Ｈレベルの記憶データに対応する記憶
ノードの電位よりもＶｔｈ−Ｖｂだけ高くすればよい。
したがって、この第２３実施例によれば、従来よりもワ
ード線の昇圧電位を低くすることができる。 第２４実施例 次に、第２４実施例について説明する。この第２４実施
例では、リフレッシュ時にすべてのビット線でデータの
読出を行ない、読出時（または書込時）に、選択された
ビット線対でデータの読出（または書込）を行なうよう
にした例を説明する。
【０２００】以下の動作は、図１５のＤＲＡＭを用いて
行なわれる。図３０は、第２４実施例によるＤＲＡＭの
各部の動作波形を示すタイミングチャートである。この
図３０は、読出時に選択されないメモリセルに対応する
タイミングチャートである。図３０を参照して、このＤ
ＲＡＭは、リフレッシュ時には、第２３実施例に示した
動作を行ない、読出時（または書込時）には、第１３実
施例に示した動作を行なう。すなわち、リフレッシュ時
と、読出時（書込時）とでワード線ＷＬの昇圧電圧Ｖｗ
が異なるように制御される。まず、スタンバイ時の状態
を説明する。ビット線対ＢＬ１，／ＢＬ１は、Ｖ１のレ
ベルであり、ワード線ＷＬの電位は、Ｖ０のレベルであ
る。また、この第２４実施例では、Ｖｂをビット線の電
圧振幅として用いた場合に、しきい値電圧Ｖｔｈが、２
・Ｖｂである場合を仮定して説明する。
【０２０１】このようなスタンバイ時の条件で、リフレ
ッシュ時に第２３実施例の動作を行なう場合のワード線
ＷＬの昇圧電圧Ｖｗの条件は、Ｖｗ≧Ｖ１＋Ｖｂ＋Ｖｔ
ｈである。このような昇圧電圧Ｖｗを用いれば、リフレ
ッシュ時に、すべてのビット線対ＢＬ１，／ＢＬ１，…
にデータが読出される。一方、このようなスタンバイ時
の条件で、読出時（または書込時）に、第１３実施例の
動作を行なう場合のワード線ＷＬの昇圧電圧Ｖｗの条件
は、Ｖｗ≦Ｖ１−２・Ｖｂ＋Ｖｔｈである。このような
昇圧電圧Ｖｗを用いれば、読出時（または書込時）に、
選択されたビット線対にのみデータが読出される。した
がって、この第２４実施例においては、リフレッシュ時
の昇圧電圧Ｖｗと、読出時（または書込時）の昇圧電圧
Ｖｗとを、少なくとも３・Ｖｂ＝（Ｖ１＋Ｖｂ＋Ｖｔ
ｈ）−（Ｖ１−２・Ｖｂ＋Ｖｔｈ）だけ違えることによ
って、スタンバイ時の電位の条件を同じにして、リフレ
ッシュ動作と、読出動作（または書込動作）とを実行す
ることができる。
【０２０２】第２５実施例 次に、第２５実施例について説明する。この第２５実施
例においては、第２４実施例の動作の変形例について説
明する。図３１は、第２５実施例によるＤＲＡＭの各部
の動作波形を示すタイミングチャートである。以下の説
明においては、第２４実施例と重複する部分の説明を省
略する。この図３１の動作が図３０の動作と異なるの
は、リフレッシュ時の動作である。すなわち、この第２
５実施例では、リフレッシュ時の動作において、ビット
線対の電位がＶ１のレベルよりも大幅に高くならないよ
うにされる。したがって、リフレッシュ時に１本のワー
ド線ＷＬに接続されるすべてのメモリセルから、対応す
るビット線対に電荷を読出すためのワード線ＷＬの昇圧
電位Ｖｗの条件は、Ｖｗ≧Ｖ１＋Ｖｔｈである。
【０２０３】一方、トランジスタ１Ｔのしきい値電圧Ｖ
ｔｈがビット線対ＢＬ１，／ＢＬ１のそれぞれの電圧振
幅Ｖｂに等しいと仮定した場合、読出時（または書込
時）のワード線ＷＬの昇圧電位Ｖｗの条件は、Ｖｗ≦Ｖ
１−Ｖｂ＋Ｖｔｈである。このため、リフレッシュ時
と、読出時（または書込時）とで、ワード線ＷＬの昇圧
電位ＶｗをＶｂ＝（Ｖ１＋Ｖｔｈ）−（Ｖ１−Ｖｂ＋Ｖ
ｔｈ）だけ異ならせることにより、スタンバイ時の電位
を一定にした条件で、リフレッシュ動作と、読出動作
（または書込動作）とをともに実行することができる。
したがって、この第２５実施例では、第２４実施例より
もリフレッシュ時のワード線の昇圧電位を低くすること
ができる。その結果、消費電力を低減することができ
る。
【０２０４】第２６実施例 次に、第２６実施例について説明する。この第２６実施
例においては、リフレッシュ動作のみを実行するリテン
ションモードと、リフレッシュ動作および読出動作（ま
たは書込動作）を実行するアクセスモードとを有するＤ
ＲＡＭにおいて、リフレッシュ時に、ワード線に接続さ
れたすべてのメモリセルからビット線対に電荷の読出を
行ない、読出時に、選択されたメモリセルのみから対応
するビット線対に電荷の読出を行なう例を説明する。こ
の第２６実施例は、たとえば、図１５の構成のＤＲＡＭ
に適用される。以下の説明においては、メモリセルのト
ランジスタのしきい値電圧Ｖｔｈがビット線対の電圧振
幅Ｖｂの２倍であるという仮定のもとに行なう。
【０２０５】図３２は、第２６実施例によるＤＲＡＭの
リテンションモード時の各部の動作波形を示すタイミン
グチャートである。図３２を参照して、リテンションモ
ード時には、図２９に示された動作と同様の動作が行な
われる。その場合のワード線ＷＬのスタンバイ時の電位
Ｖ２は、Ｖ０＋２・Ｖｂである。図３３は、第２６実施
例によるＤＲＡＭのアクセスモード時の各部の動作波形
を示すタイミングチャートである。この図３３には、ア
クセスモードにおける読出時の動作が示される。図３３
を参照して、アクセスモード時には、図３０に示された
動作と同様の動作が行なわれる。その場合のワード線Ｗ
Ｌのスタンバイ時の電位は、Ｖ０のレベルである。その
ようにＶ０のレベルにされるのは、次の理由による。す
なわち、選択されたビット線対に対応するメモリセルの
記憶ノードの電位は、図１６の動作ではＶ０のレベルま
で下がる。このため、メモリセルのＬレベルの記憶デー
タが破壊されないための条件は、ワード線のスタンバイ
時の電位が、Ｖ０（＝Ｖ０−２・Ｖｂ＋Ｖｔｈ）以下に
なることである。
【０２０６】この第２６実施例によれば、リテンション
モードおよびアクセスモードを有するＤＲＡＭにおい
て、リテンションモードと、アクセスモードとでスタン
バイ時のワード線ＷＬの電位を変化させることにより、
それらのモードを実行することができる。さらに、アク
セスモードにおいて、リフレッシュ時と、読出時（また
は書込時）とで、ワード線ＷＬの昇圧電位ＶｗＨをＶｂ
＝（Ｖ１＋Ｖｔｈ）−（Ｖ１−Ｖｂ＋Ｖｔｈ）だけ異な
らせることにより、スタンバイ時の電位を一定にした条
件で、リフレッシュ動作と、読出動作（または書込動
作）とをともに実行することができる。したがって、こ
の第２６実施例では、第２４実施例よりもリフレッシュ
時のワード線の昇圧電圧を低くすることができる。その
結果、消費電力を低減することができる。
【０２０７】第２７実施例 次に、第２７実施例について説明する。この第２７実施
例においては、第２６実施例で説明したアクセスモード
からリテンションモードへのモードの移行の際に、その
モードの移行を迅速に、かつ、低消費電力で行なうこと
を可能にした例を説明する。図３４は、第２７実施例に
よるＤＲＡＭの要部の構成を示すブロック図である。図
３４を参照して、このＤＲＡＭは、メモリセルアレイ１
００、センスアンプ群ＳＡ、ワードドライバ群ＷＤおよ
びイコライズスイッチＳＷを含む。このＤＲＡＭにおい
て特徴的な部分は、イコライズスイッチＳＷである。イ
コライズ電位ノードＮＥが、センスアンプ群ＳＡを介し
てスタンバイ時にメモリセルアレイ１００内のビット線
対と電気的に接続される。ワードドライバスタンバイ電
位ノードＮＤが、ワードドライバ群ＷＤを介してスタン
バイ時にメモリセルアレイ１００内のすべてのワード線
と電気的に接続される。
【０２０８】イコライズスイッチＳＷは、イコライズ電
位ノードＮＥと、ワードドライバスタンバイ電位ノード
ＮＤとの間に接続されている。イコライズスイッチＳＷ
は、モード切換パルス信号ＰＳを受ける。その信号ＰＳ
は、アクセスモードからリテンションモードへモードが
切換えられる場合に、所定期間Ｈレベルにされる。イコ
ライズスイッチＳＷは、アクセスモードからリテンショ
ンモードへモードが切換えられる場合に、ＰＳに応答し
て、イコライズ電位ノードＮＥと、ワードドライバスタ
ンバイ電位ノードＮＤとの間を導通状態にする。次に、
イコライズスイッチＳＷの詳細な構成を説明する。図３
５は、図３４のイコライズスイッチＳＷの詳細な構成を
示す回路図である。
【０２０９】図３５を参照して、イコライズスイッチＳ
Ｗは、ＮチャネルＭＯＳトランジスタＴＲ１、Ｐチャネ
ルＭＯＳトランジスタＴＲ２およびインバータＩＮＶを
含む。トランジスタＴＲ１およびＴＲ２は、イコライズ
電位ノードＮＥと、ワードドライバスタンバイ電位ノー
ドＮＤとの間に並列に接続される。トランジスタＴＲ１
は、ゲート電極に信号ＰＳを受け、その信号ＰＳに応答
して導通状態が制御される。トランジスタＴＲ２は、イ
ンバータＩＮＶを介して信号ＰＳの反転信号を受け、そ
の信号に応答して導通状態が制御される。すなわち、信
号ＰＳがＨレベルである場合にトランジスタＴＲ１およ
びＴＲ２がともに導通し、イコライズ電位ノードＮＥ
と、ワードドライバスタンバイ電位ノードＮＤとが電気
的に接続される。
【０２１０】このように、アクセスモードからリテンシ
ョンモードへモードが切換えられる場合に、イコライズ
電位ノードＮＥと、ワードドライバスタンバイ電位ノー
ドＮＤとの間が導通状態にされる。前述した第２６実施
例では、アクセスモードのスタンバイ時の電位と、リテ
ンションモードのスタンバイ時の電位とが異なる。具体
的に、リテンションモードのスタンバイ時においては、
ビット線対の電位と、ワード線の電位とが等しく、その
電位Ｖ２は、Ｖ０およびＶ１の中間のレベルである。一
方、アクセスモードのスタンバイ時において、ビット線
対の電位はＶ１のレベルであり、ワード線の電位はＶ０
のレベルである。一般的に、ＤＲＡＭにおいては、メモ
リセルアレイ１００内において、すべてのビット線対の
容量と、すべてのワード線の容量とがほぼ等しい場合が
ある。したがって、この第２７実施例のように、アクセ
スモードからリテンションモードへ移行する場合に、Ｖ
１のレベルにあるすべてのビット線対と、Ｖ０のレベル
にあるすべてのワード線とがイコライズスイッチＳＷに
よって電気的に導通されると、Ｖ０およびＶ１の中間の
レベルであるリテンションモードのスタンバイ時の電位
Ｖ２が得られる。
【０２１１】この第２７実施例では、ビット線対と、ワ
ード線とをイコライズする動作を行なうことによって、
リテンションモードのスタンバイ時の電位が得られるの
で、アクセスモードからリテンションモードへの移行を
迅速に行なうことができる。さらに、そのようなモード
の移行の際の消費電力を低減することができる。 第２８実施例 次に、第２８実施例について説明する。この第２８実施
例においては、第２６実施例に示したリテンションモー
ドおよびアクセスモードを実行する機能を有し、リテン
ションモードのスタンバイ時の電位を得る動作およびア
クセスモードのスタンバイ時の電位を得る動作に特徴が
あるＤＲＡＭの例を説明する。この第２８実施例は、第
２６実施例を基礎とするものであり、リテンションモー
ドおよびアクセスモードのそれぞれのスタンバイ時の電
位を次のように得る。
【０２１２】リテンションモードのスタンバイ時のワー
ド線およびビット線対の電位は、リストア動作の終了後
に、ビット線対をイコライズすることによって得る。ア
クセスモードのスタンバイ時のビット線対の電位は、リ
ストア動作の終了後に、ビット線対をＶ１のレベルにプ
リチャージすることによって得る。これにより、リテン
ションモードのリフレッシュ動作の低消費電力化を図る
ことができる。さらに、アクセスモードのリフレッシュ
動作の終了時におけるビット線対のスタンバイ時の電位
をＶ１のレベルに保つことができる。このため、リフレ
ッシュ動作および読出動作（または書込動作）を高速で
行なうことができる。 第２９実施例 次に、第２９実施例について説明する。この第２９実施
例においては、以上に説明した実施例に用いることが可
能なセンスアンプの例を説明する。
【０２１３】図３６は、第２９実施例によるセンスアン
プの構成を示す回路図である。図３６を参照して、この
センスアンプは、ＰチャネルＭＯＳトランジスタ８０１
〜８０５およびＮチャネルＭＯＳトランジスタ８０６〜
８１４を含む。このセンスアンプは、ビット線対にそれ
ぞれ接続されるセンスノードＳＮおよび反転センスノー
ド／ＳＮを有する。センスノードＳＮおよび反転センス
ノード／ＳＮに並列してセンスアンプ選択線Ｌ１が配置
される。センスアンプ選択線Ｌ１と交差する方向に、第
１のイコライズ線Ｌ２、センスアンプ活性線Ｌ３、第１
のセンス電位線Ｌ４、第２のセンス電位線Ｌ５、第２の
イコライズ線Ｌ６、イコライズ電位線Ｌ７および第３の
センス電位線Ｌ８がそれぞれ配置される。
【０２１４】トランジスタ８０１は、反転センスノード
／ＳＮの電位を受けるゲート電極を有し、センスノード
ＳＮと第３のセンス電位Ｌ８との間に接続される。トラ
ンジスタ８０２は、センスノードＳＮの電位を受けるゲ
ート電極を有し、反転センスノード／ＳＮと、第３のセ
ンス電位線Ｌ８との間に接続される。センスノードＳＮ
と、反転センスノード／ＳＮとの間にトランジスタ８０
３が接続される。センスノードＳＮと、イコライズ電位
線Ｌ７との間にトランジスタ８０４が接続される。反転
センスノード／ＳＮと、イコライズ電位線Ｌ７との間に
トランジスタ８０５が接続される。トランジスタ８０
３，８０４および８０５の各々は、ゲート電極に第１の
イコライズ線Ｌ２の電位を受ける。センスノードＳＮ
と、反転センスノード／ＳＮとの間にトランジスタ８０
６が接続される。センスノードＳＮと、第２のセンス電
位Ｌ５との間にトランジスタ８０７および８０８が直列
に接続される。反転センスノード／ＳＮと、第２のセン
ス電位Ｌ５との間にトランジスタ８０９および８１０が
直列に接続される。
【０２１５】トランジスタ８０６，８０７および８０９
の各々は、ゲート電極に第２のイコライズ線Ｌ６の電位
を受ける。トランジスタ８０８および８１０の各々は、
ゲート電極にセンスアンプ選択線Ｌ１の電位を受ける。
センスノードＳＮと、第１のセンス電位線Ｌ４との間に
トランジスタ８１３および８１１が直列に接続される。
トランジスタ８１３と、第１のセンス電位線Ｌ４との間
に、トランジスタ８１２がトランジスタ８１１と並列に
接続される。反転センスノード／ＳＮと、トランジスタ
８１１およびトランジスタ８１２のそれぞれとの間にト
ランジスタ８１４がトランジスタ８１３と並列に接続さ
れる。トランジスタ８１２は、ゲート電極にセンスアン
プ選択線Ｌ１の電位を受ける。トランジスタ８１１は、
ゲート電極にセンスアンプ活性線Ｌ３の電位を受ける。
トランジスタ８１３は、ゲート電極に反転センスノード
／ＳＮの電位を受ける。トランジスタ８１４は、ゲート
電極にセンスノードＳＮの電位を受ける。
【０２１６】このような構成のセンスアンプにおいて
は、トランジスタ８０１および８０２によってＰＭＯＳ
センス部が構成される。また、トランジスタ８０３〜８
０５によってイコライズ部が構成される。また、トラン
ジスタ８０６〜８１０によってプリチャージ部が構成さ
れる。また、トランジスタ８１１〜８１４によってＮＭ
ＯＳセンス部が構成される。次にこのセンスアンプの動
作を説明する。図３７は、図３６のセンスアンプがＮＭ
ＯＳセンス部によって増幅動作をする場合の各部の動作
波形を示すタイミングチャートである。以下の動作にお
いては、第２のセンス電位線Ｌ５および第３のセンス電
位線Ｌ８は、それぞれ接地電位ＧＮＤおよび電源電位Ｖ
ｃｃの間の電位Ｖａｃｔに固定される。また、イコライ
ズ電位線Ｌ７は、電源電位Ｖｃｃのレベルに固定され
る。
【０２１７】動作において、まず、第１のイコライズ線
Ｌ２および第２のイコライズ線Ｌ６がＨレベルに立上げ
られる。これにより、センスノードＳＮおよび反転セン
スノード／ＳＮのイコライズ状態が解除される。そし
て、センスアンプ選択線Ｌ１がＨレベルに立上げられ
る。これにより、センスノードＳＮおよび反転センスノ
ード／ＳＮの電位が、イコライズされたまま電位Ｖａｃ
ｔのレベルにされる。そして、第２のイコライズ線Ｌ６
がＬレベルに立下げられることにより、センスノードＳ
Ｎおよび反転センスノード／ＳＮのイコライズ状態が解
除される。その後、ワード線ＷＬがＨレベル（Ｖｐｐ）
に立上げられる。これにより、センスノードＳＮおよび
反転センスノード／ＳＮの間に電位差ΔＶが生じる。そ
の後、第１のセンス電位線Ｌ４がＬレベルに立下げられ
る。これにより、ＮＭＯＳセンス部によって電位差ΔＶ
が増幅される。
【０２１８】その後、ワード線ＷＬが立下げられた後、
第１のイコライズ線Ｌ２およびセンスアンプ選択線Ｌ１
がともに立下げられる。これにより、センスノードＳＮ
および反転センスノード／ＳＮが電源電位Ｖｃｃのレベ
ルに戻される。次に、ＰＭＯＳセンス部によって増幅動
作をする場合のセンスアンプの動作を説明する。図３８
は、図３６のセンスアンプがＰＭＯＳセンス部によって
増幅動作をする場合の各部の動作波形を示すタイミング
チャートである。以下の動作においては、第１のセンス
電位線Ｌ４および第２のセンス電位線Ｌ５は、それぞれ
接地電位ＧＮＤに固定される。また、イコライズ電位線
Ｌ７は、電源電位Ｖｃｃのレベルに固定される。図３８
の動作が図３７の動作と異なるのは次の点である。セン
スアンプ選択線Ｌ１の立上がりに応答して、センスノー
ドＳＮおよび反転センスノード／ＳＮの電位は、イコラ
イズされたまま接地電位ＧＮＤのレベルにされる。さら
に、第３のセンス電位線Ｌ８がＨレベルに立上げられる
ことにより、ＰＭＯＳセンス部によって電位差ΔＶが増
幅される。
【０２１９】その後、ワード線ＷＬが立下げられた後、
第１のイコライズ線Ｌ２およびセンスアンプ選択線Ｌ１
がともに立下げられる。これにより、センスノードＳＮ
および反転センスノード／ＳＮが電源電位Ｖｃｃのレベ
ルに戻される。なお、図３６のセンスアンプは、Ｐチャ
ネルＭＯＳトランジスタと、ＮチャネルＭＯＳトランジ
スタとを相互に置き換えて構成してもよい。その場合に
は、以上に説明した動作において、電圧の極性を逆にす
れば、そのセンスアンプは同様の動作をする。また、ト
ランジスタ８０３〜８０５のみをＮチャネルＭＯＳトラ
ンジスタに置き換えてもよい。その場合には、第１のイ
コライズ線Ｌ２を前述の場合と逆極性に変化させれば、
同様の動作を実現することができる。また、図３６のセ
ンスアンプにおいては、トランジスタ８０６を設けなく
ても同様の動作を実現することができる。また、そのト
ランジスタ８０６を設けた場合には、トランジスタ８０
３を設けなくてもセンスアンプが同様の動作することを
実現することができる。
【０２２０】第３０実施例 次に、第３０実施例について説明する。この第３０実施
例においては、センスアンプを選択的に動作させること
が可能なＤＲＡＭの構成の例を説明する。図３９は、第
３０実施例によるＤＲＡＭのセンスアンプを制御する回
路の構成を示す回路図である。図３９を参照して、この
回路には、複数のセンスアンプＳＡ４，…、複数のビッ
ト線対ＢＬ，／ＢＬ，…、複数のスイッチ７１，…，７
２，…、複数のセンスアンプ選択線Ｌ１１，…、センス
アンプ活性線Ｌ１２および電位供給線Ｌ１３，Ｌ１４が
含まれる。センスアンプ選択線Ｌ１１，…は、センスア
ンプＳＡ４，…のそれぞれに対応して設けられ、各々
が、ビット線対ＢＬ，／ＢＬと並列に配置される。セン
スアンプ活性線Ｌ１２、電位供給線Ｌ１３およびＬ１４
は、それぞれビット線対ＢＬ，／ＢＬと交差する方向に
配置される。
【０２２１】センスアンプ選択線Ｌ１１，…は、読出時
に、信号発生回路４０３によって選択的に活性化され
る。センスアンプ活性線Ｌ１２は、リフレッシュ時に、
信号発生回路４０４によって活性化される。電位供給線
Ｌ１３には、リフレッシュ時に用いられる第１のセンス
電位が、電位供給回路４０１から供給される。電位供給
線Ｌ１４には、読出時（または書込時）に用いられる第
２のセンス電位が、電位供給回路４０２から供給され
る。スイッチ７１，…は、センスアンプＳＡ４，…のそ
れぞれに対応して設けられる。スイッチ７１，…の各々
は、センスアンプ活性線Ｌ１２の電位および電位供給線
Ｌ１３の電位を受ける。そして、スイッチ７１，…の各
々は、センスアンプ活性線Ｌ１２が活性化された場合
に、電位供給線Ｌ１３の第１のセンス電位を、対応する
センスアンプＳＡ４へ供給する。
【０２２２】スイッチ７２，…は、センスアンプＳＡ
４，…のそれぞれに対応して設けられる。スイッチ７
２，…の各々は、センスアンプ選択線Ｌ１１の電位およ
び電位供給線Ｌ１４の電位を受ける。そして、各スイッ
チ７２は、センスアンプ選択線Ｌ１１が活性化された場
合に、電位供給線Ｌ１４の第２のセンス電位を、対応す
るセンスアンプＳＡ４へ供給する。したがって、この第
３０実施例によれば、リフレッシュ時に、すべてのセン
スアンプが活性化され、読出時（または書込時）に、セ
ンスアンプが選択的に活性化される。このため、この第
３０実施例の構成は、以上に示した各実施例において、
センスアンプを制御するための構成として用いることが
できる。したがって、この第３０実施例にれば、リフレ
ッシュ時に、すべてのセンスアンプが活性化され、読出
時（または書込時）に、センスアンプが選択的に活性化
される。このため、この第３０実施例の構成は、以上に
示した各実施例において、センスアンプを制御するため
の構成として用いることができる。
【０２２３】さらに、この第３０実施例によれば、セン
ス電位を、リフレッシュ時と、読出時（または書込時）
とで異ならせることにより、第２４および第２５実施例
のように、リフレッシュ時のビット線対の振幅電圧と、
読出時（または書込時）のビット線対の振幅電圧とを異
ならせることができる。 第３１実施例 次に、第３１実施例について説明する。この第３１実施
例においては、第３０実施例の変形例を説明する。図４
０は、第３１実施例によるＤＲＡＭのセンスアンプを制
御する回路の構成を示す回路図である。この図４０にお
いて図３９と共通する部分には同一の参照符号を付しそ
の説明を適宜省略する。
【０２２４】図４０の構成が図３９のものと異なるの
は、次の点である。図３９のスイッチ７１，…の代わり
に、各々がＮＭＯＳトランジスタよりなるスイッチ７１
０，…が設けられ、図３９のスイッチ７２，…の代わり
に、各々がＮチャネルＭＯＳトランジスタよりなるスイ
ッチ７２１，…およびスイッチ７２２，…が設けられ
る。スイッチ７２１は、隣り合うセンスアンプＳＡ４，
ＳＡ４の一方に対応し、スイッチ７２２は、それらの他
方に対応するものである。１組のスイッチ７２１および
７２２は、隣り合うセンスアンプＳＡ４，ＳＡ４で共有
されるセンスアンプ選択線Ｌ１１の電位を受け、各々
が、そのセンスアンプ選択線Ｌ１１が活性化された場合
に、電位供給線Ｌ１４の第２のセンス電位を、対応する
センスアンプＳＡ４へ供給する。
【０２２５】この第３１実施例によれば、第３０実施例
で得られる効果に加えて、次のような効果を得ることが
できる。すなわち、１本のセンスアンプ選択線Ｌ１１
が、隣り合うセンスアンプＳＡ４，ＳＡ４で共有されて
いるため、センスアンプ選択線Ｌ１１の数を第３０実施
例の構成よりも減らすことができる。 第３２実施例 次に、第３２実施例について説明する。この第３２実施
例においては、１本の電位供給線から供給される電位を
リフレッシュ時および読出時（または書込時）において
センス電位として用いる例を説明する。図４１は、第３
２実施例によるＤＲＡＭのセンスアンプを制御する回路
の構成を示す回路図である。図４１において図３９と共
通する部分には同一の参照符号を付し、その説明を適宜
省略する。
【０２２６】図４１の構成が図３９のものと異なるの
は、次の点である。センス電位を供給する電位供給線
は、電位供給線Ｌ１３のみである。図３９のスイッチ７
２，…の代わりに、スイッチ７３，…が設けられる。ス
イッチ７３，…は、センスアンプＳＡ４，…のそれぞれ
に対応して設けられる。スイッチ７３，…の各々は、セ
ンスアンプ選択線Ｌ１１の電位および電位供給線Ｌ１３
の電位を受ける。そして，スイッチ７３，…の各々は、
対応するセンスアンプ選択線Ｌ１１が活性化された場合
には、電位供給線Ｌ１３から供給されるセンス電位を、
対応するセンスアンプＳＡ４へ供給する。したがって、
この第３２実施例によれば、リフレッシュ時にすべての
センスアンプが活性化され、読出時に、センスアンプが
選択的に活性化される。このため、この第３２実施例の
構成は、以上に示した各実施例において、センスアンプ
を制御するための構成として用いることができる。
【０２２７】さらに、この第３２実施例によれば、電位
供給回路４０１から電位供給線Ｌ１３に供給される電位
を、リフレッシュ時と、読出時（または書込時）とで異
ならせることにより、第２４および第２５実施例のよう
に、リフレッシュ時のビット線対の振幅電圧と、読出時
（または書込時）のビット線対の振幅電圧とを異ならせ
ることができる。さらに、センス電位を供給する電位供
給線が、１本のみであるため、配線の数を第３０実施例
の構成よりも減らすことができる。 第３３実施例 次に、第３３実施例について説明する。この第３３実施
例においては、センス電位を供給する電位供給線によっ
て、センスアンプの選択を行なう例を説明する。
【０２２８】図４２は、第３３実施例によるＤＲＡＭの
センスアンプを制御する回路の構成を示す回路図であ
る。図４２において図３９と共通する部分には同一の参
照符号を付し、その説明を適宜省略する。図４２の構成
が図３９のものと異なるのは、次の点である。センスア
ンプ選択線Ｌ１１がビット線対ＢＬ，／ＢＬと交差する
方向に配置される。センスアンプ選択線Ｌ１１は、読出
時（または書込時）に、信号発生回路４０５によって活
性化される。センスアンプＳＡ４，…のそれぞれに対応
して、第２のセンス電位を供給する電位供給線Ｌ１４が
複数設けられる。これらの電位供給線Ｌ１４，…は、そ
れぞれビット線対ＢＬ，／ＢＬと並列に配置される。読
出時（または書込時）において、それらの電位供給線Ｌ
１４，…には、電位供給回路４０２によって選択的に第
２のセンス電位が供給される。
【０２２９】スイッチ７４，…が、センスアンプＳＡ
４，…のそれぞれに対応して設けられる。各スイッチ７
４は、ＮチャネルＭＯＳトランジスタよりなり、対応す
るセンスアンプＳＡ４と、対応する電位供給線Ｌ１４と
の間に設けられる。各スイッチ７４は、ゲート電極にセ
ンスアンプ選択線Ｌ１１の電位を受け、そのセンスアン
プ選択線Ｌ１１が活性化された場合に、電位供給線Ｌ１
４の電位を、対応するセンスアンプＳＡ４に供給する。
電位供給線Ｌ１３からのセンス電位を供給するスイッチ
７１０，…は、図４０に示されたものと同じものであ
る。したがって、この第３３実施例によれば、リフレッ
シュ時に、すべてのセンスアンプが活性化され、読出時
（または書込時）に、センスアンプが選択的に活性化さ
れ、かつ、センス電位がリフレッシュ時と、読出時（ま
たは書込時）とで異ならされる。
【０２３０】このため、この第３３実施例の構成によれ
ば、第３０実施例の場合と同様の効果を得ることができ
る。さらに、この第３３実施例の構成によれば、読出時
（または書込時）に、電位供給線Ｌ１４によってセンス
アンプの選択を行なうことができる。 第３４実施例 次に、第３４実施例について説明する。この第３４実施
例においては、ロウ方向に配置された複数のセンスアン
プ活性線によって、センスアンプの選択を行なう例を説
明する。図４３は、第３４実施例によるＤＲＡＭのセン
スアンプを制御する回路の構成を示す回路図である。
【０２３１】図４３を参照して、第１および第２のセン
スアンプ活性線Ｌ１２およびＬ１５と、電位供給線Ｌ１
３とがビット線対ＢＬ，／ＢＬに交差する方向に配置さ
れる。センスアンプ選択線Ｌ１１は、読出時（書込時）
に、信号発生回路４０５によって活性化される。電位供
給線Ｌ１３には、電位発生回路４０６からセンス電位が
供給される。センスアンプ活性線Ｌ１２およびＬ１５
は、信号発生回路４０７によって電位が制御される。す
なわち、リフレッシュ時には、センスアンプ活性線Ｌ１
２およびＬ１５がともに活性化され、読出時（または書
込時）には、センスアンプ活性線Ｌ１２およびＬ１５の
一方が選択的に活性化される。スイッチ７５および７６
が、１方向に並ぶセンスアンプＳＡ４，…に交互に対応
してそれぞれ複数設けられる。すなわち、隣り合う２つ
のセンスアンプＳＡ４，ＳＡ４において、一方に対応し
てスイッチ７５が設けられ、他方に対応してスイッチ７
６が設けられる。
【０２３２】スイッチ７５および７６の各々は、Ｎチャ
ネルＭＯＳトランジスタよりなる。各スイッチ７５は、
対応するセンスアンプＳＡ４と、電位供給線Ｌ１３との
間に設けられ、ゲート電極にセンスアンプ活性線Ｌ１２
の電位を受ける。各スイッチ７６は、対応するセンスア
ンプＳＡ４と、電位供給線Ｌ１３との間に設けられ、ゲ
ート電極にセンスアンプ活性線Ｌ１５の電位を受ける。
このような構成によれば、リフレッシュ時には、センス
アンプ活性線Ｌ１２およびＬ１５がともに活性化され、
すべてのセンスアンプにセンス電位が供給されるため、
すべてのセンスアンプが活性化される。一方、読出時
（または書込時）には、センスアンプ活性線Ｌ１２およ
びＬ１５が選択的に活性化され、センス電位が１つおき
のセンスアンプＳＡ４，…に供給されるため、センスア
ンプＳＡ４，…が選択的に活性化される。
【０２３３】したがって、この第３４実施例によれば、
ロウ方向に配置された複数のセンスアンプ活性線によっ
て、センスアンプの選択を行なうことができる。さら
に、電位供給回路４０６から電位供給線Ｌ１３に供給さ
れる電位を、リフレッシュ時と、読出時（または書込
時）とで異ならせることにより、第２４および第２５実
施例のように、リフレッシュ時のビット線対の振幅電圧
と、読出時（または書込時）のビット線対の振幅電圧と
を異ならせることができる。 第３５実施例 次に、第３５実施例について説明する。この第３５実施
例において、ロウ方向に配置されており、センス電位を
供給する複数の電位供給線によってセンスアンプの選択
を行なう例を説明する。
【０２３４】図４４は、第３５実施例によるＤＲＡＭの
センスアンプを制御する回路の構成を示す回路図であ
る。図４４を参照して、隣り合うセンスアンプＳＡ４，
ＳＡ４の一方に対応してスイッチ７７が設けられ、その
他方に対応してスイッチ７８が設けられる。したがっ
て、スイッチ７７および７８は、それぞれ複数設けられ
る。スイッチ７７および７８の各々は、ＮチャネルＭＯ
Ｓトランジスタよりなる。各スイッチ７７は、電位供給
線Ｌ１３と、対応するセンスアンプＳＡ４との間に接続
され、ゲート電極にセンスアンプ活性線Ｌ１２の電位を
受ける。各スイッチ７８は、電位供給線Ｌ１４と対応す
るセンスアンプＳＡ４との間に接続され、ゲート電極に
センスアンプ活性線Ｌ１２の電位を受ける。センスアン
プ活性線Ｌ１２は、リフレッシュ時および読出時（また
は書込時）においてともにＨレベルに活性化される。
【０２３５】リフレッシュ時には、電位供給線Ｌ１３お
よびＬ１４にともにセンス電位が供給される。一方、読
出時（または書込時）には、電位供給線Ｌ１３およびＬ
１４の一方に、対応する電位供給回路からセンス電位が
供給される。したがって、リフレッシュ時には、すべて
のセンスアンプＳＡ４，…にセンス電位が供給されるの
で、すべてのセンスアンプＳＡ４，…が活性化される。
一方、読出時（または書込時）には、選択されたセンス
アンプＳＡ４にのみセンス電位が供給される。このた
め、この第３５実施例によれば、複数の電位供給線Ｌ１
３およびＬ１４によって、センスアンプの選択の制御を
行なうことができる。 第３６実施例 次に、第３６実施例について説明する。この第３６実施
例においては、第３４実施例を基礎として、対応するビ
ット線対と、センスアンプとの間にトランスファゲート
を設け、そのトランスファゲートによってそれらのビッ
ト線対と、センスアンプとの間を接続する例を説明す
る。
【０２３６】図４５は、第３６実施例によるＤＲＡＭの
センスアンプを制御する回路の構成を示す回路図であ
る。図４５において図４３と共通する部分には、同一の
参照符号を付し、その説明を適宜省略する。図４５の構
成において特徴的な部分は、次の点である。すなわち、
センスアンプＳＡ４０，…の各々が、シェアード型のセ
ンスアンプである。このため、各センスアンプＳＡ４０
には、トランスファゲートを介して２対のビット線対Ｂ
Ｌ１，／ＢＬ１およびＢＬ２，／ＢＬ２が接続される。
ビット線対ＢＬ１，／ＢＬ１と、センスアンプＳＡ４０
との間には、ＮチャネルＭＯＳトランジスタよりなる１
対のトランスファゲート８２１，８２１が接続される。
各トランスファゲート８２１は、ゲート電極にトランス
ファゲート活性線Ｌ１６の電位を受け、その電位に応答
して導通状態が制御される。トランスファゲート活性線
Ｌ１６は、信号発生回路４０９によって電位が制御さ
れ、ビット線対ＢＬ１，／ＢＬ１の電位差を増幅する場
合に、活性化される。
【０２３７】ビット線対ＢＬ２，／ＢＬ２との間にＮチ
ャネルＭＯＳトランジスタよりなる１対のトランスファ
ゲート８２２，８２２が接続される。各トランスファゲ
ート８２２は、ゲート電極にトランスファゲート活性線
Ｌ１７の電位を受け、その電位に応答して導通状態が制
御される。トランスファゲート活性線Ｌ１７は、信号発
生回路４１０によって電位が制御され、ビット線対ＢＬ
２，／ＢＬ２の電位差が増幅される場合に、活性化され
る。このように、センスアンプがシェアード型である場
合においても、第３４実施例により得られる効果と同様
の効果を得ることができる。 第３７実施例 次に、第３７実施例について説明する。この第３７実施
例では、活性化するセンスアンプを、コラム方向に配置
されたセンスアンプ選択線によって選択し、そのセンス
アンプから、コラム方向に配置されたデータ線対をデー
タを出力する例を説明する。
【０２３８】図４６は、第３７実施例によるＤＲＡＭの
センスアンプを制御する回路の構成を示す回路図であ
る。図４６を参照して、複数のセンスアンプＳＡ５の各
々に対応して、データ線ＩＯおよび反転データ線／ＩＯ
からなるデータ線対が設けられる。このデータ線対Ｉ
Ｏ，／ＩＯは、ビット線対ＢＬ，／ＢＬと平行に、コラ
ム方向に配置される。センスアンプＳＡ５，…のそれぞ
れに対応してセンスアンプ選択線Ｌ１１が設けられる。
センスアンプ選択線Ｌ１１，…は、ビット線対ＢＬ，／
ＢＬと平行に、コラム方向に配置される。各センスアン
プＳＡ５と、対応するデータ線対ＩＯ，／ＩＯとの間に
１対の入出力ゲート２１および２２が接続される。入出
力ゲート２１および２２の各々は、ＮチャネルＭＯＳト
ランジスタよりなり、ゲート電極に転送制御線Ｌ１８の
電位を受ける。転送制御線Ｌ１８の電位は、信号発生回
路４１１によって制御される。
【０２３９】信号発生回路４１１は、データの読出時
（または書込時）において、転送制御線Ｌ１８を活性化
する。これにより、その場合に、各１対の入出力ゲート
２２および２３が導通され、対応するセンスアンプＳＡ
５で増幅されたデータがデータ線以上ＩＯ，／ＩＯへ伝
達される。センスアンプＳＡ５，…は、センスアンプ選
択線Ｌ１１，…が選択的に活性化されることに応答し
て、選択的に活性化される。このため、選択されたセン
スアンプＳＡ５に対応するビット線対ＢＬ，／ＢＬの電
位差が増幅される。一方、選択されていないセンスアン
プＳＡ５に対応するビット線対ＢＬ，／ＢＬには電位差
がほとんど生じない。したがって、転送制御線Ｌ１８が
活性化されると、各入出力ゲート２１および２２が導通
するが、有効なデータが伝達されるデータ線対ＩＯ，／
ＩＯは、選択されたセンスアンプＳＡ５に対応するもの
のみである。
【０２４０】このように、第３７実施例によれば、読出
時に、センスアンプ選択線Ｌ１１，…によってセンスア
ンプＳＡ５を選択的に活性化することができる。さら
に、この場合は、センスアンプ選択線Ｌ１１，…が、従
来のＤＲＡＭにおいて用いられるコラム選択線の働きを
兼ねることができる。したがって、データ線対へのデー
タの読出しを効率的に行なうことができる。 第３８実施例 次に、第３８実施例について説明する。この第３８実施
例では、活性化するセンスアンプをコラム方向に配置さ
れたセンスアンプ選択線によって選択し、そのセンスア
ンプから、ロウ方向に配置されたデータ線対へデータを
出力する例を説明する。
【０２４１】図４７は、第３８実施例によるＤＲＡＭの
センスアンプを制御する回路の構成を示す回路図であ
る。この図４７において図４６と共通する部分には同一
の参照符号を付しその説明を適宜省略する。この図４７
の構成が図４６のものと異なるのは次の点である。デー
タ線対ＩＯ，／ＩＯがビット線対ＢＬ，／ＢＬと交差す
る方向、すなわち、ロウ方向に配置される。このデータ
線対ＩＯ，／ＩＯは、複数のセンスアンプＳＡ５，…に
共通に設けられる。さらに、各センスアンプＳＡ５と、
データ線対ＩＯ，／ＩＯとの間に１対の入出力ゲート２
３および２４が設けられる。入出力ゲート２３および２
４の各々は、ＮチャネルＭＯＳトランジスタよりなる。
入出力ゲート２３は、データ線ＩＯと、転送制御線Ｌ１
８との間に接続される。入出力ゲート２４は、反転デー
タ線／ＩＯと、転送制御線Ｌ１８との間に接続される。
入出力ゲート２３および２４は、共通のノードを有し、
そのノードが転送制御線Ｌ１８に接続されている。
【０２４２】入出力ゲート２３は、対応するビット線Ｂ
Ｌの電位をゲート電極に受けて動作する。入出力ゲート
２４は、対応する反転ビット線／ＢＬの電位をゲート電
極に受けて動作する。読出動作において、センスアンプ
選択線Ｌ１１，…が選択的に活性化されることに応答し
て、センスアンプＳＡ５が選択的に活性化される。活性
化されたセンスアンプＳＡ５によって対応するビット線
対ＢＬ，／ＢＬの電位差が増幅される。そして、転送制
御線Ｌ１８が活性化されると、それに応答して選択され
たセンスアンプＳＡ５に対応する入出力ゲート２３およ
び２４の一方が導通し、先に電位差が増幅されたビット
線対ＢＬ，／ＢＬのデータがデータ線対ＩＯ，／ＩＯへ
伝達される。
【０２４３】一方、電位差が増幅されていないビット線
対ＢＬ，／ＢＬに接続された入出力ゲート２３および２
４は、転送制御線Ｌ１８が活性化されても導通されない
ので、ビット線対ＢＬ，／ＢＬのデータがデータ線対Ｉ
Ｏ，／ＩＯへ伝達されない。このように、この第３８実
施例によれば、センスアンプ選択線Ｌ１１，…を選択的
に活性化することにより、センスアンプＳＡ５を選択的
に活性化することができる。さらに、活性化されたセン
スアンプＳＡ５によって増幅されたデータのみを、デー
タ線対ＩＯ，／ＩＯへ効率的に伝達することができる。 第３９実施例 次に、第３９実施例について説明する。この第３９実施
例においては、活性化するセンスアンプを、コラム方向
に配置されたセンスアンプ選択線によって選択し、その
センスアンプから、ロウ方向に配置されたデータ線対へ
データを出力するその他の例を説明する。
【０２４４】図４８は、第３９実施例によるＤＲＡＭの
センスアンプを制御する回路の構成を示す回路図であ
る。この図４８において図４７と共通する部分には同一
の参照符号を付しその説明を適宜省略する。各センスア
ンプＳＡ５に対応して入出力ゲート２５，２６，２７お
よび２８が設けられる。入出力ゲート２５〜２８の各々
は、ＮチャネルＭＯＳトランジスタよりなる。入出力ゲ
ート２５および２６は、対応するビット線ＢＬと、デー
タ線ＩＯとの間に直列に接続される。入出力ゲート２７
および２８は、対応する反転ビット線／ＢＬと、反転デ
ータ線／ＩＯとの間に直列に接続される。入出力ゲート
２５および２７の各々は、転送制御線Ｌ１８の電位をゲ
ート電極に受け、その転送制御線Ｌ１８が活性化された
場合に導通する。入出力ゲート２６および２８の各々
は、対応するセンスアンプ選択線Ｌ１１の電位をゲート
電極に受け、そのセンスアンプ選択線Ｌ１１が活性化さ
れた場合に導通する。
【０２４５】読出時に、センスアンプ選択線Ｌ１１，…
が選択的に活性化されることに応答して、センスアンプ
ＳＡ５，…が選択的に活性化される。それにより、その
センスアンプＳＡ５に対応するビット線対ＢＬ，／ＢＬ
の電位が増幅される。その場合、入出力ゲート２６およ
び２８がともに導通される。さらに、転送制御線Ｌ１８
が活性化されることに応答して、入出力ゲート２５およ
び２７がともに導通される。その結果、選択されたセン
スアンプＳＡ５によって増幅されたデータのみが、入出
力ゲートを介してデータ線対ＩＯ，／ＩＯへ伝達され
る。このように、第３９実施例によれば、センスアンプ
選択線の選択的な活性化によって、読出時（または書込
時）にセンスアンプを選択的に活性化することができ
る。さらに、選択されたセンスアンプによって増幅され
たデータを、データ線対へ効率的に伝達することができ
る。
【０２４６】第４０実施例 次に、第４０実施例について説明する。この第４０実施
例においては、活性化するセンスアンプをセンスアンプ
選択線によって選択し、かつ、そのセンスアンプに接続
するビット線対をトランスファゲート活性線によって選
択する例を説明する。図４９は、第４０実施例によるＤ
ＲＡＭのセンスアンプを制御する回路の構成を示す回路
図である。図４０を参照して、この構成においては、複
数のビット線対ＢＬ１および／ＢＬ１〜ＢＬ４および／
ＢＬ４、複数のトランスファゲート活性線Ｌ２１〜Ｌ２
４、センスアンプ選択線Ｌ１１，…、センスアンプＳＡ
６，…、信号発生回路４０３，…および信号発生回路４
１２を含む。
【０２４７】ビット線対ＢＬ１および／ＢＬ１〜ＢＬ４
および／ＢＬ４は、並列配置される。これらのビット線
対と交差する方向にトランスファゲート活性線Ｌ２１〜
Ｌ２４が配置される。センスアンプ選択線Ｌ１１は、そ
れらのビット線対と平行に配置される。トランスファゲ
ート活性線Ｌ２１〜Ｌ２４は、信号発生回路４１２によ
って選択的に活性化される。センスアンプ選択線Ｌ１１
は、信号発生回路４０３によって活性化される。ビット
線対ＢＬ１および／ＢＬ１は、１対のトランスファゲー
ト８１および８２を介してセンスアンプＳＡ６のセンス
ノードＳＮおよび反転センスノード／ＳＮに接続され
る。ビット線対ＢＬ２および／ＢＬ２は、１対のトラン
スファゲート８３および８４を介してセンスノードＳＮ
および反転センスノード／ＳＮに接続される。
【０２４８】ビット線対ＢＬ３および／ＢＬ３は、１対
のトランスファゲート８５および８６を介してセンスノ
ードＳＮおよび反転センスノード／ＳＮに接続される。
ビット線対ＢＬ４および／ＢＬ４は、１対のトランスフ
ァゲート８７および８８を介してセンスノードＳＮおよ
び反転センスノード／ＳＮに接続される。トランスファ
ゲート８１〜８８の各々は、ＮチャネルＭＯＳトランジ
スタよりなる。トランスファゲート８１および８２の各
々は、トランスファゲート活性線Ｌ２１の電位をゲート
電極に受け、そのトランスファゲート活性線Ｌ２１が活
性化された場合に導通される。トランスファゲート８３
および８４の各々は、トランスファゲート活性線Ｌ２２
の電位をゲート電極に受け、そのトランスファゲート活
性線Ｌ２２が活性化された場合に導通される。
【０２４９】トランスファゲート８５および８６の各々
は、トランスファゲート活性線Ｌ２３の電位をゲート電
極に受け、そのトランスファゲート活性線Ｌ２３が活性
化された場合に導通される。トランスファゲート８７お
よび８８の各々は、トランスファゲート活性線Ｌ２４の
電位をゲート電極に受け、そのトランスファゲート活性
線Ｌ２４が活性化された場合に導通される。読出動作
（または書込動作）において、信号発生回路４１２によ
ってトランスファゲート活性線Ｌ２１〜Ｌ２４が選択的
に活性化される。これにより、活性化されたトランスフ
ァゲート活性線に対応する１対のトランスファゲートが
導通する。その結果、その１対のトランスファゲートに
対応するビット線対が、センスノードＳＮノード反転セ
ンスノード／ＳＮに接続される。
【０２５０】また、読出動作時（または書込動作時）に
は、信号発生回路４０３によって、センスアンプ選択線
Ｌ１１が選択的に活性化される。これにより、選択され
たビット線対の電位差が、センスアンプＳＡ６によって
増幅される。このように、読出動作時（または書込動作
時）において、１対のトランスファゲートを選択的に導
通させることにより、複数のビット線対ＢＬ１および／
ＢＬ１〜ＢＬ４および／ＢＬ４のうちの１対のビット線
対の電位差を選択的に増幅することができる。従来のＤ
ＲＡＭでは、この図４９のような構成を用いた場合、読
出時（または書込時）において、すべてのビット線対に
データが伝達されるため、すべてのビット線対に対応す
るリストア動作が必要であった。これに対し、この第４
０実施例によれば、読出時（または書込時）において、
１つのセンスアンプに接続される、選択されたビット線
対に対してリストア動作を行なうだけでよくなる。
【０２５１】また、この第４０実施例によれば、センス
アンプの数を従来よりも減らすことができるため、セン
スアンプのレイアウトピッチを緩和することができる。
なお、この第４０実施例においては、４対のビット線対
を１つのセンスアンプに対応させる例を示したが、１つ
のセンスアンプに対応するビット線対は、複数対であれ
ば、４対のものには限られない。 第４１実施例 次に、第４１実施例について説明する。この第４１実施
例は、第４０実施例の変形例であり、隣り合う２対のビ
ット線対が、異なるセンスアンプに対応する例について
説明する。図５０は、第４１実施例によるＤＲＡＭのセ
ンスアンプを制御する回路の構成を示す回路図である。
【０２５２】図５０を参照して、ビット線対ＢＬ１およ
び／ＢＬ１が、１対のトランスファゲート９１および９
２を介してセンスアンプＳＡ７１のセンスノードＳＮ１
および反転センスノード／ＳＮ１に接続される。そのビ
ット線対ＢＬ１および／ＢＬ１に隣り合うビット線対Ｂ
Ｌ２および／ＢＬ２は、１対のトランスファゲート９３
および９４を介してセンスアンプＳＡ７２のセンスノー
ドＳＮ２および反転センスノード／ＳＮ２に接続され
る。そのビット線対ＢＬ２および／ＢＬ２に隣り合うビ
ット線対ＢＬ３および／ＢＬ３は、１対のトランスファ
ゲート９５および９６を介してセンスアンプＳＡ７１の
センスノードＳＮ１および反転センスノード／ＳＮ１に
接続される。そのビット線対ＢＬ３および／ＢＬ３に隣
り合うビット線対ＢＬ４および／ＢＬ４は、１対のトラ
ンスファゲート９７および９８を介してセンスアンプＳ
Ａ７２のセンスノードＳＮ２および反転センスノード／
ＳＮ２に接続される。
【０２５３】すなわち、隣り合うビット線対が、異なる
センスアンプに接続可能に設けられる。トランスファゲ
ート９１〜９８の各々は、ＮチャネルＭＯＳトランジス
タよりなる。トランスファゲート９１および９２の各々
は、トランスファゲート活性線Ｌ３１の電位をゲート電
極に受け、そのトランスファゲート活性線Ｌ３１が活性
化された場合に導通される。トランスファゲート９５お
よび９６の各々は、トランスファゲート活性線Ｌ３３の
電位をゲート電極に受け、そのトランスファゲート活性
線Ｌ３３が活性化された場合に導通される。トランスフ
ァゲート９３および９４の各々は、トランスファゲート
活性線Ｌ３２の電位をゲート電極に受け、そのトランス
ファゲート活性線Ｌ３２が活性化された場合に導通され
る。
【０２５４】トランスファゲート９７および９８の各々
は、トランスファゲート活性線Ｌ３４の電位をゲート電
極に受け、そのトランスファゲート活性線Ｌ３４が活性
化された場合に導通される。これらのトランスファゲー
ト活性線Ｌ３１〜Ｌ３４は、信号発生回路４１３によっ
て選択的に活性化される。また、隣り合うビット線対
（たとえばＢＬ１および／ＢＬ１と、ＢＬ２および／Ｂ
Ｌ２）に接続されたメモリセル１は、互いに異なるワー
ド線（たとえばＷＬ１およびＷＬ２）に接続される。こ
のような構成によれば、ビット線対ＢＬ１および／ＢＬ
１〜ＢＬ４および／ＢＬ４のデータを選択的に増幅する
ことができる。さらに、リフレッシュ時においては、次
のように動作する。すなわち、１本のワード線ＷＬ１が
活性化された場合、データが読出されるビット線対ＢＬ
１，／ＢＬ１およびＢＬ３，／ＢＬ３は、隣接されてい
ない。言い換えると、リフレッシュ時において、データ
が読出されるビット線対と、データが読出されないビッ
ト線対とが交互に配置されている。
【０２５５】したがって、リフレッシュ時において、デ
ータが読出されないビット線対が、データが読出される
２対のビット線対の間でノイズを防ぐシールドとして働
く。このため、リフレッシュ動作時において、隣接する
２対のビット線対の間での容量カップリングによる誤動
作が防がれる。また、この第４１実施例によれば、セン
スアンプの数を従来よりも減らすことができるため、セ
ンスアンプのレイアウトピッチを緩和することができ
る。 第４２実施例 次に、第４２実施例について説明する。この第４２実施
例は、第４１実施例の変形例であり、ビット線と、電極
ノードが対をなし、隣り合うコラムのメモリセルにおい
て、ビット線が共有されている例を示す。
【０２５６】図５１は、第４２実施例によるＤＲＡＭの
センスアンプを制御する回路の構成を示す回路図であ
る。この図５１の構成においては、複数のビット線ＢＬ
１，ＢＬ２，…、複数の電極ノードＥＮ１〜ＥＮ４，
…、複数のトランスファゲート活性線Ｌ４１〜Ｌ４４、
複数のトランスファゲート２０１〜２０８、複数のメモ
リセル１，…、複数のセンスアンプＳＡ４１，ＳＡ４
２，…および信号発生回路４１４が含まれる。ビット線
ＢＬ１およびＢＬ２が平行に配置される。ビット線ＢＬ
１の両側に電極ノードＥＮ１およびＥＮ２が、それぞれ
ビット線ＢＬ１と平行に配置される。ビット線ＢＬ２の
両側に電極ノードＥＮ３およびＥＮ４が、それぞれビッ
ト線ＢＬ２と平行に配置される。
【０２５７】ビット線ＢＬ１および電極ノードＥＮ１の
間、ビット線ＢＬ１および電極ノードＥＮ２の間、ビッ
ト線ＢＬ２および電極ノードＥＮ３の間、ビット線ＢＬ
２および電極ノードＥＮ４の間に、それぞれメモリセル
１が接続される。隣り合うコラムにおいて１本のビット
線（たとえばＢＬ１）に接続されたメモリセルは、トラ
ンジスタが対応するビット線に接続され、キャパシタが
対応する電極ノードに接続される。さらに、それらのメ
モリセルは、異なるワード線（たとえばＷＬ１およびＷ
Ｌ２）に接続される。ビット線ＢＬ１および電極ノード
ＥＮ１の対は、トランスファゲート２０１および２０２
を介してセンスアンプＳＡ４１のセンスノードＳＮ１お
よび反転センスノード／ＳＮ１に接続される。ビット線
ＢＬ１および電極ノードＥＮ２の対は、トランスファゲ
ート２０３および２０４を介してセンスアンプＳＡ４２
のセンスノードＳＮ２および反転センスノード／ＳＮ２
に接続される。
【０２５８】ビット線ＢＬ２および電極ノードＥＮ３の
対は、トランスファゲート２０５および２０６を介して
センスアンプＳＡ４１のセンスノードＳＮ１および反転
センスノード／ＳＮ１に接続される。ビット線ＢＬ２お
よび電極ノードＥＮ４の対は、トランスファゲート２０
７および２０８を介してセンスアンプＳＡ４２のセンス
ノードＳＮ２および反転センスノード／ＳＮ２に接続さ
れる。信号発生回路４１４は、トランスファゲート活性
線Ｌ４１〜Ｌ４４を選択的に活性化する。トランスファ
ゲート２０１および２０２の各々は、センスアンプ活性
線Ｌ４１が活性化された場合に導通される。トランスフ
ァゲート２０３および２０４の各々は、トランスファゲ
ート活性線Ｌ４２が活性化された場合に導通される。
【０２５９】トランスファゲート２０５および２０６の
各々は、トランスファゲート活性線Ｌ４３が活性化され
た場合に導通される。トランスファゲート２０７および
２０８の各々は、トランスファゲート活性線Ｌ４４が活
性化された場合に導通される。このような構成によれ
ば、複数対のビット線および電極ノードのうち、選択さ
れたものにのみメモリセル１のデータが読出される。さ
らに、そのデータは、対応するセンスアンプによって選
択的に増幅される。さらに、隣り合うコラムにおいてメ
モリセルが互いに異なるワード線に接続されているた
め、一方のコラムのメモリセルから対応するビット線お
よび電極ノードにデータが伝達される場合に、他方のコ
ラムのメモリセル１からビット線および電極ノードにデ
ータが伝達されない。
【０２６０】したがって、リフレッシュ動作時にデータ
が伝達されない電極ノードが、データが伝達されるビッ
ト線および電極ノードのノイズをシールドする働きをす
る。このため、リフレッシュ動作時において、データが
読出されるビット線および電極ノードがノイズによって
誤動作することを防ぐことができる。また、この第４２
実施例によれば、センスアンプの数を従来よりも減らす
ことができるため、センスアンプのレイアウトピッチを
緩和することができる。また、この第４２実施例によれ
ば、ビット線が隣り合うコラムで共有されているため、
配線数を少なくすることができ、その結果として、ビッ
ト線のピッチを緩和することができる。さらに、隣り合
うコラムにおいて、ビット線および電極ノードに接続さ
れるメモリセルの接続態様が逆であるため、電極ノード
と、ビット線対との容量バランスをとることができる。
【０２６１】第４３実施例 次に、第４３実施例について説明する。この第４３実施
例においては、隣接する２本のワード線を同じ複数箇所
で１本の金属ワード線に接続した例を説明する。図５２
は、第４３実施例によるＤＲＡＭの構成を示す回路図で
ある。図５２を参照して、このＤＲＡＭは、複数の金属
ワード線ＭＷＬ，…、複数のワード線ＷＬ１，ＷＬ２，
…、複数のビット線ＢＬ１，ＢＬ２，…および複数のセ
ンスアンプＳＡ３１〜３４を含む。隣り合う２本のワー
ド線ＷＬ１およびＷＬ２に対応して１本の金属ワード線
ＭＷＬが設けられる。この金属ワード線ＭＷＬは、ワー
ド線の信号の伝達を高速化するためのものであり、ワー
ド線ＷＬ１およびＷＬ２に沿って配置される。
【０２６２】ワード線ＷＬ１およびＷＬ２は、同じ複数
箇所で、金属ワード線ＭＷＬに接続される。その接続
は、金属ワード線のある部分を接続ノードとし、その接
続ノードと、ワード線ＷＬ１との間に金属製のコンタク
ト部分１０１を設け、かつ、その接続ノードと、ワード
線ＷＬ２との間に金属製のコンタクト部分１０２を設け
ることにより行なわれる。そのワード線ＷＬ１およびＷ
Ｌ２は、たとえば、ポリシリコンまたはポリサイドより
なる。これらのワード線に交差する方向にビット線ＢＬ
１〜ＢＬ４が配置される。ビット線ＢＬ１は、反転ビッ
ト線／ＢＬ１と対をなす。ビット線ＢＬ２は、反転ビッ
ト線／ＢＬ２と対をなす。ビット線ＢＬ３は、反転ビッ
ト線／ＢＬ３と対をなす。ビット線ＢＬ４は、反転ビッ
ト線／ＢＬ４と対をなす。
【０２６３】ビット線対ＢＬ１および／ＢＬ１の電位差
が、センスアンプＳＡ３１によって増幅される。ビット
線対ＢＬ２および／ＢＬ２の電位差が、センスアンプＳ
Ａ３２によって増幅される。ビット線対ＢＬ３および／
ＢＬ３の電位差がセンスアンプＳＡ３３によって増幅さ
れる。ビット線対ＢＬ４および／ＢＬ４の電位差がセン
スアンプＳＡ３４によって増幅される。従来のＤＲＡＭ
では、金属ワード線は、複数のワード線のそれぞれに対
応して設けられる。これに対し、この第４３実施例によ
れば、隣接する２本のワード線が同じ部分で１本の金属
ワード線に接続される。このため、この第４３実施例に
よれば、従来のＤＲＡＭよりも金属ワード線のピッチを
緩和することができ、ワードドライバのレイアウトピッ
チを緩和することができる。さらに、金属ワード線の抵
抗を下げることによって、動作の高速化を図ることがで
きる。
【０２６４】第４４実施例 次に、第４４実施例について説明する。この第４４実施
例においては、第４３実施例の変形例を説明する。図５
３は、第４４実施例によるＤＲＡＭの構成を示す回路図
である。この図５３において、図５２と共通する部分に
は同一の参照符号を付しその説明を適宜省略する。図５
３のＤＲＡＭの構成が図５２のものと異なるのは、ビッ
ト線対の構成である。すなわち、図５２では、オープン
ビット線型の配置を示したが、図５３に示されるよう
に、フォールデッドビット線型の配置においても、第４
３実施例と同様の効果を得ることができる。すなわち、
この図５３では、ビット線対ＢＬ１および／ＢＬ１が平
行に配置されている。
【０２６５】第４５実施例 次に、第４５実施例について説明する。この第４５実施
例においては、メモリセルのキャパシタの電極を高誘電
体または強誘電体で構成する例を説明する。図５４は、
第４５実施例によるＤＲＡＭのメモリセルのキャパシタ
の近傍の断面図である。図５４を参照して、半導体基板
１３０１上に拡散領域１３０５が形成される。拡散領域
１３０５の両側に素子分離領域１３０６および１３０７
が形成される。素子分離領域１３０６および１３０７の
上に層間絶縁層１３１０を介在してビット線ＢＬ，…が
形成される。層間絶縁層１３１０上に、キャパシタの下
部電極１３０３，…が形成される。
【０２６６】下部電極１３０３上には、誘電体薄膜１３
０４，…を介在して上部電極１３０２，…が形成され
る。さらに、上部電極１３０２，…および層間絶縁層１
３１０を覆うように層間絶縁層１３０９が形成される。
拡散領域１３０５と、下部電極１３０３との間の層間絶
縁層１３１０には、コンタクトホールが形成され、その
コンタクトホール内に金属プラグ１３０８が形成され
る。この金属プラグ１３０８によって、拡散層１３０５
および下部電極１３０３が電気的に接続される。このよ
うな構成においては、上部電極１３０２は、ビット線Ｂ
Ｌ，ＢＬのピッチで分割されている。その分割は、ビッ
ト線対のピッチで行なわれてもよく、また、複数のビッ
ト線ごとのピッチで分割されてもよい。
【０２６７】このような上部電極の分割を行なう場合、
従来のスタック型の電極では、プロセスマージンが厳し
い。すなわち、隣り合う上部電極間の分離を行なうこと
が難しい。しかし、このように、誘電体薄膜を高誘電体
または強誘電体を用いるとプレーナスタック型電極を構
成することができる。そのため、この第４５実施例で
は、製造プロセスを容易化することができる。さらに、
この第４５実施例のようにプレーナスタック型電極を構
成した場合は、通常のスタック型と比べて電極の厚さが
薄い。このため、この実施例４５においては、上部電極
１３０２の寄生容量を減少することができるので、電荷
を充放電する回路の構成に適している。さらに、誘電体
薄膜１３０４を高誘電体または強誘電体によって構成し
た場合には、上部電極１３０２を白金等の金属線で形成
される場合が多い。したがって、このような金属線で形
成した場合には、上部電極１３０２の抵抗を低くするこ
とができるので、上部電極１３０２をビット線の一部と
して使用する場合に有効に用いることができる。
【０２６８】
【発明の効果】請求項１に記載の本発明によれば、電極
ノードの電位を制御することにより、ビット線が選択的
に動作されるため、消費電力を低減することができる。
さらに、電極ノードの電位を制御することによりデータ
の読出を行なうため、ワード線の昇圧電圧を小さくする
ことができる。請求項２に記載の本発明によれば、ワー
ド線が活性化される前に電極ノードの電位を制御するこ
とにより、ビット線が選択的に動作されるため、消費電
力を低減することができる。さらに、電極ノードの電位
を制御することによりデータの読出を行なうため、ワー
ド線の昇圧電圧を小さくすることができる。請求項３に
記載の本発明によれば、ワード線が活性化された後に電
極ノードの電位を制御することにより、ビット線が選択
的に動作されるため、消費電力を低減することができ
る。さらに、電極ノードの電位を制御することによりデ
ータの読出を行なうため、ワード線の昇圧電圧を小さく
することができる。
【０２６９】請求項４に記載の本発明によれば、具体的
に、メモリセルのＭＯＳトランジスタがＮチャネルＭＯ
Ｓトランジスタである場合において、消費電力を低減す
ることができる。請求項５に記載の本発明によれば、具
体的に、メモリセルのＭＯＳトランジスタがＰチャネル
ＭＯＳトランジスタである場合において、消費電力を低
減することができる。請求項６に記載の本発明によれ
ば、ビット線対の電位を制御することにより、ビット線
対が選択的に動作されるため、消費電力を低減すること
ができる。さらに、ビット線対の電位を制御することに
よりデータの読出を行なうため、ワード線の昇圧電圧を
小さくすることができる。
【０２７０】請求項７に記載の本発明によれば、ワード
線が活性化される前にビット線対の電位を制御すること
により、ビット線対が選択的に動作されるため、消費電
力を低減することができる。さらに、ビット線対の電位
を制御することによりデータの読出を行なうため、ワー
ド線の昇圧電圧を小さくすることができる。請求項８に
記載の本発明によれば、ワード線が活性化された後にビ
ット線対の電位を制御することにより、ビット線対が選
択的に動作されるため、消費電力を低減することができ
る。さらに、ビット線対の電位を制御することによりデ
ータの読出を行なうため、ワード線の昇圧電圧を小さく
することができる。請求項９に記載の本発明によれば、
ビット線対の電位を制御することにより、ビット線対が
選択的に動作されるため、消費電力を低減することがで
きる。さらに、ビット線対には、接続態様が異なるメモ
リセルが接続されているため、ビット線対の容量バラン
スをとることができる。その結果、センスマージンを増
大させることができる。
【０２７１】請求項１０に記載の本発明によれば、隣り
合う２つのビット線対において、一方のビット線対が動
作される場合に、他方のビット線対が動作されない構成
にされている。このため、動作されないビット線対がノ
イズをシールドする働きをすることができる。その結
果、センスマージンを増大させることができる。請求項
１１に記載の本発明によれば、センスアンプ手段がビッ
ト線対の延在方向の中央部に配置された構成において、
隣り合うビット線対のそれぞれに対応するセンスアンプ
手段が、所定数のワード線を挟んで配置される。このよ
うな配置がなされると、センスアンプのレイアウトピッ
チを緩和することができる。請求項１２に記載の本発明
によれば、ビット線対の電位を制御することにより、ビ
ット線対が選択的に動作されるため、消費電力を低減す
ることができる。さらに、ワード線の活性化と同時にビ
ット線対の電位差の増幅が開始されるため、高速な読出
動作を行なうことができる。
【０２７２】請求項１３に記載の本発明によれば、ビッ
ト線対の電位を制御することにより、ビット線対が選択
的に動作されるため、消費電力を低減することができ
る。さらに、ワード線が活性化された後にビット線対の
電位差が生じるに従ってビット線対の増幅動作が開始さ
れるため、ビット線対に生じた電位差がセンスアンプ手
段に伝達されるまでセンスアンプ手段による増幅動作を
待たせる必要がない。このため、読出動作を高速で行な
うことができる。請求項１４に記載の本発明によれば、
リストア時において、ビット線対の電位を、データの読
出前のイコライズ状態での電位にまで戻す制御が行なわ
れる。このため、リストア時のビット線対の電位が十分
なレベルに達してからワード線を非活性にする従来のよ
うな動作を行なう必要がないため、高速なリストア動作
を行なうことができる。
【０２７３】請求項１５に記載の本発明によれば、メモ
リセルに保持された電荷がビット線および反転ビット線
にそれぞれ読出されるため、ビット線対に生じる電位差
を従来よりも大きくすることができる。このため、セン
スアンプ手段による増幅動作を安定化することができ
る。さらに、その電位差が正および負の方向の両側へ広
がるように増幅されるため、ある一定の増幅されたビッ
ト線対の電位差を得たい場合に、従来よりも増幅の際の
ビット線対の増幅率を小さくすることができる。さら
に、このようにビット線対に生じる電位差を大きくする
ことができるため、メモリセルに保持させる電荷量を従
来よりも多くすることができる。請求項１６に記載の本
発明によれば、メモリセルに保持された電荷がビット線
および反転ビット線にそれぞれ読出されるため、ビット
線対に生じる電位差を従来よりも大きくすることができ
る。このため、センスアンプ手段による増幅動作を安定
化することができる。
【０２７４】さらに、その電位差が正および負の方向の
両側へ広がるように増幅されるため、ある一定の増幅さ
れたビット線対の電位差を得たい場合に、従来よりも増
幅の際のビット線対の増幅率を小さくすることができ
る。さらに、このようにビット線対に生じる電位差を大
きくすることができるため、メモリセルに保持させる電
荷量を従来よりも多くすることができる。さらに、スタ
ンバイ時において、ワード線の電位と、ビット線対の電
位とが等しくされるため、それらの配線がショートした
場合でも、ショートによるリーク電流を生じないように
することができる。請求項１７に記載の本発明によれ
ば、メモリセルのＭＯＳトランジスタがＮチャネルＭＯ
Ｓトランジスタである場合において、選択的なビット線
対の使用、ビット線対のシールドとしての働き、高速な
読出動作、安定した増幅動作またはショートによるリー
ク電流の抑制を実現することができる。
【０２７５】請求項１８に記載の本発明によれば、メモ
リセルのＭＯＳトランジスタがＰチャネルＭＯＳトラン
ジスタである場合において、選択的なビット線対の使
用、ビット線対のシールドとしての働き、高速な読出動
作、安定した増幅動作またはショートによるリーク電流
の抑制を実現することができる。請求項１９に記載の本
発明によれば、キャパシタがコラム選択線に接続され、
ＭＯＳトランジスタがビット線に接続されたメモリセル
を有する場合に、コラム選択線の電位を制御することに
より、ビット線が選択的に動作されるため、消費電力を
低減することができる。請求項２０に記載の本発明によ
れば、キャパシタがサブコラム選択線に接続され、ＭＯ
Ｓトランジスタがビット線に接続されたメモリセルを有
する場合に、サブコラム選択線の電位を制御することに
より、ビット線が選択的に動作されるため、消費電力を
低減することができる。さらに、容量が小さいサブコラ
ム選択線の電位の制御によってビット線を選択的に動作
させることができるため、読出動作を高速で行なうこと
ができる。
【０２７６】請求項２１に記載の本発明によれば、キャ
パシタがビット線に接続され、ＭＯＳトランジスタがコ
ラム選択線に接続されたメモリセルを有する場合におい
て、コラム選択線の電位を制御することにより、ビット
線が選択的に動作されるため、消費電力を低減すること
ができる。請求項２２に記載の本発明によれば、隣り合
う２対のコラム選択線およびビット線の対において、一
方のコラム選択線およびビット線の対が動作される場合
に、他方のコラム選択線およびビット線の対が動作され
ない構成にされている。このため、動作されないコラム
選択線およびビット線がノイズをシールドする働きをす
ることができる。その結果、センスマージンを増大させ
ることができる。請求項２３に記載の本発明によれば、
キャパシタがビット線に接続され、ＭＯＳトランジスタ
がサブコラム選択線に接続されたメモリセルを有する場
合において、サブコラム選択線の電位を制御することに
より、ビット線が選択的に動作されるため、消費電力を
低減することができる。さらに、容量が小さいサブコラ
ム選択線の電位の制御によってビット線を選択的に動作
させることができるため、読出動作を高速で行なうこと
ができる。請求項２４に記載の本発明によれば、隣り合
う２対のサブコラム選択線およびビット線の対におい
て、一方のサブコラム選択線およびビット線の対が動作
される場合に、他方のサブコラム選択線およびビット線
が動作されない構成にされている。このため、動作され
ないサブコラム選択線およびビット線がノイズをシール
ドする働きをすることができる。その結果、センスマー
ジンを増大させることができる。
【０２７７】請求項２５に記載の本発明によれば、読出
時において、ビット線対の電位を制御することにより、
ビット線対が選択的に動作されるため、消費電力を低減
することができる。さらに、読出時の活性化されたワー
ド線の電位と、リフレッシュ時の活性化されたワード線
の電位とを異ならせることにより、スタンバイ時のビッ
ト線対の電位を一定のレベルとした条件において、読出
動作およびリフレッシュ動作をともに実行することがで
きる。請求項２６に記載の本発明によれば、リテンショ
ンモードのスタンバイ時のビット線対およびワード線の
電位と、アクセスモードのスタンバイ時のビット線対お
よびワード線の電位とを異ならせるような構成にした。
このような構成により、リテンションモードおよびアク
セスモードをともに実行することができる。
【０２７８】請求項２７に記載の本発明によれば、アク
セスモードからリテンションモードへ移行する場合に、
短絡手段がビット線対とワード線とを短絡させる。これ
により、リテンションモードのスタンバイ時のビット線
対およびワード線のそれぞれの電位を得ることができ
る。このため、アクセスモードからリテンションモード
への移行を速やかに行なうことができ、そのようなモー
ドの切換時の消費電力を低減することができる。請求項
２８に記載の本発明によれば、リテンションモードのス
タンバイ時のビット線対およびワード線の電位と、アク
セスモードのスタンバイ時のビット線対およびワード線
の電位とを異ならせるような構成にした。このような構
成により、リテンションモードおよびアクセスモードを
ともに実行することができる。さらに、短絡手段が、リ
テンションモードのスタンバイ時において、ビット線対
を短絡させることにより、リテンションモードのスタン
バイ時のビット線対の電位を得る事ができる。
【０２７９】請求項２９に記載の本発明によれば、メモ
リセルのＭＯＳトランジスタが、ＮチャネルＭＯＳトラ
ンジスタである構成において、リテンションモードおよ
びアクセスモードをともに実行することができる。請求
項３０に記載の本発明によれば、メモリセルのＭＯＳト
ランジスタが、ＰチャネルＭＯＳトランジスタである構
成において、リテンションモードおよびアクセスモード
をともに実行することができる。請求項３１に記載の本
発明によれば、各センスアンプ手段が、センスアンプ選
択線が選択的に活性化されることに応答して、ビット線
対をプリチャージし、さらに、第１および第２のセンス
手段によって、ビット線対の電位を増幅することができ
る。このように、センスアンプ選択線の活性化に応答し
て、ビット線対の電位差を増幅することができる。
【０２８０】請求項３２に記載の本発明によれば、リフ
レッシュ時に、センスアンプ活性線が活性化されること
に応答して、第１のスイッチ手段を介して供給される第
１のセンス電位に基づいてすべてのセンスアンプ手段を
動作させることができる。さらに、書込時および読出時
に、センスアンプ選択線が選択的に活性化されることに
応答して、第２のスイッチ手段を介して選択的に供給さ
れる第２のセンス電位に基づいてセンスアンプ手段を選
択的に動作させることができる。このように、ビット線
および反転ビット線において、書込時および読出時と、
リフレッシュ時とで異なる電圧振幅を得ることができ
る。請求項３３に記載の本発明によれば、隣り合う複数
のセンスアンプ手段に対応する複数の第２のスイッチ手
段が、共通のセンスアンプ選択線の電位を受けてその動
作が制御される構成において、リフレッシュ時にすべて
のセンスアンプ手段を動作させ、書込時および読出時に
センスアンプ手段を選択的に動作させることができる。
さらに、ビット線および反転ビット線において、書込時
および読出時と、リフレッシュ時とで異なる電圧振幅を
得ることができる。
【０２８１】請求項３４に記載の本発明によれば、リフ
レッシュ時にセンスアンプ活性線が活性化されることに
応答して、第１のスイッチ手段を介して供給されるセン
ス電位に基づいてすべてのセンスアンプ手段を動作させ
ることができる。さらに、書込時および読出時に、セン
スアンプ選択線が選択的に活性化されることに応答し
て、第２のスイッチ手段を介して選択的に供給されるセ
ンス電位に基づいてセンスアンプ手段を選択的に動作さ
せることができる。その結果、リフレッシュ時と、書込
時および読出時とでセンス電位を同一にすることがで
き、センス電位を供給するための配線を減らすことがで
きる。請求項３５に記載の本発明によれば、リフレッシ
ュ時に、センスアンプ活性線が活性化されることに応答
して、第１のスイッチ手段を介して供給される第１のセ
ンス電位に基づいてすべてのセンスアンプ手段を動作さ
せることができる。さらに、書込時および読出時に、複
数の第２のスイッチ手段のうち、対応するセンスアンプ
選択線が活性化され、かつ、対応する第２の電位供給線
が第２のセンス電位を供給するもののみが、対応するセ
ンスアンプ手段に第２のセンス電位を供給することによ
り、センスアンプ手段を選択的に動作させることができ
る。その結果、ビット線および反転ビット線において、
書込時および読出時と、リフレッシュ時とで異なる電圧
振幅を得ることができる。
【０２８２】請求項３６に記載の本発明によれば、リフ
レッシュ時に、センスアンプ活性線が活性化され、電位
供給線から第１および第２のスイッチ手段を介して第１
および第２のセンスアンプ手段にそれぞれセンス電位が
供給されることにより、すべてのセンスアンプ手段を動
作させることができる。さらに、書込時および読出時
に、センスアンプ活性線が選択的に活性化されることに
応答して、電位供給線から第１または第２のスイッチ手
段を介してセンス電位が第１または第２のセンスアンプ
手段に供給されることにより、センスアンプ手段を選択
的に動作させることができる。その結果、リフレッシュ
時と、書込時および読出時とでセンス電位を同じにする
ことができるので、センス電位を供給するための配線を
減らすことができる。
【０２８３】請求項３７に記載の本発明によれば、ゲー
ト活性線が活性化されることに応答して複数のゲート手
段がそれぞれ活性化される。それにより、対応する複数
のビット線対と、複数のセンスアンプ手段とが接続され
る。したがって、そのようにゲート手段が活性化された
場合に、センスアンプ活性線の電位の制御に基づくビッ
ト線対の選択的な動作を行なうことができる。請求項３
８に記載の本発明によれば、リフレッシュ時において、
センス電位が第１および第２の電位供給線から第１およ
び第２のスイッチ手段を介して第１のセンスアンプ手段
に供給されるため、第１および第２のセンスアンプ手段
を共に動作させることができる。また、書込時および読
出時において、センス電位が第１または第２の電位供給
線から第１または第２のスイッチ手段を介して第１また
は第２のセンスアンプ手段に供給されるため、第１また
は第２のセンスアンプ手段を選択的に動作させることが
できる。このように、ビット線対に交差させる方向に設
けられた第１および第２の電位供給線のセンス電位を制
御することによって、書込時および読出時に、センスア
ンプ手段を選択的に動作させることができる。
【０２８４】請求項３９に記載の本発明によれば、複数
のビット線対と並列配置された複数のセンスアンプ選択
線が選択的に活性化されることにより、複数のセンスア
ンプ手段を選択的に動作させることができる。さらに、
転送制御線が活性化されることによって、その選択され
たセンスアンプ手段に対応するビット線対の電位が、対
応するゲート手段を介して、ビット線対と並列配置され
た対応するデータ線対へ転送されるようにすることがで
きる。請求項４０に記載の本発明によれば、複数のビッ
ト線対と並列配置された複数のセンスアンプ選択線が選
択的に活性化されることにより、複数のセンスアンプ手
段を選択的に動作させることができる。さらに、転送制
御線が活性化されることによって、その選択されたセン
スアンプ手段に対応するビット線対の電位を、対応する
ゲート手段を介して、ビット線対と交差する方向に配置
されたデータ線対へ転送させることができる。
【０２８５】請求項４１に記載の本発明によれば、デー
タ線および転送制御線の間に接続された第１のトランジ
スタと、反転データ線および転送制御線の間に接続され
た第２のトランジスタとをゲート手段が含む場合におい
て、複数のセンスアンプ手段を選択的に活性化すること
ができる。さらに、転送制御線が活性化されることによ
って、その選択されたセンスアンプ手段に対応するビッ
ト線対の電位を、そのような第１および第２のトランジ
スタを含むゲート手段を介して、ビット線対と交差する
方向に配置されたデータ線対へ転送することができる。
請求項４２に記載の本発明によれば、複数のビット線対
と並列配置された複数のセンスアンプ選択線が選択的に
活性化されることにより、複数のセンスアンプ手段を選
択的に動作させることができるとともに、複数のゲート
手段の第２のトランジスタ手段を選択的に活性化するこ
とができる。さらに、転送制御線が活性化されることに
よって、各ゲート手段の第１のトランジスタ手段が活性
化されることにより、その選択されたセンスアンプ手段
に対応するビット線対の電位を、対応するゲート手段の
第１および第２のトランジスタ手段を介して、ビット線
対と交差する方向に配置されたデータ線対へ転送するこ
とができる。
【０２８６】請求項４３に記載の本発明によれば、ビッ
ト線対の電位を制御することにより、ビット線対が選択
的に動作されるため、消費電力を低減することができ
る。さらに、センスアンプ選択線が選択的に活性化され
ることにより、複数のセンスアンプ手段を選択的に動作
させることができる。さらに、複数のビット線対選択線
が選択的に活性化されることにより、複数のゲート手段
を選択的に動作させることができる。その結果、選択さ
れたセンスアンプ手段に対応する複数のビット線対のう
ちのいずれかからそのセンスアンプ手段に電位を伝達す
ることができる。したがって、選択されたセンスアンプ
手段によって、対応するビット線対の電位の制御を行な
うことができる。請求項４４に記載の本発明によれば、
複数のビット線対に対応して１つのセンスアンプ手段が
設けられているため、センスアンプのレイアウトピッチ
を緩和することができる。さらに、１本のワード線が活
性化された場合に、隣り合うビット線対の両方に電荷が
伝達されないような構成になっているため、動作しない
ビット線対が、動作するビット線対のノイズシールドと
して働くことができる。
【０２８７】請求項４５に記載の本発明によれば、複数
対のビット線および電極ノードの対に対応して１つのセ
ンスアンプ手段が設けられているため、センスアンプの
レイアウトピッチを緩和することができる。さらに、１
本のビット線に接続された第１および第２のメモリセル
が、異なるワード線に接続されているため、１本のワー
ド線が活性化された場合に、それらの第１および第２の
メモリセルの両方から共有されたビット線を有するビッ
ト線および電極ノードの対に電荷が伝達されない。この
ため、電荷が伝達されない電極ノードを、電荷が伝達さ
れるビット線および電極ノードのノイズシールドとして
働かせることができる。さらに、隣り合うビット線およ
び電極ノードの対において、ビット線が共有されている
ため、ビット線のレイアウトピッチを緩和することがで
きる。さらに、共有されたビット線およびそれに対応す
る電極ノードが、第１および第２のメモリセルで、キャ
パシタと、ＭＯＳトランジスタとの接続態様が異なるた
め、対をなすビット線および電極ノードで容量バランス
をとることができ、その結果、センスマージンを増大さ
せることができる。
【０２８８】請求項４６に記載の本発明によれば、ビッ
ト線と交差して配置され、メモリセルに接続された隣り
合う複数の第２のワード線が、金属よりなる１つの第１
のワード線に接続される。このように、第１のワード線
が複数の第２のワード線で共有されるため、第１のワー
ド線のレイアウトピッチを緩和することができる。さら
に、ワード線の抵抗値を低減することができる。請求項
４７に記載の本発明によれば、ビット線対と交差して配
置され、メモリセルに接続された隣り合う複数の第２の
ワード線が、金属よりなる１つの第１のワード線に接続
される。このように、第１のワード線が複数の第２のワ
ード線で共有されるため、第１のワード線のレイアウト
ピッチを緩和することができる。さらに、ワード線の抵
抗値を低減することもできる。
【０２８９】請求項４８に記載の本発明によれば、上部
電極がビット線対の配列のピッチで分割されたキャパシ
タにおいて、上部電極と、下部電極との間に高誘電体よ
りなる誘電体薄膜が形成される。このため、プレーナス
タック型の電極が構成されるため、メモリセルの製造プ
ロセスを容易化することができる。請求項４９に記載の
本発明によれば、上部電極がビット線対の配列のピッチ
で分割されたキャパシタにおいて、上部電極と、下部電
極との間に強誘電体よりなる誘電体薄膜が形成される。
このため、プレーナスタック型の電極が構成されるの
で、製造プロセスを容易化することができる。
【図面の簡単な説明】
【図１】 第１実施例によるＤＲＡＭの全体構成を示す
ブロック図である。
【図２】 第１実施例によるＤＲＡＭの要部の構成を示
す回路図である。
【図３】 図２のＤＲＡＭの各部の動作波形を示すタイ
ミングチャートである。
【図４】 第２実施例によるＤＲＡＭの各部の動作波形
を示すタイミングチャートである。
【図５】 第３実施例によるＤＲＡＭの各部の動作波形
を示すタイミングチャートである。
【図６】 第４実施例によるＤＲＡＭの要部の構成を示
す回路図である。
【図７】 第５実施例によるＤＲＡＭの要部の構成を示
す回路図である。
【図８】 第６実施例によるＤＲＡＭの要部の構成を示
す回路図である。
【図９】 第７実施例によるＤＲＡＭの要部の構成を示
す回路図である。
【図１０】 第８実施例によるＤＲＡＭの要部の構成を
示す回路図である。
【図１１】 第９実施例によるＤＲＡＭの要部の構成を
示す回路図である。
【図１２】 第１０実施例によるＤＲＡＭの要部の構成
を示す回路図である。
【図１３】 第１１実施例によるＤＲＡＭの要部の構成
を示す回路図である。
【図１４】 第１２実施例によるＤＲＡＭの要部の構成
を示す回路図である。
【図１５】 第１３実施例によるＤＲＡＭの要部の構成
を示す回路図である。
【図１６】 図１５のＤＲＡＭの各部の動作波形を示す
タイミングチャートである。
【図１７】 図１５のＤＲＡＭに用いられるセンスアン
プの構成を示す回路図である。
【図１８】 第１４実施例によるＤＲＡＭの要部の構成
を示す回路図である。
【図１９】 図１８のＤＲＡＭに用いられるセンスアン
プの構成を示す回路図である。
【図２０】 第１５実施例によるＤＲＡＭの要部の構成
を示す回路図である。
【図２１】 第１６実施例によるＤＲＡＭの要部の構成
を示す回路図である。
【図２２】 第１７実施例によるＤＲＡＭの要部の構成
を示す回路図である。
【図２３】 第１８実施例によるＤＲＡＭの要部の構成
を示す回路図である。
【図２４】 図２３のＤＲＡＭの動作を概略的に示すタ
イミングチャートである。
【図２５】 図２３のＤＲＡＭの各部の詳細な動作波形
を示すタイミングチャートである。
【図２６】 第１９実施例および第２０実施例によるＤ
ＲＡＭの要部の構成を示すタイミングチャートである。
【図２７】 第２１実施例によるＤＲＡＭの各部の動作
波形を示すタイミングチャートである。
【図２８】 第２２実施例によるＤＲＡＭの各部の動作
波形を示すタイミングチャートである。
【図２９】 第２３実施例によるＤＲＡＭの各部の動作
波形を示すタイミングチャートである。
【図３０】 第２４実施例によるＤＲＡＭの各部の動作
波形を示すタイミングチャートである。
【図３１】 第２５実施例によるＤＲＡＭの各部の動作
波形を示すタイミングチャートである。
【図３２】 第２６実施例によるＤＲＡＭのリテンショ
ンモード時の各部の動作波形を示すタイミングチャート
である。
【図３３】 第２６実施例によるＤＲＡＭのアクセスモ
ード時の各部の動作波形を示すタイミングチャートであ
る。
【図３４】 第２７実施例によるＤＲＡＭの要部の構成
を示すブロック図である。
【図３５】 図３４のイコライズスイッチの詳細な構成
を示す回路図である。
【図３６】 第２９実施例によるセンスアンプの構成を
示す回路図である。
【図３７】 図３６のセンスアンプがＮＭＯＳセンス部
によって増幅動作する場合の各部の動作波形を示すタイ
ミングチャートである。
【図３８】 図３６のセンスアンプがＰＭＯＳセンス部
によって増幅動作する場合の各部の動作波形を示すタイ
ミングチャートである。
【図３９】 第３０実施例によるＤＲＡＭのセンスアン
プを制御する回路の構成を示す回路図である。
【図４０】 第３１実施例によるＤＲＡＭのセンスアン
プを制御する回路の構成を示す回路図である。
【図４１】 第３２実施例によるＤＲＡＭのセンスアン
プを制御する回路の構成を示す回路図である。
【図４２】 第３３実施例によるＤＲＡＭのセンスアン
プを制御する回路の構成を示す回路図である。
【図４３】 第３４実施例によるＤＲＡＭのセンスアン
プを制御する回路の構成を示す回路図である。
【図４４】 第３５実施例によるＤＲＡＭのセンスアン
プを制御する回路の構成を示す回路図である。
【図４５】 第３６実施例によるＤＲＡＭのセンスアン
プを制御する回路の構成を示す回路図である。
【図４６】 第３７実施例によるＤＲＡＭのセンスアン
プを制御する回路の構成を示す回路図である。
【図４７】 第３８実施例によるＤＲＡＭのセンスアン
プを制御する回路の構成を示す回路図である。
【図４８】 第３９実施例によるＤＲＡＭのセンスアン
プを制御する回路の構成を示す回路図である。
【図４９】 第４０実施例によるＤＲＡＭのセンスアン
プを制御する回路の構成を示す回路図である。
【図５０】 第４１実施例によるＤＲＡＭのセンスアン
プを制御する回路の構成を示す回路図である。
【図５１】 第４２実施例によるＤＲＡＭのセンスアン
プを制御する回路の構成を示す回路図である。
【図５２】 第４３実施例によるＤＲＡＭの構成を示す
回路図である。
【図５３】 第４４実施例によるＤＲＡＭの構成を示す
回路図である。
【図５４】 第４５実施例によるＤＲＡＭのメモリセル
のキャパシタの近傍の断面図である。
【図５５】 従来のＤＲＡＭの要部の構成を示す回路図
である。
【図５６】 図５５のＤＲＡＭの読出動作時の各部の動
作波形を示すタイミングチャートである。
【図５７】 センスアンプピッチを緩和し得る従来のＤ
ＲＡＭの構成を示すブロック図である。
【符号の説明】
１，２，３ メモリセル、７１〜７８ スイッチ、３０
２ コラムデコーダ、３０３ サブコラムデコーダ、８
１０，８２０ トランスファゲート、ＢＬ，ＢＬ１，…
ビット線、／ＢＬ，／ＢＬ１，… 反転ビット線、Ｃ
ＳＬ コラム選択線、ＥＮ１，ＥＮ２，… 電極ノー
ド、Ｌ１１ センスアンプ選択線、Ｌ１２，Ｌ１５ セ
ンスアンプ活性線、Ｌ１３，Ｌ１４ 電位供給線、Ｌ１
６，Ｌ１７トランスファゲート活性線、Ｌ１８ 転送制
御線、Ｎ１，Ｎ２，… 記憶ノード、１Ｃ，２Ｃ，…
キャパシタ、１Ｔ，２Ｔ，… ＭＯＳトランジスタ、Ｓ
ＣＳＬ サブコラム選択線、ＷＤ，ＷＤ１，… ワード
ドライバ、ＭＷＬ 金属ワード線。

Claims (49)

    【特許請求の範囲】
  1. 【請求項１】 並列配置された複数のビット線と、 前記複数のビット線のそれぞれに対応して設けられ、そ
    れらのビット線と交互に並んで配置された複数の電極ノ
    ードと、 前記複数のビット線および前記複数の電極ノードに交差
    して配置され、データの読出時に所定の電位にされるワ
    ード線と、 各前記ビット線およびその各ビット線と対をなす前記電
    極ノードと、前記ワード線との交点にそれぞれ配置さ
    れ、各々が、それらのビット線、電極ノードおよびワー
    ド線に接続された複数のメモリセルとを備え、 各１対の前記ビット線および前記電極ノードに接続され
    た前記メモリセルは、 第１および第２の電極を有し、その第１の電極が前記電
    極ノードに接続されたキャパシタと、 前記ワード線の電位を受けるゲート電極を有し、前記第
    ２の電極および前記ビット線の間に接続されたＭＯＳト
    ランジスタとを含み、 前記データの読出時に、その読出のために選択された前
    記メモリセルに接続された前記電極ノードの電位を、そ
    のメモリセルにおいて前記ＭＯＳトランジスタが前記所
    定の電位に応答して導通することが可能になる前記第２
    の電極の電位を得る第１のレベルにし、その読出のため
    に選択されていない前記メモリセルに接続された前記電
    極ノードの電位を、そのメモリセルにおいて前記ＭＯＳ
    トランジスタが前記所定の電位に応答して導通すること
    が不可能になる前記第２の電極の電位を得る第２のレベ
    ルにする電極ノード電位制御手段をさらに備えた、半導
    体記憶装置。
  2. 【請求項２】 前記電極ノード電位制御手段は、前記ワ
    ード線が前記所定の電位にされる前に、選択された前記
    メモリセルに接続された前記電極ノードの電位を前記第
    １のレベルにする、請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記電極ノード電位制御手段は、前記ワ
    ード線が前記所定の電位にされた後に選択された前記メ
    モリセルに接続された前記電極ノードの電位を前記第１
    のレベルにする、請求項１記載の半導体記憶装置。
  4. 【請求項４】 前記ＭＯＳトランジスタは、Ｎチャネル
    ＭＯＳトランジスタである、請求項１記載の半導体記憶
    装置。
  5. 【請求項５】 前記ＭＯＳトランジスタは、Ｐチャネル
    ＭＯＳトランジスタである、請求項１記載の半導体記憶
    装置。
  6. 【請求項６】 各々がビット線および反転ビット線を有
    し、並列配置された複数のビット線対と、 前記複数のビット線対に交差して配置され、データの読
    出時に所定の電位にされるワード線と、 前記複数のビット線対と前記ワード線との交点にそれぞ
    れ配置され、各々が、交差するビット線対およびワード
    線に接続された複数のメモリセルとを備え、 各前記ビット線対に接続された前記メモリセルは、 第１および第２の電極を有し、その第１の電極が前記反
    転ビット線に接続されたキャパシタと、 前記ワード線の電位を受けるゲート電極を有し、前記第
    ２の電極および前記ビット線の間に接続されたＭＯＳト
    ランジスタとを含み、 前記複数のビット線対のそれぞれに対応して設けられ、
    各々が、対応するビット線対の電位差を検知し増幅する
    ための複数のセンスアンプ手段をさらに備え、 前記複数のセンスアンプ手段の各々は、前記データの読
    出時に、対応する前記メモリセルがその読出のために選
    択された場合に、対応する前記ビット線対の電位をその
    メモリセルにおいて前記ＭＯＳトランジスタが前記所定
    の電位に応答して導通することが可能になる前記第２の
    電極の電位を得る第１のレベルにし、対応する前記メモ
    リセルがその読出のために選択されていない場合に、対
    応する前記ビット線対の電位を、そのメモリセルにおい
    て前記ＭＯＳトランジスタが前記所定の電位に応答して
    導通することが不可能になる前記第２の電極の電位を得
    る第２のレベルにする、半導体記憶装置。
  7. 【請求項７】 対応する前記メモリセルが読出のために
    選択された前記センスアンプ手段は、前記ワード線が前
    記所定の電位にされる前に、対応する前記ビット線対の
    電位を前記第１のレベルにする、請求項６記載の半導体
    記憶装置。
  8. 【請求項８】 対応する前記メモリセルが読出のために
    選択された前記センスアンプ手段は、前記ワード線が前
    記所定の電位された後に、対応する前記ビット線対の電
    位を前記第１のレベルにする、請求項６記載の半導体記
    憶装置。
  9. 【請求項９】 各々がビット線および反転ビット線を有
    し、並列配置された複数のビット線対と、 前記複数のビット線対に交差して配置され、データの読
    出時に選択的に所定の電位にされる複数のワード線と、 前記複数のビット線対と前記複数のワード線との交点に
    それぞれ配置され、各々が、交差するビット線対および
    ワード線に接続された複数のメモリセルとを備え、 各前記ビット線対に接続された複数の前記メモリセル
    は、第１および第２のメモリセルを含み、 前記第１のメモリセルは、 第１および第２の電極を有し、その第１の電極が前記反
    転ビット線に接続された第１のキャパシタと、 第１の前記ワード線の電位を受ける第１のゲート電極を
    有し、前記第２の電極および前記ビット線の間に接続さ
    れた第１のＭＯＳトランジスタとを含み、 前記第２のメモリセルは、 第３および第４の電極を有し、その第３の電極が前記ビ
    ット線に接続された第２のキャパシタと、 第２の前記ワード線の電位を受ける第２のゲート電極を
    有し、前記第４の電極および前記反転ビット線の間に接
    続された第２のＭＯＳトランジスタとを含み、 前記複数のビット線対のそれぞれに対応して設けられ、
    各々が、対応するビット線対の電位差を検知し増幅する
    ための複数のセンスアンプ手段をさらに備え、 前記複数のセンスアンプ手段の各々は、前記データの読
    出時に、対応する前記第１および第２のメモリセルがそ
    の読出のために選択された場合に、対応する前記ビット
    線対の電位を、それらのメモリセルにおいて前記第１お
    よび第２のＭＯＳトランジスタが前記所定の電位に応答
    して導通することが可能になる前記第２および第４の電
    極の電位を得る第１のレベルにし、対応する前記第１お
    よび第２のメモリセルがその読出のために選択されてい
    ない場合に、対応する前記ビット線対の電位を、それら
    のメモリセルにおいて前記第１および第２のＭＯＳトラ
    ンジスタが前記所定の電位に応答して導通することが不
    可能になる前記第２および第４の電極の電位を得る第２
    のレベルにする、半導体記憶装置。
  10. 【請求項１０】 隣り合う２つの前記ビット線対におい
    て、一方のビット線対に接続された前記複数のメモリセ
    ルと、他方のビット線対に接続された前記複数のメモリ
    セルとが、互いに異なる前記ワード線に接続された、請
    求項９記載の半導体記憶装置。
  11. 【請求項１１】 前記複数のセンスアンプ手段の各々
    は、対応する前記ビット線対の延在方向の中央部に設け
    られ、 前記第１のメモリセルおよび前記第２のメモリセルが前
    記センスアンプ手段を挟んで配置され、 隣り合う前記ビット線対のそれぞれに対応する前記セン
    スアンプ手段が、所定数の前記ワード線を挟んでその両
    側に配置された、請求項９記載の半導体記憶装置。
  12. 【請求項１２】 各々がビット線および反転ビット線を
    有し、並列配置された複数のビット線対と、 前記複数のビット線対に交差して配置され、データの読
    出時に所定の第１の電位にされるワード線と、 前記複数のビット線対と前記ワード線との交点にそれぞ
    れ配置され、各々が、交差するビット線対およびワード
    線に接続された複数のメモリセルとを備え、 各前記ビット線対に接続された前記メモリセルは、 第１および第２の電極を有し、その第１の電極が前記反
    転ビット線に接続されたキャパシタと、 前記ワード線の電位を受けるゲート電極を有し、前記第
    ２の電極および前記ビット線の間に接続されたＭＯＳト
    ランジスタとを含み、 前記複数のビット線対のそれぞれに対応して設けられ、
    各々が、対応するビット線対の電位差を検知し増幅する
    ための複数のセンスアンプ手段をさらに備え、 前記複数のセンスアンプ手段の各々は、 対応する前記ビット線対の電位をイコライズするための
    イコライズ手段と、 対応する前記ビット線対の電位を所定の第２の電位へ向
    けて変化させつつそのビット線対に現れた電位差を増幅
    する増幅手段とを含み、 前記複数のセンスアンプ手段の各々が、前記データの読
    出時において、対応する前記メモリセルがその読出のた
    めに選択された場合に、対応する前記ビット線対の電位
    を、イコライズしつつ、少なくともそのメモリセルの前
    記ＭＯＳトランジスタが前記第１の電位に応答して導通
    することが可能になる前記第２の電極の電位を得る第１
    のレベルまで変化させ、前記ワード線が前記第１の電位
    にされる前にそのイコライズ状態を解除し、前記ワード
    線が前記第１の電位にされた後にそのビット線対の電位
    の増幅を行ない、対応するメモリセルが読出のために選
    択されない場合に、対応する前記ビット線対の電位を、
    そのメモリセルの前記ＭＯＳトランジスタが前記第１の
    電位に応答して導通することが不可能になる前記第２の
    電極の電位を得る第２のレベルにする、半導体記憶装
    置。
  13. 【請求項１３】 各々がビット線および反転ビット線を
    有し、並列配置された複数のビット線対と、 前記複数のビット線対に交差して配置され、データの読
    出時に所定の第１の電位にされるワード線と、 前記複数のビット線対と前記ワード線との交点にそれぞ
    れ配置され、各々が、交差するビット線対およびワード
    線に接続された複数のメモリセルとを備え、 各前記ビット線対に接続された前記メモリセルは、 第１および第２の電極を有し、その第１の電極が前記反
    転ビット線に接続されたキャパシタと、 前記ワード線の電位を受けるゲート電極を有し、前記第
    ２の電極および前記ビット線の間に接続されたＭＯＳト
    ランジスタとを含み、 前記複数のビット線対のそれぞれに対応して設けられ、
    各々が、対応するビット線対の電位差を検知し増幅する
    ための複数のセンスアンプ手段をさらに備え、 前記複数のセンスアンプ手段の各々は、 対応するビット線対の電位をイコライズするためのイコ
    ライズ手段と、 対応する前記メモリセルの前記ＭＯＳトランジスタを前
    記第１の電位に応答して導通させるために、対応する前
    記ビット線対の電位を所定の第２の電位に向けて変化さ
    せつつそのビット線対に現れた電位差を増幅する増幅手
    段とを含み、 前記複数のセンスアンプ手段の各々が、前記データの読
    出時において、対応する前記メモリセルがその読出のた
    めに選択された場合に、前記ワード線が前記第１の電位
    にされる前に、予めイコライズされた対応するビット線
    対の電位のイコライズ状態を解除し、前記ワード線が前
    記第１の電位にされた後にそのビット線対の電位差の増
    幅を行ない、対応する前記メモリセルがその読出のため
    に選択されない場合に、対応する前記ビット線対の電位
    を、そのメモリセルの前記ＭＯＳトランジスタが前記第
    １の電位に応答して導通することが不可能になる前記第
    ２の電極の電位を得る第２のレベルにする、半導体記憶
    装置。
  14. 【請求項１４】 前記複数のセンスアンプ手段の各々
    は、対応する前記ビット線対からデータの読出が行なわ
    れた後のリストア時において、そのビット線対の電位
    を、データの読出前のイコライズ状態での電位にまで戻
    す、請求項１３記載の半導体記憶装置。
  15. 【請求項１５】 各々がビット線および反転ビット線を
    有し、並列配置された複数のビット線対と、 前記複数のビット線対に交差して配置され、データの読
    出時にその電位が第１のレベルから第２のレベルへ変化
    されるワード線と、 前記複数のビット線対と前記ワード線との交点にそれぞ
    れ配置され、各々が、交差するビット線対およびワード
    線に接続された複数のメモリセルとを備え、 各前記ビット線対に接続された前記メモリセルは、 第１および第２の電極を有し、その第１の電極が前記反
    転ビット線に接続されたキャパシタと、 前記ワード線の電位を受けるゲート電極を有し、前記第
    ２の電極および前記ビット線の間に接続されたＭＯＳト
    ランジスタとを含み、 前記複数のビット線対のそれぞれに対応して設けられ、
    各々が、対応するビット線対の電位差を検知し増幅する
    ための複数のセンスアンプ手段をさらに備え、 前記複数のセンスアンプ手段の各々は、前記データの読
    出時に、前記ワード線が前記第２のレベルにされる前
    に、対応する前記ビット線対の電位を、対応する前記メ
    モリセルの前記ＭＯＳトランジスタが前記第２のレベル
    に応答して導通することが可能になる前記第２の電極の
    電位を得る、前記第１および第２のレベルの中間の第３
    のレベルに予めイコライズしておき、前記ワード線が前
    記第２のレベルにされた後、その対応するメモリセルか
    らそのビット線対の一方に伝達された電位を前記第３の
    レベルよりも高い第４のレベルに増幅するとともに、そ
    のメモリセルからそのビット線対の他方に伝達された電
    位を前記第３のレベルよりも低い第５のレベルに増幅す
    ることにより、そのビット線対の電位差を増幅する、半
    導体記憶装置。
  16. 【請求項１６】 各々がビット線および反転ビット線を
    有し、並列配置された複数のビット線対と、 前記複数のビット線対に交差して配置され、データの読
    出時にその電位が第１のレベルから第２のレベルへ変化
    されるワード線と、 前記複数のビット線と前記ワード線との交点にそれぞれ
    配置され、各々が、交差するビット線対およびワード線
    に接続された複数のメモリセルとを備え、 各前記ビット線対に接続された前記メモリセルは、 第１および第２の電極を有し、その第１の電極が前記反
    転ビット線に接続されたキャパシタと、 前記ワード線の電位を受けるゲート電極を有し、前記第
    ２の電極および前記ビット線の間に接続されたＭＯＳト
    ランジスタとを含み、 前記複数のビット線対のそれぞれに対応して設けられ、
    各々が、対応するビット線対の電位差を検知し増幅する
    ための複数のセンスアンプ手段をさらに備え、 前記複数のセンスアンプ手段の各々は、前記データの読
    出時に、前記ワード線が前記第２のレベルにされる前
    に、対応する前記ビット線対の電位を、前記メモリセル
    が前記第２のレベルに応答して導通することが可能な状
    態になる前記第１のレベルに予めイコライズしておき、
    前記ワード線が前記第２のレベルにされた後、対応する
    前記メモリセルからそのビット線対の一方に伝達された
    電位を前記第１のレベルよりも高い第３のレベルに増幅
    するとともに、そのメモリセルからそのビット線対の他
    方に伝達された電位を前記第１のレベルよりも低い第４
    のレベルに増幅することにより、そのビット線対の電位
    差を増幅する、半導体記憶装置。
  17. 【請求項１７】 前記ＭＯＳトランジスタは、Ｎチャネ
    ルＭＯＳトランジスタである、請求項６，１０，１２，
    １３，１５または１６記載の半導体記憶装置。
  18. 【請求項１８】 前記ＭＯＳトランジスタは、Ｐチャネ
    ルＭＯＳトランジスタである、請求項６，１０，１２，
    １３，１５または１６記載の半導体記憶装置。
  19. 【請求項１９】 並列配置され、選択的に所定の電位に
    される複数のワード線と、 前記複数のワード線に交差して配置され、選択的に活性
    化される複数のコラム選択線と、 前記複数のコラム選択線のそれぞれに対応して設けら
    れ、それらのコラム選択線と交互に並んで配置され、各
    々の長さが前記コラム選択線の長さの１／２よりも短い
    複数のビット線と、 対応する隣り合った１対の前記コラム選択線および前記
    ビット線と前記複数のワード線との交点にそれぞれ配置
    され、各々が、それらのコラム選択線、ビット線および
    ワード線に接続された複数のメモリセルとを備え、 各１対の前記コラム選択線および前記ビット線に接続さ
    れた前記メモリセルは、 第１および第２の電極を有し、その第１の電極が前記コ
    ラム選択線に接続されたキャパシタと、 前記ワード線の電位を受けるゲート電極を有し、前記第
    ２の電極および前記ビット線の間に接続されたＭＯＳト
    ランジスタとを含み、 コラムアドレスを受け、そのコラムアドレスに応答し
    て、選択されたコラムのコラム選択線の電位のみを、そ
    のコラム選択線に接続された前記メモリセルにおいて前
    記ＭＯＳトランジスタが前記所定の電位に応答して導通
    することが可能になる前記第２の電極の電位を得るレベ
    ルにするコラム選択手段をさらに備えた、半導体記憶装
    置。
  20. 【請求項２０】 並列配置され、選択的に活性化される
    複数のメインコラム選択線と、 前記複数のメインコラム選択線のそれぞれに対応して設
    けられ、それらのメインコラム選択線と交互に並んで配
    置され、各々の長さが前記メインコラム選択線の長さの
    １／２よりも短い複数のサブコラム選択線と、 前記複数のサブコラム選択線のそれぞれに対応して設け
    られ、それらのサブコラム選択線と交互に並んで配置さ
    れた複数のビット線と、 前記複数のメインコラム選択線、前記複数のサブコラム
    選択線および前記複数のビット線と交差して配置され、
    選択的に所定の電位に活性化される複数のワード線と、 対応する隣り合った１対の前記複数のサブコラム選択線
    および前記複数のビット線と前記複数のワード線との交
    点にそれぞれ配置され、各々が、それらのサブコラム選
    択線、ビット線およびワード線に接続された複数のメモ
    リセルとを備え、 各１対の前記サブコラム選択線および前記ビット線に接
    続された前記メモリセルは、 第１および第２の電極を有し、その第１の電極が前記サ
    ブコラム選択線に接続されたキャパシタと、 前記ワード線の電位を受けるゲート電極を有し、前記第
    ２の電極および前記ビット線の間に接続されたＭＯＳト
    ランジスタとを含み、 前記複数のメインコラム選択線を選択的に活性化させる
    メインコラム選択手段と、 前記複数のメインコラム選択線のそれぞれの電位を受
    け、活性化されたメインコラム選択線に対応する前記サ
    ブコラム選択線の電位を、そのサブコラム選択線に接続
    された前記メモリセルにおいて前記ＭＯＳトランジスタ
    が前記所定の電位に応答して導通することが可能になる
    前記第２の電極の電位を得るレベルにするサブコラム選
    択手段とをさらに備えた、半導体記憶装置。
  21. 【請求項２１】 並列配置され、選択的に所定の電位に
    される複数のワード線と、 前記複数のワード線に交差して配置され、選択的に活性
    化される複数のコラム選択線と、 前記複数のコラム選択線のそれぞれに対応して設けら
    れ、それらのコラム選択線と交互に並んで配置され、各
    々の長さが前記コラム選択線の長さの１／２よりも短い
    複数のビット線と、 対応する隣り合った１対の前記コラム選択線および前記
    ビット線と前記複数のワード線との交点にそれぞれ配置
    され、各々が、それらのコラム選択線、ビット線および
    ワード線に接続された複数のメモリセルとを備え、 各１対の前記コラム選択線および前記ビット線に接続さ
    れた前記メモリセルは、 第１および第２の電極を有し、その第１の電極が前記ビ
    ット線に接続されたキャパシタと、 前記ワード線の電位を受けるゲート電極を有し、前記第
    ２の電極および前記コラム選択線の間に接続されたＭＯ
    Ｓトランジスタとを含み、 コラムアドレスを受け、そのコラムアドレスに応答し
    て、選択されたコラムのコラム選択線の電位のみを、そ
    のコラム選択線に接続された前記メモリセルにおいて前
    記ＭＯＳトランジスタが前記所定の電位に応答して導通
    することが可能になる前記第２の電極の電位を得るレベ
    ルにするコラム選択手段をさらに備えた、半導体記憶装
    置。
  22. 【請求項２２】 隣り合う２対の前記コラム選択線およ
    び前記ビット線の対において、一方の１対の前記コラム
    選択線および前記ビット線に接続された前記複数のメモ
    リセルと、他方の１対の前記コラム選択線および前記ビ
    ット線に接続された前記複数のメモリセルとが、互いに
    異なる前記ワード線に接続された、請求項１９または２
    １記載の半導体記憶装置。
  23. 【請求項２３】 並列配置され、選択的に活性化される
    複数のメインコラム選択線と、 前記複数のメインコラム選択線のそれぞれに対応して設
    けられ、それらのメインコラム選択線と交互に並んで配
    置され、各々の長さが前記メインコラム選択線の長さの
    １／２よりも短い複数のサブコラム選択線と、 前記複数のメインコラム選択線、前記複数のサブコラム
    選択線および前記複数のビット線と交差して並列配置さ
    れ選択的に所定の電位に活性化される複数のワード線
    と、 対応する隣り合った１対の前記複数のサブコラム選択線
    および前記ビット線と前記複数のワード線との交点にそ
    れぞれ配置され、各々が、それらのサブコラム選択線、
    ビット線およびワード線に接続された複数のメモリセル
    とを備え、 各１対の前記サブコラム選択線および前記ビット線に接
    続された前記メモリセルは、 第１および第２の電極を有し、その第１の電極が前記ビ
    ット線に接続されたキャパシタと、 前記ワード線の電位を受けるゲート電極を有し、前記第
    ２の電極および前記サブコラム選択線の間に接続された
    ＭＯＳトランジスタとを含み、 前記複数のコラム選択線を選択的に活性化させるメイン
    コラム選択手段と、 前記複数のメインコラム選択線のそれぞれの電位を受
    け、活性化されたメインコラム選択線に対応する前記サ
    ブコラム選択線の電位を、そのサブコラム選択線に接続
    された前記メモリセルにおいて前記ＭＯＳトランジスタ
    が前記所定の電位に応答して導通することが可能になる
    前記第２の電極の電位を得るレベルにするサブコラム選
    択手段とをさらに備えた、半導体記憶装置。
  24. 【請求項２４】 隣り合う２対の前記サブコラム選択線
    および前記ビット線の対において、一方の１対の前記サ
    ブコラム選択線および前記ビット線に接続された前記複
    数のメモリセルと、他方の１対の前記サブコラム選択線
    および前記ビット線に接続された前記複数のメモリセル
    とが、互いに異なる前記ワード線に接続された、請求項
    ２０または２３記載の半導体記憶装置。
  25. 【請求項２５】 各々がビット線および反転ビット線
    を有し、並列配置された複数のビット線対と、 前記複数のビット線対に交差して配置されたワード線
    と、 前記複数のビット線対と前記ワード線との交点にそれぞ
    れ配置され、各々が、交差するビット線対およびワード
    線に接続された複数のメモリセルとを備え、 各前記ビット線対に接続された前記メモリセルは、 第１および第２の電極を有し、その第１の電極が前記反
    転ビット線に接続されたキャパシタと、 前記ワード線の電位を受けるゲート電極を有し、前記第
    ２の電極および前記ビット線の間に接続されたＭＯＳト
    ランジスタとを含み、 前記複数のビット線対のそれぞれに対応して設けられ、
    各々が、対応するビット線対の電位差を検知し増幅する
    ための複数のセンスアンプ手段をさらに備え、 前記複数のセンスアンプ手段の各々は、 読出時において、対応する前記メモリセルが読出のため
    に選択され場合に、対応する前記ビット線対の電位を、
    イコライズされた第１のレベルからそれよりも低い第２
    のレベルに下降させ、その対応するメモリセルが読出の
    ために選択されない場合に、その対応するビット線対の
    電位を、イコライズされた前記第１のレベルに保持し、
    リフレッシュ時において、対応するビット線対の電位を
    前記第１のレベルにイコライズし、 読出時において、前記ワード線の電位を、選択された前
    記メモリセルの前記ＭＯＳトランジスタのみが導通する
    第３のレベルにし、リフレッシュ時に、前記ワード線の
    電位を、すべての前記メモリセルが導通する第４のレベ
    ルにするワードドライバ手段をさらに備えた、半導体記
    憶装置。
  26. 【請求項２６】 リフレッシュ動作をするリテンション
    モードと、リフレッシュ動作および読出動作をするアク
    セスモードとを実行する半導体記憶装置であって、 各々がビット線および反転ビット線を有し、並列配置さ
    れた複数のビット線対と、 前記複数のビット線対に交差して配置されたワード線
    と、 前記複数のビット線対と前記ワード線との交点にそれぞ
    れ配置され、各々が、交差するビット線対およびワード
    線に接続された複数のメモリセルとを備え、 各前記ビット線対に接続された前記メモリセルは、 第１および第２の電極を有し、その第１の電極が前記反
    転ビット線に接続されたキャパシタと、 前記ワード線の電位を受けるゲート電極を有し、前記第
    ２の電極および前記ビット線の間に接続されたＭＯＳト
    ランジスタとを含み、 前記複数のビット線対のそれぞれに対応して設けられ、
    各々が、対応するビット線対の電位差を検知し増幅する
    ための複数のセンスアンプ手段と、 前記ワード線の電位を制御するワードドライバ手段とを
    備え、 前記複数のセンスアンプ手段の各々は、前記リテンショ
    ンモードのスタンバイ時において、対応する前記ビット
    線対の電位を第１のレベルにイコライズし、その後、そ
    のビット線対の電位差を検知増幅し、前記アクセスモー
    ドのスタンバイ時において、対応する前記ビット線対の
    電位を第２のレベルにイコライズし、その後、その対応
    するビット線対の電位差を検知増幅し、 前記ワードドライバ手段は、前記リテンションモードの
    スタンバイ時において前記ワード線の電位を前記第１の
    レベルにし、その後、前記ワード線を活性化し、前記ア
    クセスモードのスタンバイ時において前記ワード線の電
    位を前記第２のレベルと異なる第３のレベルにし、その
    後、前記ワード線を活性化する、半導体記憶装置。
  27. 【請求項２７】 前記アクセスモードから前記リテンシ
    ョンモードへ移行する場合に、前記第２のレベルになっ
    ている前記ビット線対と、前記第３のレベルになってい
    る前記ワード線とを短絡させ、前記リテンションモード
    のスタンバイ時の前記ビット線対および前記ワード線の
    電位を得る短絡手段をさらに備えた、請求項２６記載の
    半導体記憶装置。
  28. 【請求項２８】 リフレッシュ動作をするリテンション
    モードと、リフレッシュ動作および読出動作をするアク
    セスモードとを実行する半導体記憶装置であって、 各々がビット線および反転ビット線を有し、並列配置さ
    れた複数のビット線対と、 前記複数のビット線対に交差して配置されたワード線
    と、 前記複数のビット線対と前記ワード線との交点にそれぞ
    れ配置され、各々が、交差するビット線対およびワード
    線に接続された複数のメモリセルとを備え、 各前記ビット線対に接続された前記メモリセルは、 第１および第２の電極を有し、その第１の電極が前記反
    転ビット線に接続されたキャパシタと、 前記ワード線の電位を受けるゲート電極を有し、前記第
    ２の電極および前記ビット線の間に接続されたＭＯＳト
    ランジスタとを含み、 前記複数のビット線対のそれぞれに対応して設けられ、
    各々が、対応するビット線対の電位差を検知し増幅する
    ための複数のセンスアンプ手段と、 前記ワード線の電位を制御するワードドライバ手段とを
    さらに備え、 前記複数のセンスアンプ手段の各々は、前記リテンショ
    ンモードのスタンバイ時において、対応する前記ビット
    線対の電位を第１のレベルにイコライズし、その後、そ
    の対応するビット線対の電位差を検知増幅し、前記アク
    セスモードのスタンバイ時において、対応する前記ビッ
    ト線対の電位を第２のレベルにイコライズし、その後、
    その対応するビット線対の電位差を検知増幅し、 前記ワードドライバ手段は、前記リテンションモードの
    スタンバイ時において前記ワード線の電位を前記第１の
    レベルにし、その後、前記ワード線を活性化し、前記ア
    クセスモードのスタンバイ時において前記ワード線の電
    位を前記第２のレベルと異なる第３のレベルにし、その
    後前記ワード線を活性化し、 前記リテンションモードのスタンバイ時において前記ビ
    ット線対を短絡させ、前記リテンションモードのスタン
    バイ時の前記ビット線対の電位を得る短絡手段をさらに
    備えた、半導体記憶装置。
  29. 【請求項２９】 前記ＭＯＳトランジスタは、Ｎチャネ
    ルＭＯＳトランジスタである、請求項２６，２７または
    ２８記載の半導体記憶装置。
  30. 【請求項３０】 前記ＭＯＳトランジスタは、Ｐチャネ
    ルＭＯＳトランジスタである、請求項２６，２７または
    ２８記載の半導体記憶装置。
  31. 【請求項３１】 前記複数のセンスアンプ手段のそれぞ
    れに対応して設けられ、読出時に、前記複数のセンスア
    ンプ手段を選択的に動作させるために選択的に活性化さ
    れる複数のセンスアンプ選択線をさらに備え、 前記複数のセンスアンプ手段の各々は、 対応する前記ビット線対の電位をイコライズするイコラ
    イズ手段と、 対応する前記センスアンプ選択線の電位を受け、そのセ
    ンスアンプ選択線が活性化された場合に、対応する前記
    ビット線対の電位を前記第２のレベルにプリチャージす
    るプリチャージ手段と、 ＮＭＯＳトランジスタを有し、対応する前記センスアン
    プ選択線の電位を受け、そのセンスアンプ選択線が活性
    化された場合に、対応する前記ビット線対のうちの低い
    方の電位を増幅する第１のセンス手段と、 ＰＭＯＳトランジスタを有し、前記第１のセンス手段に
    よる増幅動作と並行して対応する前記ビット線対のうち
    の高い方の電位を増幅する第２のセンス手段とを含む、
    請求項６，９，１２，１３，１５，１６，２５，２６ま
    たは２８記載の半導体記憶装置。
  32. 【請求項３２】 前記ビット線および反転ビット線のそ
    れぞれの第１の電圧振幅を規定する第１のセンス電位を
    供給するための第１の電位供給線と、 前記ビット線および前記反転ビット線のそれぞれの第２
    の電圧振幅を規定する第２のセンス電位を供給するため
    の第２の電位供給線と、 リフレッシュ時に、前記複数のセンスアンプ手段を動作
    させるために活性化されるセンスアンプ活性線と、 前記複数のセンスアンプ手段のそれぞれに対応して設け
    られ、書込時および読出時に、前記複数のセンスアンプ
    手段を選択的に動作させるために選択的に活性化される
    複数のセンスアンプ選択線と、 前記第１の電位供給線および前記複数のセンスアンプ手
    段との間にそれぞれ設けられ、各々が、前記センスアン
    プ活性線の電位を受け、そのセンスアンプ活性線が活性
    化された場合に、前記第１のセンス電位を前記複数のセ
    ンスアンプ手段にそれぞれ供給するための複数の第１の
    スイッチ手段と、 前記第２の電位供給線および前記複数のセンスアンプ手
    段との間にそれぞれ設けられ、各々が、対応する前記セ
    ンスアンプ手段に関連する前記センスアンプ選択線の電
    位を受け、そのセンスアンプ選択線が活性化された場合
    に、前記第２のセンス電位を、その対応するセンスアン
    プ手段に供給するための複数の第２のスイッチ手段とを
    さらに備えた、請求項６，９，１２，１３，１５，１
    ６，２５，２６または２８記載の半導体記憶装置。
  33. 【請求項３３】 隣り合う前記複数のセンスアンプ手段
    に対応する前記複数の第２のスイッチ手段は、共通の前
    記センスアンプ選択線の電位を受け、その動作が制御さ
    れる、請求項３２記載の半導体記憶装置。
  34. 【請求項３４】 前記ビット線および前記反転ビット線
    のそれぞれの電圧振幅を規定するセンス電位を供給する
    ための電位供給線と、 リフレッシュ時に、前記複数のセンスアンプ手段を動作
    させるために活性化されるセンスアンプ活性線と、 前記複数のセンスアンプ手段のそれぞれに対応して設け
    られ、書込時および読出時に、前記複数のセンスアンプ
    手段を選択的に動作させるために選択的に活性化される
    複数のセンスアンプ選択線と、 前記電位供給線および前記複数のセンスアンプ手段との
    間にそれぞれ設けられ、各々が、前記センスアンプ活性
    線の電位を受け、そのセンスアンプ活性線が活性化され
    た場合に、前記電位供給線のセンス電位を前記複数のセ
    ンスアンプ手段にそれぞれ供給するための複数の第１の
    スイッチ手段と、 前記電位供給線および前記複数のセンスアンプ手段との
    間にそれぞれ設けられ、各々が、対応する前記センスア
    ンプ手段に関連する前記センスアンプ選択線の電位を受
    け、そのセンスアンプ選択線が活性化された場合に、前
    記電位供給線のセンス電位を、対応する前記センスアン
    プ手段に供給するための複数の第２のスイッチ手段とを
    さらに備えた、請求項６，９，１２，１３，１５，１
    ６，２５，２６または２８記載の半導体記憶装置。
  35. 【請求項３５】 前記ビット線および前記反転ビット線
    のそれぞれの第１の電圧振幅を規定する第１のセンス電
    位を供給するための第１の電位供給線と、 前記複数のセンスアンプ手段のそれぞれに対応して設け
    られ、各々が、対応するセンスアンプ手段が書込時およ
    び読出時に選択された場合に、そのセンスアンプ手段が
    増幅する前記ビット線および前記反転ビット線のそれぞ
    れの第２の電圧振幅を規定する第２のセンス電位を供給
    するための複数の第２の電位供給線と、 リフレッシュ時に、前記複数のセンスアンプ手段を動作
    させるために活性化されるセンスアンプ活性線と、 前記複数のセンスアンプ手段のそれぞれに対応して設け
    られ、書込時および読出時に、前記複数のセンスアンプ
    手段を動作させるために活性化される複数のセンスアン
    プ選択線と、 前記第１の電位供給線および前記複数のセンスアンプ手
    段との間にそれぞれ設けられ、各々が、前記センスアン
    プ活性線の電位を受け、そのセンスアンプ活性線が活性
    化された場合に、前記第１のセンス電位を前記複数のセ
    ンスアンプ手段にそれぞれ供給するための複数の第１の
    スイッチ手段と、 前記複数の第２の電位供給線および前記複数のセンスア
    ンプ手段の間にそれぞれ設けられ、各々が、対応する前
    記センスアンプ手段に対応する前記センスアンプ選択線
    の電位を受け、そのセンスアンプ選択線が活性化され、
    かつ、対応する前記第２の電位供給線が前記第２のセン
    ス電位を供給する場合に、対応するセンスアンプ手段に
    その第２のセンス電位を供給するための複数の第２のス
    イッチ手段とをさらに備えた、請求項６，９，１２，１
    ３，１５，１６，２５，２６または２８記載の半導体記
    憶装置。
  36. 【請求項３６】 前記複数のセンスアンプ手段は、第１
    のセンスアンプ手段および第２のセンスアンプ手段を含
    み、 前記ビット線対に交差する方向に配置され、前記ビット
    線および前記反転ビット線のそれぞれの電圧振幅を規定
    するセンス電位を供給するための電位供給線と、 前記ビット線対に交差する方向に配置され、前記第１の
    センスアンプ手段を動作させるために活性化される第１
    のセンスアンプ活性線と、 前記ビット線対に交差する方向に配置され、前記第２の
    センスアンプ手段を動作させるために活性化される第２
    のセンスアンプ活性線と、 前記電位供給線および前記第１のセンスアンプ手段の間
    に設けられ、前記第１のセンスアンプ活性線の電位を受
    け、その第１のセンスアンプ活性線が活性化された場合
    に、前記電位供給線のセンス電位を前記第１のセンスア
    ンプ手段に供給するための第１のスイッチ手段と、 前記電位供給線および前記第２のセンスアンプ手段の間
    に設けられ、前記第２のセンスアンプ活性線の電位を受
    け、その第２のセンスアンプ活性線が活性化された場合
    に、前記電位供給線のセンス電位を前記第２のセンスア
    ンプ手段に供給するための第２のスイッチ手段と、 リフレッシュ時に前記第１および第２のセンスアンプ活
    性線をともに活性化し、書込時および読出時に前記第１
    および第２のセンスアンプ活性線を選択的に活性化する
    センスアンプ活性線制御手段とをさらに備えた、請求項
    ６，９，１２，１３，１５，１６，２５，２６または２
    ８記載の半導体記憶装置。
  37. 【請求項３７】 前記複数のビット線対と、前記複数の
    センスアンプ手段との間にそれぞれ設けられ、活性化さ
    れた場合に、対応する前記ビット線対およびセンスアン
    プ手段の間を接続する複数のゲート手段と、 前記複数のビット線対に交差する方向に配置され、前記
    複数のゲート手段を活性化するための電位を前記複数の
    ゲート手段に供給するためのゲート活性線とをさらに備
    えた、請求項６，９，１２，１３，１５，１６，２５，
    ２６または２８記載の半導体記憶装置。
  38. 【請求項３８】 前記複数のセンスアンプ手段は、第１
    のセンスアンプ手段および第２のセンスアンプ手段を含
    み、 前記ビット線対に交差する方向に配置され、第１のセン
    スアンプ手段に対応する前記ビット線および前記反転ビ
    ット線のそれぞれの電圧振幅を規定するセンス電位を供
    給するための第１の電位供給線と、 前記ビット線対に交差する方向に配置され、第２のセン
    スアンプ手段に対応する前記ビット線および前記反転ビ
    ット線のそれぞれの電圧振幅を規定するセンス電位を供
    給するための第２の電位供給線と、 前記ビット線対に交差する方向に配置され、リフレッシ
    ュ時、書込時および読出時に前記第１または第２のセン
    スアンプ手段を動作させるために活性化されるセンスア
    ンプ活性線と、 前記第１の電位供給線および前記第１のセンスアンプ手
    段の間に設けられ、前記センスアンプ活性線の電位を受
    け、そのセンスアンプ活性線が活性化され、かつ、前記
    第１の電位供給線が前記センス電位を供給する場合に、
    そのセンス電位を前記第１のセンスアンプ手段に供給す
    るための第１のスイッチ手段と、 前記第２の電位供給線および前記第２のセンスアンプ手
    段の間に設けられ、前記センスアンプ活性線の電位を受
    け、そのセンスアンプ活性線が活性化され、かつ、前記
    第２の電位供給線が前記センス電位を供給する場合に、
    そのセンス電位を前記第２のセンスアンプ手段に供給す
    るための第２のスイッチ手段と、 リフレッシュ時に、前記第１および第２の電位供給線に
    それぞれ前記センス電位を供給し、書込時および読出時
    に、前記第１または第２の電位供給線に前記センス電位
    を選択的に供給するセンス電位制御手段とをさらに備え
    た、請求項６，９，１２，１３，１５，１６，２５，２
    ６または２８記載の半導体記憶装置。
  39. 【請求項３９】 前記複数のセンスアンプ手段のそれぞ
    れに対応し、前記複数のビット線対と並列配置され、前
    記複数のセンスアンプ手段を選択的に動作させるために
    選択的に活性化される複数のセンスアンプ選択線と、 前記複数のビット線対のそれぞれに対応し、前記複数の
    ビット線対と並列配置された複数のデータ線対と、 前記複数のビット線対に交差する方向に配置され、前記
    複数のビット線対の電位を、前記データ線対へ転送させ
    るために活性化される転送制御線と、 前記複数のビット線対および前記複数のデータ線対の対
    応するものの間にそれぞれ接続され、各々が、前記転送
    制御線の電位を受け、前記転送制御線が活性化された場
    合に、各前記ビット線対の電位を、対応する前記データ
    線対へ転送するための複数のゲート手段とをさらに備
    え、 前記複数のセンスアンプ手段は、対応する前記センスア
    ンプ選択線が活性化された場合に活性化される、請求項
    ６，９，１２，１３，１５，１６，２５，２６または２
    ８記載の半導体記憶装置。
  40. 【請求項４０】 前記複数のセンスアンプ手段のそれぞ
    れに対応し、前記複数のビット線対と並列配置され、前
    記複数のセンスアンプ手段を選択的に動作させるために
    選択的に活性化される複数のセンスアンプ選択線と、 前記複数のビット線対に交差する方向に配置され、前記
    複数のビット線対の電位を選択的に受けるデータ線対
    と、 前記複数のビット線対と交差する方向に配置され、前記
    複数のビット線対の電位を前記データ線対へ転送させる
    ために活性化される転送制御線と、 前記複数のビット線対のそれぞれに対応し、前記複数の
    ビット線対および前記データ線対の間にそれぞれ接続さ
    れ、各々が、前記転送制御線の電位を受け、その転送制
    御線が活性化された場合に、各前記ビット線対の電位を
    前記データ線対へ転送するための複数のゲート手段とを
    さらに備え、 前記複数のセンスアンプ手段の各々は、対応する前記セ
    ンスアンプ選択線が選択された場合に活性化される、請
    求項６，９，１２，１３，１５，１６，２５，２６また
    は２８記載の半導体記憶装置。
  41. 【請求項４１】 前記複数のデータ線対の各々は、デー
    タ線および反転データ線を含み、 前記複数のゲート手段の各々は、 対応する前記ビット線対のビット線の電位を受けるゲー
    ト電極を有し、前記データ線および前記転送制御線の間
    に接続された第１のトランジスタと、 対応する前記ビット線対の反転ビット線の電位を受ける
    ゲート電極を有し、前記反転データ線および前記転送制
    御線の間に接続された第２のトランジスタとを含む、請
    求項４０記載の半導体記憶装置。
  42. 【請求項４２】 前記複数のセンスアンプ手段のそれぞ
    れに対応し、前記複数のビット線対と並列配置され、前
    記複数のセンスアンプ手段を選択的に動作させるために
    選択的に活性化される複数のセンスアンプ選択線と、 前記複数のビット線対に交差する方向に配置され、前記
    複数のビット線対の電位を選択的に受けるデータ線対
    と、 前記複数のビット線対と交差する方向に配置され、前記
    複数のビット線対の電位を前記データ線対へ転送させる
    ために活性化される転送制御線と、 前記複数のビット線対のそれぞれに対応し、前記複数の
    ビット線対および前記データ線対の間にそれぞれに接続
    され、各々が、対応するビット線対の電位を前記データ
    線対へ転送するための複数のゲート手段とをさらに備
    え、 前記複数のゲート手段の各々は、 前記転送制御線の電位を受け、前記転送制御線が活性化
    された場合に、対応するビット線対の電位を前記データ
    線対へ転送可能にする第１のトランジスタ手段と、 対応する前記センスアンプ選択線の電位を受け、そのセ
    ンスアンプ選択線が活性化させた場合に、対応するビッ
    ト線対の電位を前記データ線対へ転送可能にする第２の
    トランジスタ手段とを含み、前記第１および第２のトラ
    ンジスタ手段を介して、対応するビット線対の電位を前
    記データ線対へ転送し、 前記複数のセンスアンプ手段は、対応するセンスアンプ
    活性線が活性化された場合に活性化される、請求項６，
    ９，１２，１３，１５，１６，２５，２６または２８記
    載の半導体記憶装置。
  43. 【請求項４３】 各々が、ビット線および反転ビット線
    を有し、並列配置された複数のビット線対と、 前記複数のビット線対に交差して配置され、データの読
    出時に所定の電位されるワード線と、 前記複数のビット線対と前記ワード線との交点にそれぞ
    れ配置され、各々が、交差するビット線対およびワード
    線に接続された複数のメモリセルとを備え、 各前記ビット線対に接続された前記メモリセルは、 第１および第２の電極を有し、その第１の電極が前記反
    転ビット線に接続されたキャパシタと、 前記ワード線の電位を受けるゲート電極を有し、前記第
    ２の電極および前記ビット線の間に接続されたＭＯＳト
    ランジスタとを含み、 各々が、少なくとも２対の前記ビット線対に対応して設
    けられ、対応するそれらのビット線対の電位差を選択的
    に検知し増幅するための複数のセンスアンプ手段と、 前記複数のセンスアンプ手段のそれぞれに対応し、前記
    複数のビット線対と並列配置され、前記複数のセンスア
    ンプ手段を選択的に動作させるために選択的に活性化さ
    れる複数のセンスアンプ選択線とをさらに備え、 前記複数のセンスアンプ手段の各々は、対応するセンス
    アンプ選択線が活性化された場合に活性化され、 前記複数のビット線対のそれぞれに対応し、前記複数の
    ビット線対と交差する方向に配置され、対応する前記ビ
    ット線対の電位を、それに対応する前記センスアンプ手
    段へ伝達させるために選択的に活性化される複数のビッ
    ト線対選択線と、 前記複数のビット線対のそれぞれに対応して設けられ、
    前記複数のビット線対および前記センスアンプ手段の間
    にそれぞれ接続され、各々が、対応するビット線対選択
    線の電位を受け、対応するビット線対の電位を、それに
    対応する前記センスアンプ手段へ伝達するための複数の
    ゲート手段とをさらに備え、 前記複数のセンスアンプ手段の各々は、前記データの読
    出時に、選択されたビット線対の電位を、そのメモリセ
    ルにおいて前記ＭＯＳトランジスタが前記所定の電位に
    応答して導通することが可能な前記第２の電極の電位を
    得る第１のレベルにし、選択されていないビット線対の
    電位を、そのメモリセルにおいて前記ＭＯＳトランジス
    タが前記所定の電位に応答して導通することが不可能に
    なる前記第２の電極の電位を得る第２のレベルにする、
    半導体記憶装置。
  44. 【請求項４４】 各々がビット線および反転ビット線を
    有し、並列配置された複数のビット線対と、 前記複数のビット線対に交差して配置され、データの読
    出時に選択的に活性化される複数のワード線と、 前記複数のビット線対と前記複数のワード線との交点に
    それぞれ配置され、各々が、交差するビット線対および
    ワード線に接続された複数のメモリセルとを備え、 各前記ビット線対に接続された前記メモリセルは、 第１および第２の電極を有し、その第２の電極が前記ビ
    ット線に接続されたキャパシタと、 前記ワード線の電位を受けるゲート電極を有し、前記第
    ２の電極および前記反転ビット線の間に接続されたＭＯ
    Ｓトランジスタとを含み、 隣り合う２対のビット線対において、一方のビット線対
    に接続された前記メモリセルと、他方のビット線対に接
    続された前記メモリセルとが互いに異なる前記ワード線
    に接続されており、 各々が、少なくとも１対の前記ビット線対を隔てて配置
    された少なくとも２対の前記ビット線に対応して設けら
    れ、対応するそれらのビット線対の電位差を選択的に検
    知し増幅するための複数のセンスアンプ手段と、 前記複数のビット線対のそれぞれに対応し、前記複数の
    ビット線対と交差する方向に配置され、対応する前記ビ
    ット線対の電位をそれに対応する前記センスアンプ手段
    へ伝達させるために選択的に活性化される複数のビット
    線対選択線と、 前記複数のビット線対のそれぞれに対応して設けられ、
    前記複数のビット線対および前記センスアンプ手段の間
    にそれぞれ接続され、各々が、対応する前記ビット線対
    選択線の電位を受け、そのビット線対選択線が活性化さ
    れた場合に、対応するビット線対の電位を、それに対応
    する前記センスアンプ手段へ伝達するための複数のゲー
    ト手段とをさらに備えた、半導体記憶装置。
  45. 【請求項４５】 並列配置された複数のワード線と、 前記複数のワード線に交差して配置された複数の電極ノ
    ードと、 前記複数のワード線に交差し、前記複数の電極ノードに
    並んで配置された複数のビット線とを備え、 前記複数のビット線の各々は、隣り合う２つの前記電極
    ノードに対応して設けられ、かつ、それらの間に配置さ
    れており、 隣り合う前記電極ノードおよび前記ビット線と各前記ワ
    ード線との交点にそれぞれ配置され、各々が、交差する
    電極ノード、ビット線およびワード線に接続された複数
    のメモリセルとをさらに備え、 各前記ビット線およびそれに対応する２つの電極ノード
    に接続された複数の前記メモリセルは、 一方の前記電極ノードおよび前記ビット線に接続された
    第１のメモリセルと、 他方の電極ノードおよび前記ビット線に接続された第２
    のメモリセルとを含み、 前記第１のメモリセルは、 第１および第２の電極を有し、その第１の電極が前記一
    方の電極ノードに接続された第１のキャパシタと、 前記第１の前記ワード線の電位を受けるゲート電極を有
    し、前記第１の電極および前記ビット線の間に接続され
    た第１のＭＯＳトランジスタとを含み、 前記第２のメモリセルは、 第３および第４の電極を有し、その第３の電極が前記他
    方の電極ノードに接続された第２のキャパシタと、 第２の前記ワード線の電位を受けるゲート電極を有し、
    前記第３の電極および前記ビット線の間に接続された第
    ２のＭＯＳトランジスタとを含み、 前記第１のメモリセルが接続された前記電極ノードおよ
    び前記ビット線の複数の対に対応して設けられ、それら
    の複数の対のものの電位差を選択的に検知し増幅するた
    めの第１のセンスアンプ手段と、 前記第２のメモリセルが接続された前記電極ノードおよ
    び前記ビット線の複数の対に対応して設けられ、それら
    の複数の対のものの電位差を選択的に検知し増幅するた
    めの第２のセンスアンプ手段と、 前記電極ノードおよび前記ビット線の複数の対のそれぞ
    れに対応し、前記複数の電極ノードおよび前記複数のビ
    ット線と交差する方向に配置され、対応する電極ノード
    およびビット線の対の電位を、それに対応する第１また
    は第２のセンスアンプ手段へ伝達させるために選択的に
    活性化される複数の選択線と、 前記電極ノードおよび前記ビット線の複数の対のそれぞ
    れに対応して設けられ、それらの対と、対応する前記第
    １または第２のセンスアンプ手段との間にそれぞれ接続
    され、各々が、対応する前記選択線の電位を受け、その
    選択線が活性化された場合に、対応する電極ノードおよ
    びビット線の対の電位を、その対に対応する前記第１ま
    たは第２のセンスアンプ手段に伝達するための複数のゲ
    ート手段とをさらに備えた、半導体記憶装置。
  46. 【請求項４６】 各々が金属よりなる複数の第１のワー
    ド線と、 前記複数の第１のワード線に沿って並列配置され、各々
    がポリシリコンを含み、各前記第１のワード線に複数箇
    所で接続された複数の第２のワード線と、 前記複数の第２のワード線に交差する方向に配置された
    複数のビット線と、 前記複数の第２のワード線および前記複数のビット線の
    交点にそれぞれ配置され、各々が、各前記第２のワード
    線および各前記ビット線に接続された複数のメモリセル
    とを備え、 前記複数の第２のワード線は、隣り合う２つのものが同
    じ複数の箇所で１つの前記第１のワード線に接続され
    た、半導体記憶装置。
  47. 【請求項４７】 各々が金属よりなる複数の第１のワー
    ド線と、 前記複数の第１のワード線に沿って並列配置され、各々
    がポリシリコンを含み、各前記第１のワード線に複数箇
    所で接続された複数の第２のワード線と、 前記複数の第２のワード線に交差する方向に配置された
    複数のビット線対と、 前記複数の第２のワード線および前記複数のビット線対
    の交点にそれぞれ配置され、各々が、各前記第２のワー
    ド線および各前記ビット線対に接続された複数のメモリ
    セルとを備え、 前記複数の第２のワード線は、隣り合う２つのものが同
    じ複数の箇所で１つの前記第１のワード線に接続され
    た、半導体記憶装置。
  48. 【請求項４８】 半導体基板上に形成された半導体記憶
    装置であって、 各々が、ビット線および反転ビット線を有し、並列配置
    された複数のビット線対と、 前記複数のビット線対と交差して配置された複数のワー
    ド線と、 前記複数のビット線対および前記複数のワード線の交点
    にそれぞれ配置され、各々が、交差するビット線対およ
    びワード線に接続された複数のメモリセルとを備え、 各前記ビット線対に接続されたメモリセルは、そのビッ
    ト線対のビット線および反転ビット線の間に直列に接続
    されたキャパシタおよびＭＯＳトランジスタを含み、 前記キャパシタは、 前記メモリセルごとに分離されて形成された下部電極
    と、 前記下部電極上に形成され、高誘電体よりなる誘電体薄
    膜と、 前記下部電極上に前記誘電体薄膜を介在して形成され、
    前記ビット線対の配列のピッチで分割された上部電極と
    を含む、半導体記憶装置。
  49. 【請求項４９】 前記誘電体薄膜は、前記高誘電体に代
    えて、強誘電体よりなる、請求項４８記載の半導体記憶
    装置。
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