JPH023153A - バックバイアス電圧発生回路 - Google Patents
バックバイアス電圧発生回路Info
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- JPH023153A JPH023153A JP63267990A JP26799088A JPH023153A JP H023153 A JPH023153 A JP H023153A JP 63267990 A JP63267990 A JP 63267990A JP 26799088 A JP26799088 A JP 26799088A JP H023153 A JPH023153 A JP H023153A
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- bias voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体メモリ装置の回路に係り、特に、半導
体メモリ装置において使用するバックバイアス電圧発生
回路に関するものである。
体メモリ装置において使用するバックバイアス電圧発生
回路に関するものである。
［従来の技術］
最近、半導体装置においては、装置の性能を向上させ、
またリードピン数を減らすために、バックバイアス電圧
発生回路を半導体チップに一体に形成することが行われ
ている。
またリードピン数を減らすために、バックバイアス電圧
発生回路を半導体チップに一体に形成することが行われ
ている。
例えば、Ｐ型半導体基板上に一体に形成されたバックバ
イアス電圧発生回路より発生された負電圧（通常−２■
、またはそれ以下）を前記Ｐ型半導体基板に印加するこ
とにより、半導体基板上に形成されるトランジスタ等の
スレッショルド１Ｍ圧（Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔ
ａｇｅ）を安定させることができるし、また、接合容量
（Ｊｕｎｃｔｌｏｎ Ｃａｐａｃｉｔａｎｃｅ）が減
少するので、動作速度の向上、漏洩電流の減少等の特性
の改善を図ることができる。
イアス電圧発生回路より発生された負電圧（通常−２■
、またはそれ以下）を前記Ｐ型半導体基板に印加するこ
とにより、半導体基板上に形成されるトランジスタ等の
スレッショルド１Ｍ圧（Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔ
ａｇｅ）を安定させることができるし、また、接合容量
（Ｊｕｎｃｔｌｏｎ Ｃａｐａｃｉｔａｎｃｅ）が減
少するので、動作速度の向上、漏洩電流の減少等の特性
の改善を図ることができる。
［発明が解決しようとする課ｗｉ］
上記のような性能の向上は、バックバイアス電圧の変動
が電源供給電圧に対して一定範囲に保たれている場合に
保障されるが、実際には、半導体メモリ装置に外部より
印加される電源供給電圧は、外部回路の要因あるいは雑
音の影響で変動する場合が多い。
が電源供給電圧に対して一定範囲に保たれている場合に
保障されるが、実際には、半導体メモリ装置に外部より
印加される電源供給電圧は、外部回路の要因あるいは雑
音の影響で変動する場合が多い。
従って、従来のバックバイアス電圧発生回路は、前記の
ような電源供給電圧が変動する場合にも、半導体回路に
対して不利な影響を及ぼすものであった。
ような電源供給電圧が変動する場合にも、半導体回路に
対して不利な影響を及ぼすものであった。
従来、バックバイアス電圧発生回路は、概ね、バックバ
イアス電圧レベルを発生するチャージポンピング（Ｃｈ
ａｒｇｅ Ｐｕｍｐｉｎｇ）部と、チャージポンピング
部を駆動させるリング発振回路（Ｒｌｎｇ Ｏｓｃ目１
ａｔｏｒ）部と、バックバイアス電圧レベル検出部（Ｌ
ｅｖｅｌ Ｄｅｔｅｃｔｏｒ）とで構成されているが、
前記バンクバイアス電圧レベル検出部は、バックバイア
ス電圧に対するクランプレベル（Ｃｌａｍｐｌｎｇ Ｌ
ｅｖｅｌ）が電源供給電圧の変動によって変化するので
、当該クランプレベルの変化によってバックバイアス電
圧レベルが変化してしまう。
イアス電圧レベルを発生するチャージポンピング（Ｃｈ
ａｒｇｅ Ｐｕｍｐｉｎｇ）部と、チャージポンピング
部を駆動させるリング発振回路（Ｒｌｎｇ Ｏｓｃ目１
ａｔｏｒ）部と、バックバイアス電圧レベル検出部（Ｌ
ｅｖｅｌ Ｄｅｔｅｃｔｏｒ）とで構成されているが、
前記バンクバイアス電圧レベル検出部は、バックバイア
ス電圧に対するクランプレベル（Ｃｌａｍｐｌｎｇ Ｌ
ｅｖｅｌ）が電源供給電圧の変動によって変化するので
、当該クランプレベルの変化によってバックバイアス電
圧レベルが変化してしまう。
電源供給電圧の変動により、バックバイアス電圧が大き
く下降した場合には、ＭＯ８電界効果トランジスタのソ
ースとドレインの接合部の逆バイアス（ｒｅｖｅｒｓｅ
ｂｉａｓ）が増加して破壊（ｂｒｅａｋ−ｄ。
く下降した場合には、ＭＯ８電界効果トランジスタのソ
ースとドレインの接合部の逆バイアス（ｒｅｖｅｒｓｅ
ｂｉａｓ）が増加して破壊（ｂｒｅａｋ−ｄ。
ｖｎ）を引き起こすし、また、ＤＲＡＭ （Ｄｙｎａｍ
ｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のス
トレージセル（Ｓｔａｒａｇｅ Ｃｅ１ｌ）の接合部位
に対しても、同様に、逆バイアスが増加して破壊を引き
起こすことになる。
ｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のス
トレージセル（Ｓｔａｒａｇｅ Ｃｅ１ｌ）の接合部位
に対しても、同様に、逆バイアスが増加して破壊を引き
起こすことになる。
逆に、バックバイアス電圧が接地電圧より上昇した場合
には、前記接合部で順バイアス（ｆｏｒｗａｒｄ ｂｌ
ａｓ）がかかり、回路動作が行われない危険がある。
には、前記接合部で順バイアス（ｆｏｒｗａｒｄ ｂｌ
ａｓ）がかかり、回路動作が行われない危険がある。
本発明は、上記の課題を解決するものであって、１！源
供給電圧変動してもバックバイアスクランプレベルを略
一定に保つレベル検出回路を具備するバックバイアス電
圧発生回路を提供することを目的とするものである。
供給電圧変動してもバックバイアスクランプレベルを略
一定に保つレベル検出回路を具備するバックバイアス電
圧発生回路を提供することを目的とするものである。
［課題を解決するための手段］
上記の目的を達成するために、本発明のバックバイアス
電圧発生回路は、電源供給電圧と、バックバイアス電圧
を両端とする電圧ディバイダーと、前記電圧ディバイダ
ーによってディバイドされた電圧を入力とし、その出力
でリングオシレータの動作を制御するようにするＣＭＯ
Ｓインバータとで構成され、前記電源供給電圧とは無関
係に一定レベルでバックバイアス電圧を保持することを
特徴とする。
電圧発生回路は、電源供給電圧と、バックバイアス電圧
を両端とする電圧ディバイダーと、前記電圧ディバイダ
ーによってディバイドされた電圧を入力とし、その出力
でリングオシレータの動作を制御するようにするＣＭＯ
Ｓインバータとで構成され、前記電源供給電圧とは無関
係に一定レベルでバックバイアス電圧を保持することを
特徴とする。
［実施例コ
以下、図面を参照しつつ本発明の実施例について説明す
る。
る。
第１図は、本発明によるバックバイアス電圧発生回路の
回路図を示す図面である。
回路図を示す図面である。
第１図において、１０は発振回路、２ｏはバッファ回路
、３０はチャージポンプ回路、４ｏはバックバイアス電
圧レベル検知回路（Ｌｅｖｅｌ Ｄｅｔｅｃｔｏｒ）を
示す。
、３０はチャージポンプ回路、４ｏはバックバイアス電
圧レベル検知回路（Ｌｅｖｅｌ Ｄｅｔｅｃｔｏｒ）を
示す。
発振回路１０は、通常のインバータで構成されたリング
発振回路、またはシュミットトリガ−回路とゲート回路
とで構成されており、矩形波を発生する。
発振回路、またはシュミットトリガ−回路とゲート回路
とで構成されており、矩形波を発生する。
バッファ回路２０は、発振回路１ｏの出力を入力し、発
振回路１０より発生された矩形波を電源供給電圧Ｖｃｃ
と接地電圧Ｖ ｓ ｓの大きさを育する矩形波として
発生して出力する。
振回路１０より発生された矩形波を電源供給電圧Ｖｃｃ
と接地電圧Ｖ ｓ ｓの大きさを育する矩形波として
発生して出力する。
チャージポンプ回路３０は、バッファ回路２０の出力を
入力して、バックバイアス電圧を出力するキャパシタ１
と、ＭＯＳトランジスタ２および３とで構成されされて
いる。
入力して、バックバイアス電圧を出力するキャパシタ１
と、ＭＯＳトランジスタ２および３とで構成されされて
いる。
バックバイアス電圧レベル検知回路４０は、チャージポ
ンプ回路３０の出力を入力し、電源供給電圧ｖｃｅの変
動によるバックバイアス電圧の変動を検知し、電源供給
電圧ＶＣＣの変化に鈍く変化する出力を発振回路１０に
出力する。
ンプ回路３０の出力を入力し、電源供給電圧ｖｃｅの変
動によるバックバイアス電圧の変動を検知し、電源供給
電圧ＶＣＣの変化に鈍く変化する出力を発振回路１０に
出力する。
発振回路１０より出力される矩形波の周波数は、通常３
〜１２ＭＨｚであり、デユーティサイクル１であるもの
が用いられる。
〜１２ＭＨｚであり、デユーティサイクル１であるもの
が用いられる。
チャージポンプ回路３ｏには大容量を有するＭＯＳキャ
パシタ１が使用され、当該キャパシタ１の一方の電極は
バッファ回路２ｏの出力側と接続され、他方の電極はノ
ード１２と接続される。ノ−ド１２にはＮ型ＭＯＳトラ
ンジスタ２のドレインが接続され、ソース側は接地電圧
Ｖｓｓ （＝ Ｑ Ｖ）に接続され、ゲートはノード１
２に接続されている。
パシタ１が使用され、当該キャパシタ１の一方の電極は
バッファ回路２ｏの出力側と接続され、他方の電極はノ
ード１２と接続される。ノ−ド１２にはＮ型ＭＯＳトラ
ンジスタ２のドレインが接続され、ソース側は接地電圧
Ｖｓｓ （＝ Ｑ Ｖ）に接続され、ゲートはノード１
２に接続されている。
ノード１４はＮ型ＭＯＳトランジスタ３のゲートト接続
され、Ｎ型ＭＯＳトランジスタ３のドレインおよびソー
スは、それぞれノード１２および１４に接続されている
。
され、Ｎ型ＭＯＳトランジスタ３のドレインおよびソー
スは、それぞれノード１２および１４に接続されている
。
第１図に示すバックバイアス電圧発生回路の動作は次の
ようである。
ようである。
発振回路１０より出力された矩形波は、バッファ回路２
０で電源供給電圧Ｖ ｅ ｅ と接地電圧ＶＳＳのレベ
ルを存する矩形波に変換され、ライン１１に出力され、
ＭＯＳキャパシタ１に人力される。
０で電源供給電圧Ｖ ｅ ｅ と接地電圧ＶＳＳのレベ
ルを存する矩形波に変換され、ライン１１に出力され、
ＭＯＳキャパシタ１に人力される。
なお、ＭＯＳキャパシタ１の入力端子は、ソースとドレ
インを共通に接続して形成することができる。この時、
前記ＭＯＳキヤパンタ１の出力端子はゲート電極になり
、ノード１２と接続される。
インを共通に接続して形成することができる。この時、
前記ＭＯＳキヤパンタ１の出力端子はゲート電極になり
、ノード１２と接続される。
いま、キャパシタ１に入力される信号が矩形波の立ち上
がり（アップエツジ： Ｕｐ ｅｄｇｅ又はＲｌｓＩｎ
ｇ ｅｄｇｅ）であれば、Ｖｃｃ電圧はキャパシタ１を
充電してトランジスタ２が導通ずるようになる。
がり（アップエツジ： Ｕｐ ｅｄｇｅ又はＲｌｓＩｎ
ｇ ｅｄｇｅ）であれば、Ｖｃｃ電圧はキャパシタ１を
充電してトランジスタ２が導通ずるようになる。
この時、トランジスタ３はオフ状態にある。その後、矩
形波の立ち下がり（ダウンエツジ： ｄｏｗｎ ｅｄｇ
ｅ）がキャパシタ１の入力端子に入力されると、キャパ
シタ１の出力ライン上の７−ド１２は負電圧になり、ト
ランジスタ２はオフ状態になる。
形波の立ち下がり（ダウンエツジ： ｄｏｗｎ ｅｄｇ
ｅ）がキャパシタ１の入力端子に入力されると、キャパ
シタ１の出力ライン上の７−ド１２は負電圧になり、ト
ランジスタ２はオフ状態になる。
この時、トランジスタ３のゲートが接続されたノード１
４の電圧が、ノード１４の負電圧よりトランジスタ３の
スレッショルド電圧以上に高くなれば、トランジスタ３
は導通するようになり、負の電荷が７−ド１２よりトラ
ンジスタ３を通じてノード１４に伝達され、バックバイ
アス電圧Ｖａ＠は負電圧になる。しかし、ノード１２の
電圧がノード１４の電圧より前記スレッショルド電圧以
下に低ければ、トランジスタ３はオフ状態になり、ノー
ド１４を通じて出力するバックバイアス電圧は、元来の
バックバイアス電圧を維持するようになり、安定された
バックバイアス電圧を半導体基板に供給するようになる
。
４の電圧が、ノード１４の負電圧よりトランジスタ３の
スレッショルド電圧以上に高くなれば、トランジスタ３
は導通するようになり、負の電荷が７−ド１２よりトラ
ンジスタ３を通じてノード１４に伝達され、バックバイ
アス電圧Ｖａ＠は負電圧になる。しかし、ノード１２の
電圧がノード１４の電圧より前記スレッショルド電圧以
下に低ければ、トランジスタ３はオフ状態になり、ノー
ド１４を通じて出力するバックバイアス電圧は、元来の
バックバイアス電圧を維持するようになり、安定された
バックバイアス電圧を半導体基板に供給するようになる
。
第２図は、第１図のバックバイアス電圧レベル検知部の
１具体例の回路図を示すものである。
１具体例の回路図を示すものである。
バックバイアス電圧はノード２１に印加される。
また、ノード２１にはＰ型ＭＯ８トランジスタ４１のド
レインとゲートが接続され、Ｐ型ＭＯＳトランジスタ４
１のソースと電源供給電圧Ｖｃｃの間には、そのゲート
が電源供給電圧Ｖｃｃに接続されたＮ型ＭＯＳトランジ
スタ４２と、そのゲートが接地電圧ＶＳＳに接続された
Ｐ型ＭＯＳトランジスタ４３が直列に接続されている。
レインとゲートが接続され、Ｐ型ＭＯＳトランジスタ４
１のソースと電源供給電圧Ｖｃｃの間には、そのゲート
が電源供給電圧Ｖｃｃに接続されたＮ型ＭＯＳトランジ
スタ４２と、そのゲートが接地電圧ＶＳＳに接続された
Ｐ型ＭＯＳトランジスタ４３が直列に接続されている。
前記Ｎ型ＭＯＳトランジスタ４２とＰ型ＭＯ３トランジ
スタ４３の接続ノード２２には、ＭＯＳトランジスタ４
４．４５で構成されたＣＭＯＳインバータが接続されて
おり、当ｉｃＭＯｓインバータの出力ノード２４より出
力される電圧は、第１図に示す通り、発振回路１０に入
力される。
スタ４３の接続ノード２２には、ＭＯＳトランジスタ４
４．４５で構成されたＣＭＯＳインバータが接続されて
おり、当ｉｃＭＯｓインバータの出力ノード２４より出
力される電圧は、第１図に示す通り、発振回路１０に入
力される。
ノード２１にドレインとゲートが接続されたＰ型トラン
ジスタ４１は、バックバイアス電圧Ｖｔ＋ｓをバックバ
イアス電圧レベル検知回路４０にスイッチするダイオー
ドの役割をし、電源供給電圧と接地電圧にゲートが接続
されたトランジスタ４２．４３は、電圧をディバイダー
（分圧）する抵抗の役割をする。
ジスタ４１は、バックバイアス電圧Ｖｔ＋ｓをバックバ
イアス電圧レベル検知回路４０にスイッチするダイオー
ドの役割をし、電源供給電圧と接地電圧にゲートが接続
されたトランジスタ４２．４３は、電圧をディバイダー
（分圧）する抵抗の役割をする。
トランジスタ４２と４３は、常にオンになっている状態
であり、これらの抵抗値をそれぞれＲＩ＋Ｒ２とすると
、トランジスタ４１に接続されたバックバイアス電圧Ｖ
ｓ ｓによりノード２２の電圧Ｖ、は下記の通りであ
る。
であり、これらの抵抗値をそれぞれＲＩ＋Ｒ２とすると
、トランジスタ４１に接続されたバックバイアス電圧Ｖ
ｓ ｓによりノード２２の電圧Ｖ、は下記の通りであ
る。
ここでｖＴはトランジスタ４１のスレッショルド電圧で
ある。
ある。
上記の式から明らかなように、バックバイアス電圧Ｖ８
Ｂがある一定値以下になれば、ノード２２の電圧が下が
り、トランジスタ４４と４５からなるインバータ５０の
出力が変わり、発振回路１０の動作を停止させ、ｖｅｌ
ｌが元の値に戻るまでバックバイアス電圧発生回路を不
動作とするために、■＠θのレベルを維持する。
Ｂがある一定値以下になれば、ノード２２の電圧が下が
り、トランジスタ４４と４５からなるインバータ５０の
出力が変わり、発振回路１０の動作を停止させ、ｖｅｌ
ｌが元の値に戻るまでバックバイアス電圧発生回路を不
動作とするために、■＠θのレベルを維持する。
一方、インバータ５０を構成するトランジスタ４４とト
ランジスタ４５の製造工程要因と、素子の構造によって
決定られる利得率（Ｇａｉｎ ｆａｃｔｏｒ）β１、β
２を β１＝□μｍ°ＣＩ Ｌｌ ここで、Ｖ□、Ｖｔａはそれぞれトランジスタ４４と４
５のスレッショルド電圧である。
ランジスタ４５の製造工程要因と、素子の構造によって
決定られる利得率（Ｇａｉｎ ｆａｃｔｏｒ）β１、β
２を β１＝□μｍ°ＣＩ Ｌｌ ここで、Ｖ□、Ｖｔａはそれぞれトランジスタ４４と４
５のスレッショルド電圧である。
いま、Ｖｔ＋ニー０．８Ｖ１ Ｖｔｔ＝：０．７Ｖと仮
定して、電源供給電圧とβ比率（β２／β１）の変化に
よるロジックスレッシ１ルド電圧Ｖ、の変化を見れば、
β２＝□μ２ΦＣ２ （ただし、Ｗ＋、Ｗａはチャンネルの幅、Ｌｌ、Ｌ２は
チャンネルの長さ、μ２．μ２はチャンネルでの電子の
宵効表面移動度、ＣＩ＋ＣＩはゲート酸化膜によるキャ
パシタである。） と定義した時、インバータ５０の入力電圧と出力電圧が
同じ電圧ｖ１、即ち、ロジックスレッショルド電圧であ
るとすれば、■、は下記の式で表される。
定して、電源供給電圧とβ比率（β２／β１）の変化に
よるロジックスレッシ１ルド電圧Ｖ、の変化を見れば、
β２＝□μ２ΦＣ２ （ただし、Ｗ＋、Ｗａはチャンネルの幅、Ｌｌ、Ｌ２は
チャンネルの長さ、μ２．μ２はチャンネルでの電子の
宵効表面移動度、ＣＩ＋ＣＩはゲート酸化膜によるキャ
パシタである。） と定義した時、インバータ５０の入力電圧と出力電圧が
同じ電圧ｖ１、即ち、ロジックスレッショルド電圧であ
るとすれば、■、は下記の式で表される。
１＋（β２／β 、Ｉ／２
表１と第３図に示した通り、βが大きい程ロジックスレ
ッシールド電圧Ｖ、が電源供給電圧Ｖｃｅによって敏感
に変化する。ロジックスレッシシルト電圧Ｖ、が敏感に
変化するにしたがって、Ｖ＋＋ｅクランプレベルはβが
大きい程Ｖ ｃ ｃの変化が鈍く作用するようになる。
ッシールド電圧Ｖ、が電源供給電圧Ｖｃｅによって敏感
に変化する。ロジックスレッシシルト電圧Ｖ、が敏感に
変化するにしたがって、Ｖ＋＋ｅクランプレベルはβが
大きい程Ｖ ｃ ｃの変化が鈍く作用するようになる。
この結果を示したのが第４図である。
結局、ｖ■クランプレベルがＶｅｃに鈍く変化すれば、
第５図に示す測定結果のように、Ｖ＠’ａレベルがｖｃ
ｃに鈍くレベルが維持される。
第５図に示す測定結果のように、Ｖ＠’ａレベルがｖｃ
ｃに鈍くレベルが維持される。
［作用および発明の効果コ
以上の説明から明らかなように、本発明は、バックバイ
アス電圧レベル検知回路４０にインバータ５０を付加し
て、インバータ５０の入力端の電源供給電圧Ｖｃｃに対
する変化率と、インバータ５０のロジックスレッシロル
ド電圧Ｖ、のＶＣｅに対する変化率を利用し、 Ｒ＋ ／ （Ｒ＋＋ Ｒ＊） ’：：： １ ／ Ｃ１
＋ （β２／βＩ）コの条件になるようにして、ｖ■レ
ベルが高いＶｃＣでクランプされて、ｖｅｅ変化に対す
る安定された回路動作を保障する。
アス電圧レベル検知回路４０にインバータ５０を付加し
て、インバータ５０の入力端の電源供給電圧Ｖｃｃに対
する変化率と、インバータ５０のロジックスレッシロル
ド電圧Ｖ、のＶＣｅに対する変化率を利用し、 Ｒ＋ ／ （Ｒ＋＋ Ｒ＊） ’：：： １ ／ Ｃ１
＋ （β２／βＩ）コの条件になるようにして、ｖ■レ
ベルが高いＶｃＣでクランプされて、ｖｅｅ変化に対す
る安定された回路動作を保障する。
また、本発明は、逆バイアス電圧が通常の場合より低く
なるので、接合破壊の危険が少な（、また漏洩電流が減
少するので、ＤＲＡＭメモリ装置ではストレージセルの
データ保存時間が長くなり、リフレッシュ（Ｒｒｒｒｅ
ｓｈ）特性が向上される利点がある。
なるので、接合破壊の危険が少な（、また漏洩電流が減
少するので、ＤＲＡＭメモリ装置ではストレージセルの
データ保存時間が長くなり、リフレッシュ（Ｒｒｒｒｅ
ｓｈ）特性が向上される利点がある。
第１図は、本発明によるバックバイアス電圧光レベル感
知部の具体回路図。第３図は、インバーターのβ比率に
よるロジックスレッシロルド電圧の変化グラフ。第４図
は、インバーターのβ比率によるｖ■クランプレベルの
変化グラフ。第５図は、インバーターのβ比率によるｖ
■レベルの変化グラフ。 １０・・・発振回路、２０・・・バッファ回路、３０・
・・チャージポンプ回路、４０・・・バックバイアス電
圧レベル検知回路、５０・・・インバータ。 出 願 人 三星半導体通信株式会社代理人 弁理
士 菅 井 英 雄（外５名）主回路の回路図。第２図
は、バックバイアス電圧第 図 第 図 ■ＢＢ 第３図 第 図 ■Ｂｅ（Ｖ）
知部の具体回路図。第３図は、インバーターのβ比率に
よるロジックスレッシロルド電圧の変化グラフ。第４図
は、インバーターのβ比率によるｖ■クランプレベルの
変化グラフ。第５図は、インバーターのβ比率によるｖ
■レベルの変化グラフ。 １０・・・発振回路、２０・・・バッファ回路、３０・
・・チャージポンプ回路、４０・・・バックバイアス電
圧レベル検知回路、５０・・・インバータ。 出 願 人 三星半導体通信株式会社代理人 弁理
士 菅 井 英 雄（外５名）主回路の回路図。第２図
は、バックバイアス電圧第 図 第 図 ■ＢＢ 第３図 第 図 ■Ｂｅ（Ｖ）
Claims (3)
- （１）電源供給電圧と、バックバイアス電圧を両端とす
る電圧ディバイダーと、前記電圧ディバイダーによって
ディバイドされた電圧を入力とし、その出力でリングオ
シレータの動作を制御するようにするＣＭＯＳインバー
タとで構成され、前記電源供給電圧とは無関係に一定レ
ベルでバックバイアス電圧を保持することを特徴とする
バックバイアス電圧発生回路。 - （２）バックバイアス電圧がダイオードタイプのＭＯＳ
トランジスタを通じて電圧ディバイダーに連結されたこ
とを特徴とする請求項１記載のバックバイアス電圧発生
回路。 - （３）ＣＭＯＳインバータの出力がチャージポンプを動
作させるバッファを制御することを特徴とする請求項１
記載のバックバイアス電圧発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR12041 | 1987-10-30 | ||
| KR1019870012041A KR900006192B1 (ko) | 1987-10-30 | 1987-10-30 | 백 바이어스 전압 발생기 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023153A true JPH023153A (ja) | 1990-01-08 |
Family
ID=19265568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63267990A Pending JPH023153A (ja) | 1987-10-30 | 1988-10-24 | バックバイアス電圧発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH023153A (ja) |
| KR (1) | KR900006192B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6690226B2 (en) | 2000-05-24 | 2004-02-10 | Nec Corporation | Substrate electric potential sense circuit and substrate electric potential generator circuit |
| JP2007104673A (ja) * | 2005-09-29 | 2007-04-19 | Hynix Semiconductor Inc | 内部電圧発生回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6815803B1 (en) * | 2000-06-16 | 2004-11-09 | Infineon Technologies Ag | Multiple chip semiconductor arrangement having electrical components in separating regions |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6159688A (ja) * | 1984-08-31 | 1986-03-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPS634491A (ja) * | 1986-06-25 | 1988-01-09 | Hitachi Ltd | 半導体集積回路装置 |
-
1987
- 1987-10-30 KR KR1019870012041A patent/KR900006192B1/ko not_active Expired
-
1988
- 1988-10-24 JP JP63267990A patent/JPH023153A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6159688A (ja) * | 1984-08-31 | 1986-03-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPS634491A (ja) * | 1986-06-25 | 1988-01-09 | Hitachi Ltd | 半導体集積回路装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6690226B2 (en) | 2000-05-24 | 2004-02-10 | Nec Corporation | Substrate electric potential sense circuit and substrate electric potential generator circuit |
| JP2007104673A (ja) * | 2005-09-29 | 2007-04-19 | Hynix Semiconductor Inc | 内部電圧発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR890007291A (ko) | 1989-06-19 |
| KR900006192B1 (ko) | 1990-08-25 |
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