JPS634491A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、基板ハックバイアスミ圧発生回路を内蔵するダイナ
ミック型ＲＡＭ　（ランダム・アクセス・メモリ）等の
半導体記憶装置等に利用して有効な技術に関するもので
ある。

〔従来の技術〕

ＭＯＳＦＥＴ　（絶縁ゲート形電界効果トランジスタ）
で構成される半導体記憶装置においては、基板と各回路
素子との間の寄生容量を減少させる等のために有効な基
板ハックバイアス電圧を、内蔵する基板バックバイアス
電圧発生回路により形成することが、例えば特開昭５５
−１３５６６号公報等により公知である。このように基
板バックバイアス電圧発生回路を内蔵することによって
、＋５ｖの電源電圧Ｖｃｃによる単一電圧化と外部端子
の削減とを図ることができる。

〔発明が解決しようとする問題点〕

第５図及び第６図には、この発明に先立って本願発明者
等が開発した基板ハックバイアス発生回路の回路図と、
その出力特性を説明するための特性図が示されている。

第５図において、基板バックバイアス発生回路は、比較
的大きな電流供給能力を持つ電圧発生回路ｖＧｌと、比
較的小さな電流供給能力を持つ電圧発生回路ＶＣ２’　
を含む。

電圧発生回路ＶＣ，１は、基板バックバイアス電圧−ｖ
ｂｂのレベルをモニターするレベル検出回路ＬＶＭのレ
ベル検出出力信号又はダイナミック型ＲＡＭの選択状態
おいて形成される反転タイミング信号ｉπに従って選択
的に動作状態とされる発振回路Ｏ３Ｃｌの出力発振パル
ス信号によって、基板ハックバイアス電圧を発生する。

また、電圧発生回路ＶＧ２は、回路の電源電圧Ｖｃｃの
供給により、定常的に動作状態とされる発振回路０３０
２の出力発振パルス信号によって、基板バックバイアス
電圧を発生する。

ダイナミック型ＲＡ　Ｍの非選択状態において、基板ハ
ックバイアスミ圧発生回路から供給される電流１ｂｂは
、基板に流れるリーク電流を補う程度の小さな電流値で
あるため、上記電圧発生回路■Ｇ２の電流供給能力で充
分である。また、ダイナミック型ＲＡＭの選択状態及び
基板バックバイアス電圧−ｖｂｂの絶対値が所定のレベ
ル以下となった場合には、−時的に比較的大きな電流供
給能力が必要とされるため、電圧発生回路ＶＧＩ及びＶ
Ｏ２が同時に動作状態とされる。これにより、基板バッ
クバイアス発生回路の消費電力の削減を図っている。

しかしながら、このような基板バックバイアス発生回路
にはさらに次のような問題が残されていることが、本願
発明者等に明らかにされた。すなわち、電圧発生回路Ｖ
ＧＩ及びＶＯ２は、第５図に示されるように、ブースト
容量ＣＩ又はＣ２とダイオード形態のＮチャンネルＭＯ
３ＦＥＴＱ７゜Ｃ８又はＣ１３，Ｃ１４からなるチャー
ジポンプを用いており、これらのブースト容量及びＭＯ
ＳＦＥＴのサイズを適当に設定することによって、その
電流供給能力に差を持たせることができる。

また、これらの電圧発生回路の最大時の出力電圧とその
電圧電流特性は、第６図に示されるような特性となる。

すなわち、両型圧発生回路の最大時の出力電圧は、回路
の電源電圧をＶｃｃ、各Ｍ　Ｏ５ＦＥＴのしきい値電圧
をｖｔｈとすると、ともに−（Ｖｃｃ　−２Ｖ　ｔｈ）
となる。比較的小さな電流供給能力とされる電圧発生回
路ＶＧ２の出力電圧は、供給する電流の増加にともなっ
て急速にその絶対値が低下し、比較的大きな電流供給能
力とされる電圧発生回路ＶＧＩの出力電圧は、供給する
電流が増加してもそれほど大きな変化を示さず、緩やか
にその絶対値が低下する。

一方、半導体基板と電源電圧又は回路の接地電位との間
には、非常に大きな値の寄生容量があるため、所定の仕
様内における電源電圧Ｖｃｃの変動によって、基板バフ
クハイアス電圧−ｖｂｂの相対的な絶対値が変化する。

このうち、電源電圧Ｖｃｃが上昇して基板へツクバイア
ス電圧−ｖｂｂの絶対値が相対的に低くなるような場合
、レベル検出回路ＬＶＭのレベル検出によって電圧発生
回路ＶＧ１が動作し、その電流供給能力によって追随す
ることができる。しかし、電源電圧Ｖｃｃが低くなり基
板バックバイアス電圧−ｖｂｂの絶対値が相対的に高（
なる場合、基板効果によって各回路のＭＯＳＦＥＴのし
きい値電圧が大きくなるため、回路全体の動作速度が遅
（なってしまう。しかも、このような状態は、半導体基
板と電源電圧との間のリーク経路が少ないことから比較
的長い時間継続する。

これを防止するため、半導体基板と電源電圧又は接地電
位との間に適当なリーク経路を予め形成することで、い
わゆる電源バンプ対策を施す方法が開発されている。こ
のような方法を採った場合、ダイナミ７り型ＲＡＭの非
選択状態において、第６図に示すようなリーク電流１　
ｂｂｓが定常的に流され、電圧発生回路ＶＧ２の出力電
圧の絶対値は、その電流供給能力が比較的小さくされて
いることから低下し、最大値より小さな電圧−Ｖ　ｂｂ
ｓのような値となる。したがって、ダイナミック型ＲＡ
Ｍが選択状態とされ、比較的大きな電流供給能力とされ
る電圧発生回路ＶＧＩが同時に動作状態になると、基板
バックバイアス電圧−ｖｂｂは急速に低下し、−（Ｖｃ
ｃ　　２　Ｖｔｈ）のような電圧となる。

このような基板バックバイアス電圧−ｖｂｂの変化は、
半導体チップ内の全ての回路に影響し、その動作を不安
定なものとする。

この発明の目的は、さらに動作の安定化を図った高集積
で低消費電力の半導体記憶装置等の半導体集積回路装置
を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、チップ非選択状態において基板に流れるリー
ク電流に見合った比較的小さな電流供給能力を持つよう
にされる電圧発生回路のリーク電流供給時における出力
電圧が、比較的大きな電流供給能力を持つようにされる
他方の電圧発生回路がともに動作状態とされる時の出力
電圧とほぼ一致するようにするものである。

〔作　　用〕

上記した手段によれば、比較的小さな電流供給能力とさ
れる電圧発生回路のみが動作状態とされるスタンバイ状
態から、比較的大きな電流供給能力とされる電圧発生回
路が同時に動作状態とされるアクティブ状態への切り換
え時における基板バックバイアス電圧の変動を抑えるこ
とができ、さらに動作安定化を図った高集積で低消費電
力の半導体記憶装置等の半導体集積回路装置を実現でき
るものである。

〔実施例〕

第２図には、この発明が通用されたダイナミック型ＲＡ
Ｍの一実施例のブロック図が示されている。同図の各回
路ブロックを構成する回路素子は、公知の半導体集積回
路の製造技術によって、特に制限されないが、単結晶シ
リコンのような１個の半導体基板上において形成される
。

第２図において、メモリアレイＭ−ＡＲＹは、同図の垂
直方向に配置されるｍ本のワード線と、同図の水平方向
に配置されるｎ組の相補データ線及びこれらのワード線
と相補データ線の交点に配置されるｍｘｎ個のメモリセ
ルにより構成される。

これらの相補データ線は２交点方式とされ、その一方は
対応するプリチャージ回路ＰＣの単位回路を経て、対応
するセンスアンプ回路ＳＡの単位回路に結合される。ま
た、相補データ線は他方において、対応するカラムスイ
ッチＣ３ＷのスイッチＭＯＳ　Ｆ　ＥＴに結合される。

メモリアレイＭ　　ＡＲＹの各ワード線は、ロウアドレ
スデコーダＲＤＣＲ２に結合され、そのうちの１本が選
択、指定される。この実施例のダイナミック型ＲＡＭに
おけるロウ系選択回路は、２段構成とされ、下位２ビツ
トの相補内部アドレス信号ａｘＱ及びａｘｌをデコード
する１次ロウアドレスデコーダＲＤＣＲ１と、それ他の
相補内部アドレス信号ａｘ２〜ａｘｉをデコードする２
次ロウアドレスデコーダＲＤＣＲ２が設けられる。

また、自動リフレッシュモードにおいて、リフレフシュ
するワード線のアドレスを計数するためのリフレッシュ
アドレスカウンタＲＥＦＣが設けられ、このリフレッシ
エアドレスカウンタＲＥＦＣから供給されるリフレッシ
ュアドレス信号ｃｘＱ〜ｃｘｉと外部から供給されるＸ
アドレス信号ＡＸＯ＝ＡＸｉとを選択的にロウアドレス
バッファＲＡＤＢに伝達するためのアドレスマルチプレ
ックサＡＭＸが設けられる。

アドレスマルチプレックサＡＭＸは、後述するタイミン
グ制御回路ＴＣから供給されるタイミング信号φｒｅｆ
がハイレベルとなる自動リフレッシュモードにおいて、
リフレッシュアドレスカウンタＲＥＦＣから供給される
リフレッシュアドレス信号ｃｘＱ−ｃｘｉを選択し、ロ
ウアドレス信号としてロウアドレスバッファＲＡＤＢに
伝達する。

また、タイミング信号φｒｅｆがロウレベルとなる通常
のメモリアクセスにおいて、外部端子ＡＯ〜Ａｉを介し
てマルチプレックス方式により供給されるアドレス信号
のうち、Ｘアドレス信号ＡＸＯ〜ＡＸｉを選択し、ロウ
アドレスバッファＲＡＤＢに伝達する。

ロウアドレスバッファＲＡＤＢは、アドレスマルチプレ
ックサＡ　Ｍ　Ｘから伝達されるロウアドレス信号を受
け、これらのロウアドレス信号と同相の内部アドレス信
号と逆相の内部アドレス信号からなる相補内部アドレス
信号ａｘＱ−ａｘｉ（以下、例えばロウアドレス信号と
同相の内部アドレス信号ａｘＯと逆相の内部アドレス信
号ａｘＱをまとめて相補内部アドレス信号ａｘＱのよう
に表す）を形成し、１次ロウアドレスデコーダＲＤＣＲ
１及び２次ロウアドレスデコーダＲＤＣＲ２に供給する
。Ｘアドレス信号ＡＸＯ〜ＡＸｉは、ロウアドレススト
ロ−ツボｇ号ＲＡＳの立ち下がりに同期して供給される
ため、ロウアドレスバッファＲＡＤＢのアドレス信号の
取り込みは、タイミング制御回路ＴＣでロウアドレスス
トローブ（Ｈ号ＲＡＳの立ち下がりによって形成される
タイミング信号φａｒに従って行われる。

１次ロウアドレスデコーダＲＤＣＲｌは、ロウアドレス
バッファＲＡＤＢから供給される下位２ビツトの相補内
部アドレス信号ａＸＯ及びａｘｌをデコードし、タイミ
ング制御回路ＴＣから供給されるタイミング信号φＸに
従って、ワード線選択タイミング信号φｘｏＯ〜φｘｌ
ｌを形成し、２次ロウアドレスデコーダＲＤＣＲ２に供
給する。２次ロウアドレスデコーダＲＤＣＲ２は、ロウ
アドレスバッファＲＡＤＢから供給される相補内部アド
レス信号ａｘ２〜ａｘｉをデコードし、１次ロウアドレ
スデコーダＲＤＣＲ１から供給されるワード線選択タイ
ミング信号φｘ００〜φｘｌｌに同期して、１本のワー
ド線を選択するためのワード線選択信号を形成し、メモ
リアレイＭ−ＡＲＹに供給する。このように、ロウ系選
択回路を２段構成とすることによって、２次ロウアドレ
スデコーダＲＤＣＲ２の半導体基板上における配置間隔
と、メモリアレイＭ−ＡＲＹのワード線のピッチとを同
じにすることができ、効率的なレイアウトを実現してい
る。

一方、各相補データ線が結合されるプリチャージ回路Ｐ
Ｃは、ダイナミック型ＲＡＭの非動作状態において、タ
イミング制御回路ＴＣから供給されるタイミング信号φ
ｐｃに従って、各相補データ線の非反転データ線及び反
転データ線を短絡する。

これにより、各相補データ線の非反転データ線及び反転
データ線は、ともに電源電圧Ｖｃｃの約１／２のハーフ
プリチャージレベルとされるため、メモリセルの読み出
し動作におけるレベル判定が高速比される。

センスアンプ回路ＳＡは、各相補データ線に対応して設
けられる差動型増幅回路をその基本構成とし、タイミン
グ制御回路ＴＣから供給されるタイミング信号φｐａに
よって動作状態とされる。センスアンプ回路ＳＡは、相
補データ線に伝達されるメモリセルの微小読み出し信号
を増幅し、ハイレベル／ロウレベルの２値信号とする。

また、センスアンプ回路ＳＡは、読み出し動作モード及
びリフレッシュ動作モードにおいて、−旦メモリセルか
ら読み出され２値信号とされた記憶データを、再度それ
ぞれのメモリセルに書き込みリフレフシュするためのア
クティブリストア回路を含んでいる。

カラムスイッチＣ３Ｗは、カラムアドレスデコーダＣＤ
ＣＲから供給されるデータ線選択信号に従って、Ｙアド
レス信号ＡＹＯ−ＡＹｊに指定される一組の相補データ
線を選択し、相補共通データ線ＣＤ　−ＣＤに接続する
。

カラムアドレスデコーダＣＤＣＲは、カラムアドレスバ
ッファＣＡＤＢから供給される相補内部アドレス信号ａ
ｙＱ−ａｙｉをデコードし、タイミング制御回路ＴＣか
ら供給されるタイミング信号φｙに同期して、データ線
選択信号を形成し、カラムスイッチＣ３Ｗの対応するス
イッチＭ　Ｏ５ＦＥＴに供給する。

カラムアドレスバッファＣＡＤＨは、外部端子ＡＯ〜Ａ
ｉを介してマルチプレックス方式により供給されるＹア
ドレス信号ＡＹＯ〜ＡＹｉを受け、これらの外部Ｙアド
レス信号と同相の内部アドレス信号と逆相の内部アドレ
ス信号からなる相補内部アドレス信号上ｙＱ−ｗａｙｉ
を形成し、カラムアドレスデコーダＣＤＣＨに供給する
。Ｙアドレス信号ＡＹＯ〜ＡＹｉは、カラムアドレスス
トローブ信号ＣＡＳの立ち下がりに同期して供給される
ため、カラムアドレスバッファＣＡＤＢのアドレス信号
の取り込みは、タイミング制御回路’Ｉ’　Ｃでカラム
アドレスストローブ信号ＣＡＳの立ち下がりによって形
成されるタイミング信号φａｃに従って行われる。

相補共通データ線ＣＤ・で■は、メインアンプＭＡの入
力端子に結合されるとともに、データ人カバソファＤＩ
Ｂの出力端子に結合される。また、相補共通データ線の
非反転共通データ線ＣＤ及び反転共通データ線σ石の間
には、プリチャージ用のＮチャンネルＭＯＳＦＥＴＱＩ
が設けられる。

このプリチャージ用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔのゲートには
、タイミング制御回路′ｒＣからタイミング信号φｐｃ
が供給される。

プリチャージ用ＭＯ３ＦＥＴＱＩは、ダイナミック型Ｒ
ＡＭの非動作状態においてハイレベルとされるタイミン
グ信号φｐｃによってオン状態となり、相補共通データ
線の非反転共通データ線ＣＤ及び反転共通データ線τ下
を短絡する。これにより、相補共通データ線の非反転共
通データ線及び反転共通データ線は、電源電圧Ｖｃｃの
約１／２のハーフプリチャージレベルとされる。

メインアンプＭＡは、メモリアレイＭ−ＡＲＹの選択さ
れたデータ線に結合されるセンスアンプ回路ＳＡから供
給される２値読み出し信号をさらに増幅し、データ出力
バッファＤＯＢに伝達する。

データ出カバソファＤＯＢは、ダイナミック型ＲＡＭの
読み出し動作モードにおいて、タイミング制御回路ＴＣ
から供給されるタイミング信号φｒによって動作状態と
され、メインアンプＭＡがら伝達されるメモリセルの読
み出し信号を入出力端子ＤＯを介して外部の装置に出力
する。このタイミング信号φｒがロウレベルとされるダ
イナミック型ＲＡＭの非選択状態及び書き込み動作モー
ドにおいて、データ出カバソファＤＯＢの出力はハイイ
ンピーダンス状態とされる。

データ入カバソファＤＩＢは、ダイナミック型ＲＡＭの
書き込み動作モードにおいて、タイミング制御回路ＴＣ
から供給されるタイミング信号φＷによって動作状態と
され、入出力端子ＤＯを介して外部の装置から供給され
る書き込みデータを、相補書き込み信号とし、相補共通
データ線ＣＤ・ＣＬ）に供給する。このタイミング信号
φＷがロウレベルとされるダイナミック型ＲＡ　Ｍの非
選択状態及び読み出し動作モードにおいて、データ入力
バッファＤＩＢの出力はハイインピーダンス状態とされ
る。

リフレッシュアドレスカウンタＲＥＦＣは、ダイナミッ
ク型ＲＡＭの自動リフレッシュモードにおいて、タイミ
ング制御回路′ｒＣから供給されるタイミング１８号φ
Ｃを計数し、自動リフレッシュモートにおいてリフレッ
シュすべきワード線のアドレスを指定する。

タイミング制御回路ＴＣは、制御信号として外部から供
給されるロウアドレスストローブ信号πτ否、カラムア
ドレスストローブ信号ＣＡＳ及びライトイネーブル信号
ＷＥにより、上記各種のタイミング信号を形成し、各回
路に供給する。

この実施例のダイナミック型ＲＡＭには、電源電圧ＶＣ
Ｃにより、基板と各回路素子との間の寄生容σを減少さ
せ動作の高速化を図るための基板バックバイアス電圧−
ｖｂｂを発生するための基板バックバイアス電圧発生回
路ｖｂｂｃが設けられる。

この基板ハソクハイアス電圧発生回路ＶｂｂＧは、比較
的大きな電流供給能力を持つ電圧発生回路ＶＧｌと、比
較的小さな電流供給能力を持つ電圧発生回路ＶＣ２とを
含む、このうち、電圧発生回路ＶＧＩは、基板バックバ
イアス電圧−ｖｂｂの絶対値が所定のレベル以下となる
ことを検出するレベル検出回路のレベル検出出力信号と
、タイミング制御回路Ｔ’　Ｃからロウアドレスストロ
ーブ信号ＲＡＳに同期して形成される反転タイミング信
号７下ｉによって選択的に動作状態とされる。

第１図には、第２図の基板バックバイアス電圧発生回路
ＶｂｂＧの一実施例の回路図が示されている。同図の各
回路素子は、第２図に示した他の回路ブロックとともに
、特に制限されないが、単結晶Ｐ型シリコンのような一
個の半導体基板上において形成される。なお、同図にお
いて、ソース・ドレイン間に矢印が付加されたＭＯＳＦ
ＥＴはＰチャンネル型であり、矢印の付加されないＮチ
ャンネルＭＯＳ　Ｆ　ＥＴと区別される。

ＮチャンネルＭＯＳ　Ｆ　ＥＴは、かかる半導体基板表
面に形成されたソース領域、ドレイン領域及びソース領
域とドレイン領域との間の半導体基板表面に薄い厚さの
ゲート絶縁膜を介して形成されたポリシリコンからなる
ようなゲート電極から構成される。ＰチャンネルＭＯ３
ＦＥＴは、上記半導体基板表面に形成されたＮ型ウェル
領域に形成される。これによって、半導体基板は、その
上に形成された複数のＮチャンネルＭＯ３ＦＥＴの共通
の基板ゲートを構成する。Ｎ型ウェル領域は、その上に
形成されたＰチャンネルＭ　ＯＳ　Ｆ　Ｅ　’ｒの基板
ゲートを構成する。ＰチャンネルＭＯ３ＦＥＴの基板ゲ
ートすなわちＮ型つェルｆ１域は、第１図の電源電圧端
子Ｖｃｃに結合される。

第１図において、基板バックバイアス電圧発生回路Ｖｂ
ｂＧは、集積回路の電源電圧端子Ｖｃｃと基準電位端子
もしくは接地電位端子との間に加えられる＋５■のよう
な正電源電圧により、半導体基板に供給すべき負の基板
バックバイアス電圧−Ｖｂｂを発生ずる。

この実施例の基板バンクバ・イアスミ圧発生回路ｖｂｂ
ｃは、比較的大きな電流供給能力を持つ電圧発生回路Ｖ
ＧＩと、比較的小さな電流供給能力を持つ電圧発生回路
ＶＧ２をその基本構成とする。

このうち、電圧発生回路ＶＧＩは、基板バックバイアス
電圧−ｖｂｂの電位をモニターするレベル検出回路ＬＶ
Ｍの出力信号と、タイミング制御回路ＴＣからロウアド
レスストローブ信号ＲＡＳに従って供給される反転タイ
ミング信号ａ　ｒａｓによって動作状態とされる発振回
路ＯＳＣＩの発振パルス信号φ１を受け、基板ハックバ
イアス電圧−Ｖｂｂを発生する。

レベル検出回路ＬＶＭには、電＃電圧Ｖｃｃと基板バッ
クバイアス電圧−ｖｂｂとの間にＰチャンネルＭＯ５Ｆ
ＥＴＱＩ、Ｑ２及びＮチャンネルＭＯ５ＦＥＴＱ４〜Ｑ
６が直列形態に設けられる。ＭＯＳＦＥＴＩ”ＱＩ、Ｑ
２及びＱ　４　＋７）ゲートは、回路の接地電位点に結
合され、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　５及びＱ６のゲー
トは、それぞれのドレインに結合されることによって、
ダイオード形態とされる。またＭ　ＯＳ　Ｆ　Ｅ　Ｔ　
Ｑ　２には、ＰチャンネルＭＯ３ＦＥＴＱ３が並列形態
に設けられる。ＭＯ３Ｆ’Ｅ′ｒＱ２、Ｑ３及びＱ４の
共通接続されたドレインは、インバータ回路Ｎ１の入力
端子に結合され、インバータ回路Ｎ１の出力端子はさら
にインバータ回路Ｎ２の入力端子に結合される。インバ
ータ回路Ｎ１の出力信号は、上記ＭＯ３ＦＥＴＱ３のゲ
ートに帰還される。インバータ回路Ｎ２の出力端子は、
ナントゲート回路ＮＡＧｌの一方の入力端子に結合され
、このナントゲート回銘Ｎ　Ａ　Ｇ　１の他方の入力端
子には、夕・インバータ回路ＴＣから上記反転タイミン
グ信号Ｔｉ丁が供給される。ナントゲート回路ＮＡＧ１
の出力信号は、第１の発振回路ｏｓｃｉの制御信号とし
て供給される。

インバータ回路Ｎ１の入力端子の電位は、基板バックバ
イアス電圧−ｖｂｂの絶対値が所定のレベル以下である
時にその論理スレッシホルトレベルより高くなり、イン
バータ回路Ｎ１の出力信号はロウレベルとされる。すな
わち、基板バックバイアス電圧−ｖｂｂの絶対値が３Ｘ
Ｖｔｈｏ　　（ＶｔｈｏはＮチャンネルＭＯＳＦＥＴＱ
４〜Ｑ６のしきい値電圧）よりも小さい場合、ＭＯＳＦ
ＥＴＱ４〜Ｑ６がオフ状態となるため、インバータ回路
Ｎｌの入力端子にはＭＯＳＦＥＴＱＩ及びＱ２を介して
電源電圧Ｖｃｃが供給され、インバータ回路Ｎ１の出力
信号はロウレベルとなる。この時、インバータ回路Ｎ１
のロウレベルの出力信号がＰチャンネルＭＯ５ＦＥＴＱ
３のゲートに帰還されるため、ＭＯＳＦＥＴＱ３はオン
状態となる。。

一方、基板バックバイアス電圧−ｖｂｂの絶対値が３　
ｘ　Ｖ　ｔｈｏよりも大きくなると、ＮチャンネルＭＯ
３ＦＥＴＱ４〜Ｑ６がオン状態となり、インバータ回路
Ｎ１の入力端子は、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１〜Ｑ
３及びＱ４〜Ｑ６のコンダクタンス比に従った比較的低
い電位となる。これにより、インバータ回路Ｎ１の出力
信号は反転し、ハイレベルとなる。このハイレベルの出
力信号は、インバータ回路Ｎ２によってさらに反転され
、ナントゲート回路ＮＡＧｌの一方の入力端子に供給さ
れる。ナントゲート回路ＮＡＧ１の他方の入力端子に供
給される反転タイミング信号φｒａｓは、ダイナミック
型ＲＡＭの非選択状態においてハイレベルとされ、ダイ
ナミック型ＲＡＭの選択状態においてロウレベルとされ
る。以上のことから、ナントゲート回路ＮＡＧ１の出力
信号は、基板バックバイアス電圧−ｖｂｂの絶対値が所
定のレベル以下となりインバータ回路Ｎ２の出力信号が
ロウレベルとなった時あるいはダイナミック型ＲＡ　Ｍ
が選択状態とされ、反転タイミング信号？　ｒａｓがロ
ウレベルとなった時、ハイレベルとなる。なお、インバ
ータ回路Ｎ　１のハイレベルの出力信号がＭＯ３ＦＥＴ
Ｑ３のゲートに帰還されることにより、ＭＯＳＦＥＴＱ
３は基板バックバイアス電圧−ｖｂｂの絶対値が所定の
レベル以上になるとオフ状態となる。したがって、ＭＯ
３Ｉ）ＥＴＱ３のオン状態におけるコンダクタンスがＭ
　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２に並列形態に接続されない
ため、インバータ回路Ｎｌの電位はその分低下し、イン
バータ回路Ｎ１によるレベル↑り定動作にヒステリンス
特性を持たせることができる。

ナントゲート回路Ｎ　Ａ　Ｇ　１の出力信号は、発振回
路０３ＣＩを構成するナントゲート回路ＮＡ０２〜Ｎ　
Ａ　Ｇ　４の一方の入力端子に供給される。ナントゲー
ト回路ＮＡＧ２の他方の入力端子にはナントゲート回路
ＮＡＧ４の出力端子が、ナントゲート回路ＮＡＧ３の他
方の入力端子にはナントゲート回路ＮＡＧ２の出力端子
が、またナントゲート回路ＮＡＧ４の他方の入力端子に
はナントゲート回路ＮＡＧ３の出力端子がそれぞれ結合
される。

これらのナントゲート回路ＮＡＧ２〜ＮＡＧ４は、ナン
トゲート回路ＮＡＧｌの出力信号がハイレベルとされる
時、リングオシレータを構成し、発振パルス信号φ１を
形成する。ナントゲート回路ＮＡＧＩの出力信号がロウ
レベルの時、これらの発振動作は停止される。

発振回路ｏｓｃ　ｉの出力信号である発振パルス信号φ
１は、電圧発生回路ＶＧＩのインバータ回路Ｎ３の入力
端子に供給される。インパーク回路Ｎ３の出力信号は、
インバータ回路Ｎ４の入力端子に供給され、さらに反転
される。インバータ回路Ｎ４の出力信号は、ブースト容
量Ｃ１の一方の電極に供給される。このブースト容量Ｃ
１の他方の電極と回路の接地電位との間には、ダイオー
ド形態のＮチャンネルＭＯ５ＦＥＴＱ７が設けられる。

また、ブースト容量ＣＩの他方の電極と基板バックバイ
アス電圧−ｖｂｂ出力端子との間には、ダイオード形態
のＮチャンネルＭＯ３ＦＥＴＱ８が設けられる０Ｍ０３
ＦＥＴＱ７は、ブースト容ｉｃｌのイシ方の電極の電位
が回路の接地電位よりそのしきい値電圧ｖｔｂ分高くな
るとオン状態となり、それ以外の時にはオフ状態となる
ようなダイオード特性を持つ。一方、ＭＯ３ＦＥＴＱ８
は、ブースト容量Ｃｔの他方の電極の電位が基板バソク
ハイアス電圧−ｖｂｂ出力端子の電位よりそのしきい値
電圧ｖｔｈ分以上低くなった時にオン状態となり、それ
以外の時にはオフ状態となるようなダイオード特性を持
つ。

発振パルス信号φ１が電源電圧Ｖｃｃのようなハイレベ
ルとされる時、ブースト容量Ｃ１の他方の電極の電位に
は、チャージポンプ作用によって電源電圧Ｖｃｃのよう
なハイレベルが誘起されるが、ＭＯ３ＦＥＴＱ７がオン
状態となるため、そのレベルはＭ　ＯＳ　Ｆ　ＥＴＱ　
？のしきい値電圧ｖｔｈにクランプされる。一方、発振
パルス信号φ１がロウレベルに変化すると、ブースト容
量Ｃ１の他方の電極は電源電圧Ｖｃｃ分低下し、−（Ｖ
ｃｃ−ＶＬｈ）となる。したがって、基板バックバイア
ス電圧−ｖｂｂ出力端子の電位は、ブースト容、ＲＣＩ
の他方の電極の電位よりもＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　
８のしきい値電圧分高い電圧すなわち−（Ｖｃｃ　−２
Ｖ　ｔｈ）となる。

一方、比較的小さな電流供給能力を持つようにされる電
圧先住回路ＶＧ２は、ブースト容量Ｃ２及びＣ３を含む
二つのチャージポンプ回路を持つ。

これらのチャージポンプ回路には、１！源電圧ＶＣＣの
供給によって定常的に動作状、５とされる発振回路０Ｓ
Ｃ２の出力信号φ２と、発振パルス信号φ２のｉａ延信
号φ２ｄに従って形成される発振パルス信号φ３及び発
振パルス信号φ４かそれぞれ供給される。

すなわち、発振回路０３Ｃ２は電源電圧Ｖｃｃが供給さ
れると、発振パルス信号φ２を定常的に出力する。この
発振パルス信号φ２は、ノアゲート回路Ｎ０Ｇｌ及びナ
ントゲート回路ＮＡＧ５の一方の入力端子に供給される
とともに、インバータ回路Ｎ５〜Ｎ８及びキャパシタＣ
４からなるに遅延回路ＤＬに供給される。遅延回路ＤＬ
は、発振パルス信号φ２を受け、この発振パルス信号φ
２を所定時間Ｔｄだけ遅延させた発振パルス信号φ２ｄ
を形成し、上記ノアゲート回路ＮＯＧ　ｌ及びナンド゛
ゲート回路Ｎ　Ａ　Ｇ　５の他方の入力端子に供給する
。以上のことから、ノアゲート回路ＮＯＧ　１の出力信
号、すなわち発振パルス信号φ３は、発振パルス信号φ
２及びφ２ｄがともにロウレベルである時にハ１ルヘル
となり、その一方又は両方がハイレベルである時にロウ
レベルとなる。また、ナントゲート回路ＮＡＧ５の出力
信号は、発振パルス信号φ２及びψ２ｄがともにハイレ
ベルである時にロウレベルとなり、その一方又は両方が
ロウレベルの時にハイレベルとなる。ナントゲート回路
ＮＡＧ５の出力信号はインバータ回路Ｎ９によってさら
に反転され、発振パルス信号φ４としてブースト容量Ｃ
３の一方の電極に供給される。

第３図には、これらの発振パルス信号φ２．φ２ｄ、　
　φ３及びφ４の時間関係を示すタイミング図が示され
ている。以上の説明で述べたように、発振パルス信号φ
３は発振パルス信号φ２及びφ２ｄがともにロウレベル
である時にハイレベルとされ、発振パルス信号φ４は発
振パルス信号φ２及びφ２ｄがともにハイレベルである
時にハ・ｃレベルとされる。また、これらの発振パルス
信号φ３及びψ４は、第３図に示すように、その両方が
同時にハイレベルとなることはない。

第３図において、発振パルス信号φ３はブースト容量Ｃ
２の一方の電極に供給される。このブースト容量Ｃ２の
他方の電極と回路の接地電位の間には、ダイオード形態
のＮナヤン′ネルＭ　ＯＳ　Ｆ’　Ｅ１゛Ｑ９が設けら
れ、またブースト容量Ｃ２の他方の電極と基板ハックバ
イアス電圧−ｖｂｂ出力端子との間には、Ｎチャンネル
Ｍ　ＯＳ　Ｆ　Ｅ　’ｌ’　Ｑ　１０が設けられる。一
方、発振パルス信号φ４はブースト容量Ｃ３の一方の電
極に供給される。このブース）９量Ｃ３の他方の電１ｔ
と回路の接地電位点との間には、ダイオード形態のＮチ
ャンネルＭＯＳＦＥＴＱＩＩが設けられ、またブースト
容量Ｃ３の他方の電極と基板バックバイアス電圧−ｖｂ
ｂ出力端子との間には、ダイオード形態のＮチャンネル
ＭＯ３ＦＥＴＱ１２が設けられる。ＭＯＳＦＥＴＱＩＯ
のゲートは、ブースト容量Ｃ３の他方の電極に結合され
る。ここで、ブースト容量Ｃ２は電圧発生回路ｖｃｉの
ブースト容量Ｃ１よりも小さな容量値とされ、ブースト
容量Ｃ３はブースト容量Ｃ２よりもさらに小さな容量値
とされる。

ブースト容ＩＣ３を中心とするチャージポンプ回路は、
上記電圧発生回路ＶＧＩと同様な動作によって、ＭＯＳ
ＦＥＴＱＩ　２のソース電位すなわち基板バックバイア
ス電圧−ｖｂｂ出力端子の電位が、ＭＯ３ＦＥＴＱ９〜
Ｑ１２のしきい値電圧をｖｔｈとする時、　　（Ｖｃｃ
　−２Ｖｔｈ）となるように作用する。一方、ブースト
容量Ｃ２を中心とするチャージポンプ回路は、発振パル
ス信号φ３がロウレベルとなり、ブースト容ｔｃ２の他
方の電極の電位が−（Ｖｃｃ−Ｖｔｈ）とされ、さらに
発振パルス信号φ４がハイレベルとなって、ブースト容
量Ｃ３の他方の電極の電位が＋ｖｔｈとされた時に、Ｍ
ＯＳＦＥＴＱＩ　Ｏがオン状態となるため、基板バック
バイアス電圧−ｖｂｂ出力端子の電位を−（Ｖｃｃ−Ｖ
ｔｈ）とするように作用する。このため、ブースト容量
Ｃ２がブースト容量Ｃ３より比較的大きな容９値とされ
ることから、電圧発生回路■Ｇ２のみが動作状態とされ
る時の基板バックバイアス重圧−ｖｂｂ出力端子の電位
は、−（Ｖｃｃ−Ｖｃｈ）とされる。

第４図には、これらの電圧発生回路ＶＧＩ及びＶＯ２の
出力電圧−ｖｂｂと、基板バンクバイ゛Ｉス′厖流１　
ｂｂｓの間係を説明するための特性図が示されている。

同図に示されるように、比較的小さな電流供給能力を持
つ電圧発生回路Ｖ　Ｇ　２の出力電圧は、基板バックバ
イアス電流Ｘｂｂｓが大きくなることで急速にその絶対
値が小さくなるが、比較的大きな電流供給能力を持・つ
電圧発注回路ＶＧＩの出力電圧は、基板パックバイアス
電流１　ｂｂｓが大きくなってもそれほどその絶対値は
変化しない。また、電圧発生回路ＶＧ２の最大時の出力
電圧は、前述のように、−（Ｖｃｃ　−Ｖ　ｔｈ）であ
り、ダイナミック型ＲＡＭのスタンバイ状態において、
電源電圧バンブ対策のためにある程度のリーク電流を流
した時の電圧発生回路ＶＧ２の出力電圧は約−（Ｖｃｃ
　−２Ｖ　ｔｂ）となるように設定される。したがって
、ダイナミック型ＲＡＭが選択状態とされ、電圧発生回
路’Ｊ　Ｇ　ｌが動作を開始した場合でも、基板バック
バイアス電圧−ｖｂｂの出力端子の電位は大きな変動を
示さない。

以上のように、この実施例のダイナミック型ＲＡＭでは
、比較的小さな電流供給能力とされる電圧発生回路の最
大時の出力電圧を−（’Ｖｃｃ−Ｖｔｈ）とし、チップ
非選択状態において基板に対するリーク電流を供給し”
Ｃいる時の出力電圧が、比較的大きな電流供給能力を持
つようにされる他方の電圧発生回路が同時に動作状態と
される時の出力電圧−（Ｖｃｃ　−２Ｖ　ｔｈ）となる
ように設定されるため、比較的小さな電流供給能力とさ
れる電圧発生回路のみが動作状態とされるスタンバイ状
態から、比較的大きなｔａ供給能力とされる電圧発生回
路が同時に動作状態とされるアクティブ状態への切り換
え時における基板バックバイアス電圧−ｖｂｂの変動を
抑えることができ、動作の安定化を図ることができるも
のである。

以上の本実施例に示されるように、この発明を基板バッ
クバイアス電圧発生回路を内蔵するダイナミック型ＲＡ
Ｍなどの半導体集積回路装置に通用した場合、次のよう
な効果が得られる。すなわち、 （１）チップ非選択状態において基板に流れるリーク電
流に見合った比較的小さな電流供給能力を持つようにさ
れる電圧発生回路のリーク電流供給時における出力電圧
が、比較的大きな電流供給能力を持つようにされるイを
方の電圧発生回路がともに動作状態とされる時の出力電
圧とほぼ一致するようにすることで、比較的小さな電流
供給能力とされる電圧発生回路のみが動作状態とされる
スタンバイ状態から、比較的大きな電流供給能力とされ
る電圧発生回路が同時に動作状態とされるアクティブ状
態への切り換え時における基板バックバイアス電圧の変
動を抑えることができるという効果が得られる。

（２）上記（１１項により、基板バックバイアス電圧発
生回路を内蔵するダイナミック型ＲＡＭ等の半導体集積
回路装置の動作をさらに安定化することができるという
効果が得られる。

（３）上記（１）項及び（２）項により、さらに動作安
定化を図った高集積で低消費電力の半導体記憶装置等の
半導体Ｓ積回路装置を実現でき、バッテリー六γり）′
ツブ動作時におけるバッテリーの長寿命化を実現するこ
とができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、チップ選択信
号によって動作状態にされるＲ　Ａ　Ｍ等の半導体集積
回路装置にあっては、第１図及びｆｆ１２図の実施例回
路において、反転タイミング信号Ｔｉｉに代え、そのチ
ップ選択信号に従って形成される他のタイミング信号に
よって電圧発生回路ＶＧＩを動作状態とするものであっ
てもよい、また、Ｘアドレス信号とＹアドレス信号とを
それぞれ独立した外部端子から供給するとともに、アド
レス信号の変化を検出するための回路を設け、この検出
出力により内部回路の動作に必要な各種タイミング信号
を発生させるものであってもよい、また、第１図におい
て、レベル検出回路は特に必要とされるものではない、
すなわち、基板バックバイアス回路ＶＧＩは、上記のよ
うにＲＡＭが動作状態にされたときに無条件で動作状態
にされるものであってもよい、この場合には、発振図′
ａＩＯ３ｃ２を共用することができる。

さらに、基板バックバイアス電圧発生回路の具体的な回
路構成や、その出力電圧の設定値等種々の実施形態を採
りうるものである。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である＆扱バフクハイアス
電圧発生回路を内蔵するダイナミック型ＲＡＭに通用し
た場合について説明したが、それに限定されるものでは
なく、例えば、スタティック型ＲＡＭ等の各種半導体記
憶装置にも通用できる０本発明は、少なくとも基板バッ
クバイアス電圧発生回路を内蔵する半導体集積回路装置
に通用することができるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、チップ非選択状態において基板に流れる
リーク電流に見合った比較的小さな電流供給能力を持つ
ようにされる電圧発生回路のリーク電流供給時における
出力電圧が、比較的大きな電流供給能力を持つようにさ
れる他方の電圧発生回路がともに動作状態とされる時の
出力電圧とほぼ一致するようにすることで、比較的小さ
な電流供給能力とされる電圧発生回路のみが動作状態と
されるスタンバイ状態から、比較的大きな電流供給能力
とされる電圧発生回路が同時に動作状態とされるアクテ
ィブ状態への切り換え時における基板バックバイアス電
圧の変動を抑えることができ、さらに動作安定化を図っ
た高集積で低消費電力の半導体記憶装置等の半導体集積
回路装置を実現できるものである。

【図面の簡単な説明】

第１図は、この発明が通用されたダイナミック型ＲＡＭ
の基板バックバイアス電圧発生回路の一実施例を示す回
路図、 第２図は、第１図の基板バックバイアス電圧発生回路を
含むダイナミック型ＲＡＭの一実施例を示すブロック図
、 第３図は、第１図の基板バックバイアス電圧発生回路に
おける各発振パルス信号の時間関係を説明するためのタ
イミング図、 第４図は、第１図の基板バックバイアス電圧発生回路の
出力特性を説明するための特性図、第５図は、この発明
に先立って本願発明者等が開発した基板バックバイアス
電圧発生回路を示す回路ブロック図、 第６図は、第５図の基板バックバイアス電圧発生回路の
電圧出力特性を説明するための特性図である。 ＶｂｂＧ・・・基板バックバイアス電圧発生回路、ＬＶ
Ｍ・・・レベル検出回路、０３Ｃ１，０ＳＣ２・・・発
振回路、ＶＧＩ、ＶＯ２・・・電圧発生回路、ＤＬ・・
・遅延回路。 Ｑｌ〜Ｑ３・・・ＰチャンネルＭＯＳＦＥＴ。 Ｑ４〜Ｑｌ　４　・・・ＮチャンネルＭＯ３ＦＥＴ。 Ｎ１〜Ｎｉｌ・・・インバータ回路、ＮＡＧＩ〜ＮＡＧ
５・・・ナントゲート回路、Ｎ０Ｇ１・・・ノアゲート
回路、０１〜Ｃ５・・・ブースト容量。 Ｍ　　ＡＲＹ・・・メモリアレイ、ＳＡ・・・センスア
ンプ回路、ＰＣ・・・プリチャージ回路、Ｃ３Ｗ・・・
カラムスイッチ、ＲＤＣＲＩ、ＲＤＣＲ２・・・ロウア
ドレスデコーダ、ＣＤＣＲ・・カラムアドレスデコーダ
、ＲＡＤＢ・・アドレスバッファ、ＡＭＸ・・・アドレ
スマルチプレックサ、ＣＡＤＢ・・・カラムアドレスバ
ッファ、ＭＡ・・・メインアンプ、ＤＯＢ・・データ出
力バフノア、ＤＩＢ・・データ人カバ、ノア、ＴＣ・・
タイミング制御回路。 、−”％＼ 代理人弁理士　小川　勝男　　。 ＼１、 第１図 ｃｃ 」− 第２図 第３図 ■ 第４図 第５図 第６図

Claims (1)

1. 【特許請求の範囲】 １、基板バックバイアス電圧の絶対値又はチップ選択状
   態によって選択的に動作状態とされ、比較的大きな電流
   供給能力を持つようにされる第１の電圧発生回路と、電
   源電圧の供給によって定常的に動作状態とされ、チップ
   非選択状態において基板に流れるリーク電流に見合った
   比較的小さな電流供給能力を持つようにされる第２の電
   圧発生回路とを含む基板バックバイアス電圧発生回路を
   具備し、上記第２の電圧発生回路のリーク電流供給時に
   おける出力電圧が上記第１の電圧発生回路の出力電圧に
   ほぼ一致するようにされることを特徴とする半導体集積
   回路装置。 ２、上記第１の電圧発生回路は、その一方の電極に第１
   の発振パルス信号を受ける第１のブースト容量と、上記
   第１のブースト容量の他方の電極と回路の接地電位との
   間に設けられ、ダイオード形態とされる第１のＭＯＳＦ
   ＥＴと、上記第１のブースト容量の他方の電極と基板バ
   ックバイアス電圧供給端子との間に設けられダイオード
   形態とされる第２のＭＯＳＦＥＴとを含み、その出力電
   圧の絶対値が回路の電源電圧から上記第１及び第２のＭ
   ＯＳＦＥＴのしきい値電圧を引いた値とされるものであ
   り、上記第２の電圧発生回路は、その一方の電極に第２
   の発振パルス信号を受ける第２のブースト容量と、上記
   第２のブースト容量の他方の電極と回路の接地電位との
   間に設けられ、ダイオード形態とされる第３のＭＯＳＦ
   ＥＴと、上記第２のブースト容量の他方の電極と基板バ
   ックバイアス電圧供給端子との間に設けられダイオード
   形態とされる第４のＭＯＳＦＥＴと、その一方の電極に
   上記第２の発振パルス信号により形成されかつ上記第２
   の発振パルス信号と同時にハイレベルとされない第３の
   発振パルス信号を受ける第３のブースト容量と、上記第
   ３のブースト容量の他方の電極と回路の接地電位との間
   に設けられ、ダイオード形態とされる第５のＭＯＳＦＥ
   Ｔと、上記第３のブースト容量の他方の電極と基板バッ
   クバイアス電圧供給端子との間に設けられ、そのゲート
   が上記第２のブースト容量の他方の電極に結合される第
   ６のＭＯＳＦＥＴとを含み、その出力電圧の最大時の絶
   対値が回路の電源電圧から上記第５のＭＯＳＦＥＴのし
   きい値電圧を引いた値とされかつその出力電圧の基板リ
   ーク電流供給時の絶対値が上記第１及び第２の電圧発生
   回路がともに動作状態とされる時の出力電圧とほぼ一致
   するようにされるものであることを特徴とする特許請求
   の範囲第１項記載の半導体集積回路装置。 ３、上記半導体集積回路装置は、ダイナミック型ＲＡＭ
   であることを特徴とする特許請求の範囲第１項又は第２
   項記載の半導体集積回路装置。