JPH023199A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、例えば、多ビット
試験機能を有する大容量のダイナミ７り型ＲＡＭ　（ラ
ンダム・アクセス・メモリ）等に利用して特に有効な技
術に関するものである。

〔従来の技術〕

比較的大きな記憶容量を持つダイナミック型ＲＡＭがあ
る。また、このようなダイナミック型ＲＡＭの機能試験
を効率的に実施しその低コスト化を推進する一つの方法
として、いわゆる多ビット試験方式がある。

多ビット試験方式については、例えば、１９８５年、三
菱電機−発行の「三菱技報ＪＶＯ１，５９、Ｎｏ、９等
に記載されている。

〔発明が解決しようとする課題〕

ダイナミック型ＲＡＭ等の大容量化が進むにしたがって
、上記に記載されるような従来の多ビット試験方式には
次のような問題点が生じる。すなわら、上記多ビット試
験方式を採るダイナミック型ＲＡＭは、複数のメモリア
レイを有し、これらのメモリアレイに対応して設けられ
る複数の相補共通データ線及びメインアンプを含む。ダ
イナミック型ＲＡＭが多ビット試験モードとされるとき
、各相補共通データ線に対してそれぞれ１個のメモリセ
ルが同時に選択状態とされ、これらのメモリセルに対し
同一データの書き込み及び読み出し動作が行われる。そ
の結果、読み出されたデータがすべて一致すると、ダイ
ナミック型ＲＡＭは正常とされ、読み出しデータに対応
したハイレベル又はロウレベルの出力信号が出力される
。このとき、１ピントでも異なるデータが読み出される
と、ダイナミック型ＲＡＭは異常とされ、その出力はハ
イインピーダンス状態とされる。

つまり、上記のような従来の多ビット試験方式において
、ダイナミック型ＲＡＭは、同時に選択状態とされるメ
モリセルの数すなわち同時に書き込み又は読み出される
データのビット数に相応した複数の相補共通データ線及
びメインアンプを備えることが必須とされる。このこと
は、ダイナミック型ＲＡＭが例えば１６Ｍ（メガ）ビッ
トあるいは６４Ｍとノドと大容量化されるにしたがって
、ダイナミック型ＲＡＭの高集積化を阻害し、その低コ
スト化を妨げる一因となる。また、これを避けるため、
多ピント試験モードにおける同時試験ビット数を削減す
ると、逆にダイナミック型ＲＡＭの試験コストが増大す
る。

この発明の目的は、その高集積化を犠牲にすることなく
多ビット試験機能のビット数増大を図ったダイナミ’７
り型ＲＡＭ等の半導体記憶装置を提供することにある。

この発明の他の目的は、大容量化されたダイナミック型
ＲＡＭ’４の半導体記憶装置の試験コストを削減し、そ
の低コスト化を推進することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において掲示される発明の主なものを簡単に説明す
れば、下記の通りである。すなわち、ダイナミック型Ｒ
ＡＭ等の多ビット試験モードにおいて、相補共通データ
線に対し同時に複数の相補データ線を接続状態とし、相
補共通データ線の非反転信号線及び反転信号線のレベル
を所定の参照電位とそれぞれ比較するものである。

〔作　　用〕

上記した手段によれば、多ビット試験モードにおいて、
相補共通データ線の非反転信号線又は反転信号線のいず
れかのレベルが上記参照電位よりも高いことを、言い換
えると非反転信号線又は反転信号線のいずれかが所定の
プリチャージレベルのままであることを判定することで
、相補共通データ線に接続状態とされる複数の相補デー
タ線の読み出し信号が同一の論理レベルであることを確
認できる。このため、相補共通データ線及びメインアン
プを増設することなく、すなわちダイナミック型ＲＡＭ
等の高集積化を犠牲にすることなく、その多ビット試験
モードのビット数を増大できる。

これにより、大容門化されるダイナミック型ＲＡＭ等の
試験コストを削減し、その低コスト化を推進することが
できる。

〔実すも例〕

第６図には、この発明が通用されたダイナミ７り型ＲＡ
Ｍの一実施例のブロック図が示されている。また、第１
図、第２図ならびに第５図には、第６図のダイナミック
型ＲＡＭのメモリアレイとその周辺部、メモリアレイ切
換回路とメインアンプならびにカラムアドレスデコーダ
の一実施例の回路図がそれぞれ示されている。これらの
図に従って、この実施例のダイナミック型ＲＡＭの構成
と動作の概要を説明する。なお、第１図、第２図及び第
５図の各回路素子ならびに第６図の各ブロックを構成す
る回路素子は、公知の半導体簗積回路の製造技術によっ
て、特に制限されないが、単結晶シリコンのような１個
の半導体基板上において形成される。また、以下の図に
おいて、そのチャンネル（バンクゲート）部に矢印が付
加されるＭＯＳＦＥＴはＰチャンネル型であって、矢印
の付加されないＮチャンネルＭＯ３ＦＥＴと区別して示
される。

この実施例のダイナミック型ＲＡＭは、特に制限されな
いが、９個すなわち４個のメモリアレイＭＡＲＹＯ〜Ｍ
ＡＲＹ３と、これらのメモリアレイに対応してそれぞれ
２組ずつ設けられる合計８組の相補共通データ線旦ＤＯ
〜旦Ｄ７（ごこて、例えば非反転信号線ＣＤＯと反転信
号線ＣＤＯをあわせて相補共通データ線−〇ＤＯのよう
に表す。

以下間し）を含む。この実施例において、メモリアレイ
ＭＡＲＹＯ〜ＭＡＲＹ３は、後述するように、それぞれ
ｍ＋　１　個のサブメモリアレイを有する。各列の相補
共通データ線ＣＤＯ・ＣＤＩないしＣＤ６＼ＣＤ７は、
特に制限されないが、対応するメインアンプ切換回路Ｍ
ＳＷＯ−ＭＳＷ３を介して、対応するメインアンプＭＡ
Ｏ〜ＭＡ３にそれぞれ接続される。メインアンプＭＡＯ
−ＭＡ３は、それぞれ２個のリードアンプ及びライトア
ンプを含む。

ダイナミック型ＲＡＭが通常の読み出しモードとされる
とき、相補共通データ！６１ｃＤｏ　〜ＣＤ７には、対
応するメモリアレイＭＡＲＹＯ−ＭＡＲＹ３の指定され
る２個のメモリセルがそれぞれ１個ずつ接続状態とされ
る。このとき、各メインアンプに設けられる２個のリー
ドアンプは、対応する相補共通データｉｌｌ　ＣＤ　Ｏ
〜ＣＤ７にそれぞれ接続され、選択されたメモリセルか
ら出力される読み出し信号を増幅する作用を持つ。

ダイナミック型ＲＡＭが多ビット試験モードとされると
き、相補共通データ線ＣＤ０−ＣＤ７には、対応するメ
モリアレイＭＡＲＹＯ−ＭＡＲＹ３の各サブメモリアレ
イからそれぞれ１個ずつ合計量＋１個のメモリセルが同
時に接続状態とされる。このとき、各メインアンプに設
けられる２１固のリードアンプは、対をなす相補共通デ
ータ線温ＤＯ−ＣＤＩないしＣＤ６−ＣＤ７の一方にの
み選択的に接続状態とされる。すなわち、各メインアン
プに設けられる２個のリードアンプの非反転入力端子は
、対応する相補共通データ線ＣＤＯ又は旦ＤＩないし旦
Ｄ６又は旦Ｄ７の非反転信号線及び反転信号線にそれぞ
れ接続され、その反転入力端子には、所定の参照電位が
共通に供給される。

上記参照電位は、特に制限されないが、通常の読み出し
モードにおいて各相補共通データ線に出力される読み出
し信号のハイレベル及びロウレベルのほぼ中間レベルと
される。このため、各メインアンプに設けられる２個の
リードアンプは、対応する相補共通データ線の非反転信
号線及び反転信号線のレベルを上記参照電位と比較する
第１及び第２の差動増幅回路として機能し、これらの信
号線のレベルが上記参照電位よりも高く、所定のプリチ
ャージレベルのままであることを判定する。

これにより、各相補共通データ線に対して接続状態とさ
れるｍ　＋　１　ｆａのメモリセルの読み出し信号がす
べて同一の論理レベルであることを識別し、その結果を
試験論理回路ＴＬに伝達する。試験論理回路ＴＬは、各
メインアンプから伝達される試験結果を集計する機能を
持つ。

その結果、この実施例のダイナミック型ＲＡＭは、合計
４ｘ（ｍ＋１）（１？ｊのメモリセルを同時に選択状態
とし、これらのメモリセルに対して多ビット試験を行う
機能を持つ。どうまでもなく、このような多ビット試験
機能のビット数増大は、相補共通データ線及びメインア
ンプを増設することなく、言い換えるとダイナミック型
ＲＡＭの高集積化を阻害することな（実現できる。その
結果、ダイナミック型ＲＡＭ（７）試験コストが削減さ
れ、その低コスト化が著しく推進される。

第６図において、この実施例のダイナミック型ＲＡ　Ｍ
は、特に制限されないが、２個のカラムアドレスデコー
ダＣＡＤＯ及びＣＡＤＩと、これらのカラムアドレスデ
コーダをはさむように配置される４個のメモリアレイＭ
ＡＲＹＯ，ＭＡＲＹＩ及びＭＡＲＹ２．ＭＡＲＹ３を含
む。

メモリアレイＭＡＲＹＯは、特に制限されないが、第１
図に示されるように、ｍ＋１（固のサブメモリアレイＳ
ＭＯ０〜５Ｍ０ｍを含む。これらのサブメモリアレイは
、特に制限されないが、それぞれ２交点方式とされ、各
サブメモリアレイを貫通して垂直方向に配置されるｑ＋
１本のワード線ＷＯ〜Ｗｑと、水平方向に配置されるｎ
＋１組ののワード線と相補データ線の交点に格子状に配
置される（ｑ＋１）ｘ　（ｎ＋１）ｆ［！ｉｆのダイナ
ミック型メモリセルとをそれぞれ含む。

メモリアレイＭＡＲＹＩは、上記メモリアレイＭＡＲＹ
Ｏと対称的な構成とされる。また、メモリアレイＭＡＲ
Ｙ２及びＭＡＲＹ３は、上記メモリアレイＭＡＲＹＯ及
びＭＡＲＹＩにそれぞれ対応した構成とされ、対をなす
。

メモリアレイＭＡＲＹＯ−ＭＡＲＹ３を構成するダイナ
ミック型メモリセルは、特に制限されないが、直列形態
とされる情報蓄積用キャパシタＣ３及びアドレス選択用
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍをそれぞれ含む、このう
ち、情報蓄積用キャパシタＣｓの他方には、所定のセル
プレート電圧ｖｃｐが共通に供給される。各メモリアレ
イにおいて、同一の列に配置されるｑ＋１個のメモリセ
ルのアドレス選択用ＭＯ３ＦＥＴＱｍのドレインは、対
応する相補共通データ線ＤＯＯ・ＤＯＯ−Ｄｏｎ−ＤＯ
ＴないしＤｍＯ−ＤｍＯ〜Ｄｍｎ−Ｄｍｎの非反転信号
線又は反転信号線に所定の規則性をもって交互に結合さ
れる。また、同一の行に配置される（ｍ＋１）Ｘ　（ｎ
＋１）個のメモリセルのアドレス選択用Ｍ　ＯＳ　Ｆ　
Ｅ　Ｔのゲートは、対応するワード線ＷＯ〜Ｗｑにそれ
ぞれ共通結合される。

メモリアレイＭＡＲＹＯ〜ＭＡＲＹ３を構成するワード
線ＷＯ〜Ｗｑは、対応するロウアドレスデコーダＲＡＤ
Ｏ−ＲＡＤ３にそれぞれ結合され、択一的に選択状態と
される。

ロウアドレスデコーダＲＡＤＯ〜ＲＡＤ３には、特に制
限されないが、ロウアドレスバッファＲＡＢから、ｉ−
１ビットの相補内部アドレス信号上ｘｏ−ａｘｉ−２（
ここで、例えば非反転内部アドレス信号ａｘＱと反転内
部アドレス信号ａｘＱをあわせて相補内部アドレス信号
ａｘＱのように表す、以下同じ）が共通に供給され、タ
イミング発生回路ＴＧから、タイミング信号φＸが共通
に供給される。ここで、タイミング信号φＸは、通常ロ
ウレベルとされ、ダイナミック型ＲＡＭが選択状態とさ
れるとき所定のタイミングでハイレベルとされる。

ロウアドレスデコーダＲＡＤＯ〜ＲＡＤ３は、上記タイ
ミング信号φＸがハイレベルとされることで、選択的に
動作状態とされる。この動作状態おい°ζ、ロウアドレ
スデコーダＲＡＤＯ−ＲＡＤ３は、上記相捕内部アドレ
ス信号ａＸＯ〜ａｘｉ２をデコードし、対応するメモリ
アレイＭＡＲＹＯ〜ＭＡＲＹ３の対応するワード線ＷＯ
〜Ｗｑを択一的にハイレベルの選択状態とする。

ロウアドレスバッファＲＡＢは、アドレスマルチプレク
サＡＭＸを介して伝達されるロウアドレス信号を、タイ
ミング発生回路ＴＧから供給されるタイミング信号ψａ
ｒに従って取り込み、保持する。また、これらのロウア
ドレスで６号をもとに、ｉ＋１ピントの相補内部アドレ
ス１６号ａｘｏ−ｗａｘｉを形成する。このうち、上位
２ビットの相補内部アドレス信号ａｘｉ−１及びａｘｉ
は、特に制限されないが、アレイ選択回路ＡＳＬに供給
され、その偽の…禎内部アドレス信号ａｘＱ−ａｘｉ−
２は、上記ロウアト１ノスデコーダＲＡＤＯ−ＲＡＤ３
に共通に供給される。

７１ルスマルチプレクサＡＭＸの一方の入力端子には、
外部端子ＡＯ〜Ａｉを介しで時分割的に供給されるＸア
ドレス信号ＡＸＯ〜Ａｘｒが入力され、その他方の入力
端子には、リフレッシュアトし・スカウンクＲＦＣから
りフレッシュアトレス信号ａｒＯ−ａｒｉが入力される
。アドレスマルチプレクサＡＭＸには、さらにタイミン
グ発生回路ＴＧから、タイミング信号φｒｅ（が選択制
御信号として供給される。

アドレスマルチプレクサＡＭＸは、ダイナミック型ＲＡ
Ｍが通富の動作モードとされ上記タイミング信号ψｒｅ
ｆがロウレベルとされるとき、外部端子Ａ　Ｏ・〜Ａｉ
を介して供給されるＸアドレス信号ＡＸＯ〜へＸ１８ｉ
１択し、ロウアドレス信号としてロウアドレスバッファ
）？　Ａ　Ｂに伝達する。

また、ダイナミック型ＲＡＭがリフレッシュモードとさ
れ上記タイミング信号φｒｅｒがハイレベルとされると
き、リフレッシュアドレスカウンタＲＦＣから供給され
るリフレッシュアドレス信号ａｒｏ−ａｒｉを選択し、
ロウアドレス信号としてロウアドレスバッファＲＡＢに
伝達する。

ｌフ【ノフシュアドレスカウンタＲＦＣは、ダイナミッ
ク型ＲＡλイがリフレッシュモードとされるとき、選択
的に動作状態とされる。この動作状態において、リフレ
ッシュアドレスカウンタＲＦＣは、タイミング発生回路
ＴＯから供給されるタイミング信号φｒｃに従って歩道
動作を行い、上記リフレッシュアドレス信号ａｒＱ〜ａ
ｒｉを形成する。これらのリフレッシュアドレス信号は
、前述のように、アドレスマルチプレクサＡＭＸの他方
の入力端子に供給される。

一方、メモリアレイＭＡＲＹＯ〜ＭＡＲＹ３を構成する
相補データ線ＤＯＯ・ＤＯＯ〜ＤＯｎ・ＤｏｎないしＤ
ｍＯ−ＤｍＯ〜Ｄｍｎ　−Ｄｍｎは、第１図のメモリア
レイＭＡＲＹＯに代表して示されるように、その一方に
おいて、対応するＰ型センスアンプ５ＡＰＯ〜Ｓ　Ａ　
Ｐ　３の対応する単位回路にそれぞれ結合される。また
、その他方において、対応するＮ型センスアンプ５ＡＮ
Ｏ〜５ＡＮ３の対応する単位回路を経て、対応するカラ
ムスイッチＣ３ＷＯ−Ｃ３Ｗ３の対応するスイッチＭＯ
３ＦＥＴＱ１Ｂ・Ｑ１９〜Ｑ２０・Ｑ２１等にそれぞれ
結合される。

Ｐ型センスアンプ５ＡＰＯ−３ＡＰ３は、メモリアレイ
ＭＡＩ”２ＹＯ〜ＭＡＲＹ３の各相補データ線に対応し
て設けられる（ｍ＋１）Ｘ　（ｎ＋１）個の単位回路を
含む、これらの単位回路は、特に制限されないが、その
ゲート及びドレインが互いに交差接続される２１固のＰ
チャンネルＭＯ３ＦＥＴＱ２及びＱ３等と、対応する相
補データ線の非反転信号線と反転信号線との間に設けら
れるＮチャンネル型のプリチャージＭＯ３ＦＥＴＱ１３
等とをそれぞれ含む。

Ｍ　ＯＳ　Ｆ　ｉＥ、　’「Ｑ　２及びＱ３等のソース
は、共通ソース線ＣＰに共通結合され、さらにＰチャン
ネル型の駆動Ｍ　ＯＳ　Ｆ　＋２．Ｔ　Ｑ　ｌを介して
回路の電源電圧に結合される。ここで、回路の電源電圧
は、特に制限されないが、＋−５Ｖのよ・うな正の電源
電圧とされる。ｇＩＡ劾Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１
のゲートには、タイミング発生回路ＴＧから供給される
タイミング１゛３号φｐ３のインバータ回路Ｎｌによる
反転信号が供給される。ここで、タイミング信号φｐａ
は、通゛帛ロウレベルとされ、ダ１°す一ツク型ＲＡＭ
が選択状態とされるとき所定の夕・ｆミングでハイレベ
ルとされる。これにより、ＭＯＳ　Ｆ　ＥＴＱ２及びＱ
３等は、上記タイ瓢ング信号φｐａがハイレベルとされ
ｒｑＡｉｌＪＭＯ８ＦＥＴＱｌがオン状態とされること
で、選択的に動作状態とされ、対応するＮ型センスアン
ゾ５ＡＮＯ〜Ｓ　Ａ　Ｎ　３　（Ｄ対Ｗｉする単位回路
とともに、１個の単位増幅回路として機能する。この動
作状態において、これらの単位増幅回路は、選択された
ワード線に結合される（ｍ＋　１）　ｘ　（ｎ　＋　１
）　Ｉｌｌのメモリセルから対応される微小読み出し信
号を増幅し、ハイレベル又はロウレベルの２値読み出し
信号とする。

Ｐ型センスアンプ５ＡＰＯ−３ＡＰ３の各単位回路のＭ
Ｏ３ＦＥＴＱ１３等のゲートには、タイミング発注回路
ＴＯから、タイミング信号φｐｃが共！ヱに供給される
。ここで、タイミング信号φｐｃは、ダイナミック型Ｒ
ＡＭが非選択状態とさｈるとき、選択的にハイレベルと
される。ＭＯ３ＦＥＴＱ１３等は、ダイナミック型ＲＡ
Ｍが非選択状態とされ上記タイミング信号φｐＣがハイ
レー、ルとされることで、−斉にオン状態となり、対Ｑ
ｎないしＤｍＯ−ＤｎＩＯ〜Ｄｍｎ　−Ｄｍｎの非反転
信号線及び反転信号線を短絡して、ハーフプリチャージ
レ・＼ルとする。

同様に、Ｎ型センスアンプ５ＡＮＯ〜５ＡＮ３の各単位
回路は、特に制限されないが、そのゲート及びドレイン
が互いに交差接続される２個のＮチャンネルＭＯ３ＦＥ
ＴＱＩ　４・Ｃ１５ないしＣ１６・Ｃ１７等をそれぞれ
含む。これらのＭＯ３ＦＥＴＱ１４・Ｃ１５ないしＣ１
６・Ｃ１７等のソースは、共通ソース２８　ＣＮに共！
結合され、さらにＮチャンネル型の駆シ」ＭＯ３ＦＥＴ
Ｑ１１を介して回路の接地電位に結合される。駆動ＭＯ
３ＦＥＴＱＩ　Ｉのゲートには、上記タイミング信号φ
ｐａが供給される。これにより、ＭＯ３ＦＥＴＱ１４・
Ｃ１５ないしＱ１０・Ｃ１７等は、上記タイミング信号
φｐ３が・＼・ｆレベルとされ駆動ＭＯ５ＦＥＴＱＩＩ
がオン状態とされる。二とで、選択的に動作状態とされ
、対応するとｉＢ　Ｐ型センスアンプＳ　Ａ　Ｐ　Ｏ〜
Ｓ　Ａ　？　３の対応する星位回路とともに、１（固の
単位増幅回路として数面する。

カラムスイッチＣＳ　’ｗＶ　Ｏ〜ＣＳ　１７／　３は
、第１図のカラムスイッチＣＳ　Ｗ　Ｏに代表して示さ
れるように、対応するメモリアレイＭＡＲＹＯ〜ＭＡＲ
Ｙ３の各相補データ線に対応して設けられる（ｍ＋１）
Ｘ　（ｎ＋１）対のスイッチＭＯ３ＦＥＴＱ１８・Ｃ１
９ないしＣ２０−Ｃ２１等を含む、これらのスイッチＭ
ＯＳ　Ｆ　ＢＴの一方は、前述のように、対応するメモ
リアレイＭＡＲＹＯ〜ＭＡＲＹ３の対応する相補データ
線にそれぞれ結合され、その他方は、対応する２組の相
補共通データ確立ＤＯ・立Ｄ１〜ＣＤ６・−ＣＤ７に頃
に交互に共通結合される。カラムスイッチＣＳ　Ｗ　（
１”　ＣＳ　Ｗ　３の隣接する２対のスイッチＭＯ３Ｆ
ＥＴのゲートはそれぞれ共通結合され、対応するカラム
デコーダＣＡＤＯ又はＣ４へＤｌから対応するデータ線
選択信号ＹＯＯ〜ＹＯｎ−１ないしＹｍＯ−Ｙｍｎ−１
がそれぞれ供給される。

データ線選択信号ｙｏｏ〜Ｙｏｎ−１ないしＹｍＯ〜Ｙ
ｍｎ−１は、通常ロウレベルとされ、ダイナミック型Ｒ
ＡＭが通常の動作モードで選択状態とされるとき、所定
のタイミングで択一的にハイレベルとされる。このとき
、カラムス・イッチＣ３Ｗ０〜ＣＳ　Ｗ　３では、対応
する２組のスイッチＭＯ３Ｆ　Ｅ　Ｔがオン状態とされ
、メモリアレイＭＡＲＹ　Ｏ−Ｍ　Ａ　ＲＹ　３の対応
する２組の相補データ線が対応する相補共通データ線温
ＤＯ・旦ＤＩないし−ＣＤ６・身Ｄ７に選択的に接続さ
れる。一方、ダイナミック型ＲＡＭが多ビットａＸ験モ
ードで選択状啼とされると、上記データ線選択信号ＹＯ
Ｏ〜ＹＯｎ−１ないしＹｍＱ−Ｙｍｎ−１は、対応する
データ線選択信号ｙｏｏ〜Ｙ＋ｎＯないしＹＯｎ−１〜
’／ｍｒｌ−１がそれぞれｒｎ　＋　１ずつ同時にハイ
レベルとされる。このとき、カラムスイ・ンチＣ３ＷＯ
〜Ｃ３Ｗ３では、対応する２ｘ（ｍ＋１）組のスイッチ
ＭＯＳ　Ｆ　ＥＴが同時にオン状態とされる。

その結果、メモリアレイＭＡＲＹＯ−Ｍ　Ａ　ＲＹ　３
のサブメモリア【／イＳＭＯＯ〜Ｓ　Ｍ　Ｑ　ｒｎない
しＳＭ　３０〜Ｓ　Ｍ　３　ｍから対応する２ｘ（ｍ＋
１）組の相補データ線が選択され、対応する相補共通デ
ータ１ｌｉｉｌ−ＣＤ　Ｏ−層Ｄ１ないし旦Ｄ６・−Ｃ
Ｄ７にそれぞれｍ＋１組ずつ選択的に接続される。

ところで、カラムスイッチＣ３ＷＯ〜Ｃ８Ｗ３は、第１
図に例示的に示されるように、各列の相補共通データ線
温ＤＯ・ＣＤＩないし−ＣＤ６・旦Ｄ７に対応して設け
られる２個のバイアス回路ＢＣＯ及びＢＣＩをそれぞれ
含む。これらのバイアス回路は、特に制限されないが、
各相補共通データ線の非反転信号線及び反転信号線と回
路の電源電圧との間に設けられるダイオード形態のＮチ
ャンネルＭＯ３ＦＥＴＱ２２〜Ｑ２５と、各相補共通デ
ータ線の非反転信号線及び反転信号線と回路の接地電位
との間に設けられるＮチャンネルＭＯ３ＦＥＴＱ２６〜
Ｑ２９とをそれぞれ含む。ＭＯＳＦＥＴＱ２６〜Ｑ２９
は、無視できる程度の小さなコンダクタンスを持つよう
に設計され、そのゲートには、特に制限されないが、タ
イミング発生回路ＴＧからタイミング信号φｃｅが共通
に供給される。ここで、タイミング信号φｃｅは、ダイ
ナミック型ＲＡＭが選択状態とされるとき、選択的にハ
イレベルとされる。これにより、相補共通データ線−Ｃ
ＤＯ〜−ＣＤ７の非反転信号線及び反転信号線は、ダイ
ナミック型ＲＡＭが卯選択状態とされるとき、回路の電
源電圧から上記バイアス回路ＢＣＯ及びＢＣ１ｆ７１Ｍ
Ｏ３ＦＥＴＱ２２〜Ｑ２５のしきい値電圧分を差し引い
た所定のプリチャージレベルとされる。また、ダイナミ
ック型ＲＡＭが選択状態とされ対応するメモリアレイＭ
ＡＲＹＯ〜ＭＡＲＹ３の指定された相補データ線が選択
的に接続されることで、選択的にディスチャージされ、
所定のロウレベルとされる。

相補共通データ線−ＣＤＯ〜ＣＤ７及びカラムスイッチ
ｃｓｗｏ〜Ｃ３Ｗ３のバイアス回路ＢＣＯ及びＢＣＩ等
を含む読み出し回路の動作については、後で詳細に説明
する。

カラムアドレスデコーダＣＡＤＯ及びＣＡＤＩには、カ
ラムアドレスバッファＣＡＢから最上位ビットを除く相
補内部アドレス信号土ｙＯ〜土ｙニー１が供給され、タ
イミング発生回路ＴＧからタイミング信号φｙ及び内部
制御信号ｔｍが供給される。ここで、タイミング信号φ
ｙは、通常ロウレベルとされ、ダイナミック型ＲＡＭが
選択状態とされるとき所定のタイミングでハイレベルと
される。また、内部制御信号Ｌｍは、ダイナミック型Ｒ
ＡＭが多ビット試験モードで選択状態とされるとき、選
択的にハイレベルとされる。

カラムアドレスデコーダＣＡＤＯ及びＣＡＤ　１は、特
に制限されないが、第５図のカラムアドレスデコーダＣ
ＡＤＯに代表して示されるように、下位の相補内部アド
レス信号ａｙＯ〜ａｙｋを対応する負論理の組み合わせ
で受けるｎ＋１個のノアゲート回路Ｎ００１〜Ｎ０Ｇ３
と、上位の相補内部アドレス信号ａ　ｙｋ＋１＝ａ　ｙ
ｉ−１を対応する正論理の組み合わせで受けるｍ　＋　
１　個のナントゲート回路ＮＡＧＩ〜Ｎ　Ａ　Ｇ　３を
それぞれ含む。

このうら、ノアゲート回路Ｎ０ＣＩ−ＮＯＧ３の出力信
号は、内部選択信号ｄｓＱ〜ｄｓｎとして、９Ｊ応する
ナントゲート回路ＮＡＧ１〜ＮＡＧ９ないしＮＡＧＩＯ
〜ＮＡＧ１２の第１の入力端子にそれぞれ供給される。

これ４７．の内部選択信号ｄｓＱ〜ｄｓｎは、対応する
組み合わせで供給される非反転内部アドレス信号ａｙＱ
〜ａｙｋ又は反転内部アドレス信号ａｙＱ−ａｙｋがす
べてロウレベルとされるとき、択一的にハイレベルとさ
れる。このとき、内部選択信号ｄｓＱ−ｗｄｓｎは、メ
モリアレイＭＡＲＹＯ−ＭＡＲＹ３の各サブメモリアレ
イから対応する相補データ線を択一的に選択するための
選択信号として供される。

一方、ナントゲート回路ＮＡＧＩ〜ＮＡＧ３の出力信号
は、対応するナントゲート回路ＮＡＧ４〜ＮＡＧ６の一
方の入力端子にそれぞれ供給される。これらのナントゲ
ート回路ＮＡＧ４〜ＮＡＧ６の他方の入力端子には、上
記内部制御信号ｔｍのインバータ回路Ｎ３による反転信
号すなわち反転内部制御信号Ｌｍが共通に供給される。

ナントゲート回路ＮＡＧ４〜ＮＡＧ６の出力信号は、内
部選択信号ａｓＱ−ｗａｓｍとして、対応する上記ナン
トゲート回路ＮＡＧ７〜ＮＡＧ９ないしＮＡＧＩＯ〜Ｎ
ＡＧ１２の第２の入力端子にそれぞれ共通に供給される
。内部選択信号ａｓＱ−ａｓｍは、対応するナントゲー
ト回路ＮＡＧＩ〜ＮＡＧ３の出力信号がロウレベルとさ
れるとき、すなわち対応する組み合わせで供給される非
反転内部ア１ルス信号ａｙｋ＋１〜ａｙｉ−１又は反転
内部アドレス（Ｍ　号ａ　ｙ　ｋ＋　１〜ａｙ；−ｔが
すべてハイレベルとされるとき、択一的にハイレベルと
される。このとき、内部選択信号ａｓＱ−ａｓｍは、メ
モリアレイＭＡＲＹＯ−ＭＡＲＹ３のサブメモリアレイ
Ｓ　Ｍ　ＯＯ〜Ｓ　Ｍ　Ｏｍないし５Ｍ３０〜５Ｍ３ｍ
から１個のサブメモリアレイを選択するための選択信号
として供される。ダイナミック型ＲＡＭが多ビット試験
モードとされ上記内部制御信号Ｌｍがハイレベルとされ
ると、内部選択信号ａｓＱ〜ａｓｍは一斉にハイレベル
とされる。その結果、後述するように、メモリアレイＭ
ＡＲＹＯ−ＭＡＲＹ３のすべてのサブメモリアレイから
それぞれ２組ずつ合計２ｘ（ｍ＋１）組の相補データ線
が同時に選択状態とされる。

ナントゲート回路ＮＡＧ７〜ＮＡＧ９ないしＮＡＧＩＯ
〜ＮＡＧ１２の第３の入力端子には、上記タイミング信
号φｙが共通に供給される。これらのナントゲート回路
の出力信号は、対応するインバータ回路Ｎ４〜ＮＧない
しＮ７〜Ｎ９によって反転された後、それぞれ上記デー
タ線選択信号ＹＯＯ”ＹＯｎ−１ないしＹｍＯ〜Ｙｍｎ
−１として、対応するメモリアレイＭＡＲＹＯ，ＭＡＲ
ＹＩあるいはＭＡＲＹ２．ＭＡＲＹ３に供給される。言
うまでもなく、データ線選択信号Ｙ００〜ＹＯｎ−１な
いしＹｍＯ−Ｙｍｎ−１は、対応する上記内部選択信号
ｄｓＱ〜ｄｓｎ及びａｓＱ　〜ａｓｍがともにハイレベ
ルとされるとき、上記タイミング信号φｙがハイレベル
であることを条件に選択的にハイレベルとされる。

すなわち、ダイナミック型ＲＡＭが通常の動作モードで
選択状態とされるとき、データ線選択信号ＹＯＯ〜ＹＯ
ｎ−１ないしＹｍＯ〜Ｙｍｎ−１は、上記タイミング信
号φｙがハイレベルとされ上記内部制御信号ｔｍがロウ
レベルとされることで、相補内部アドレス信号ａｙＱ〜
ａｙｉ−１に従って択一的にハイレベルとされる。その
結果、メモリアレイＭＡＲＹＯ−ＭＡＲＹ３から対応す
る２組の相補データ線が選択され、相補共通データ縁立
ＤＯ・ＣＤＩないしＣＤ６−ＣＤ７にそれぞれ接続され
る。一方、ダイナミック型ＲＡＭが多ビット試験モード
で選択状態とされると、データ線選択信号ＹＯＯ”ＹＯ
ｎ−１ないしＹｍＱ−Ｙｍｎ−１は、上記タイミング信
号φｙ及び内部制御信号【ｍがともにハイレベルとされ
ることで、下位の相補内部アドレス信号ａｙＱ−ａｙｋ
に従ってｍ＋１ずつ同時にハイし・ベルとされる。その
結果、メモリアレイＭＡＲＹＯ〜ＭＡＲＹ３のすべての
サブメモリアレイからそれぞれ２組ずつ合計２×（ｍ＋
１）紐の相補データ線が選択され、対応する相補共通デ
ータＩｊｌＣＤＯ−ＣＤＩないし−Ｃより６・ＣＤ７に
それぞれｍ＋１組ずつ接続される。

カラムアドレスバッファＣＡＢは、外部端子ＡＯ〜Ａｉ
を介して時分割的に供給されるＹアドレス信号ＡＹＯ”
ＡＹｉを、タイミング発止回路ＴＧから供給されるタイ
ミング信号φａＣに従って取り込み、保持する。また、
これらのＹアドレス信号ＡＹＯ＝ＡＹｉをもとに、Ｈ＋
１ビットの相補内部アドレス信号ユｙｏ−ユｙｉを形成
する。

このうち、特に制限されないが、最上位ビットの相補内
部アドレス倍電ａｙｉはアレイ選択回路ＡＳＬに供給さ
れ、その他の相補内部アドレス信号ａｙＱ〜ａｙｊ−１
は上記カラムアトルスデコーダＣＡＤＯ及びＣＡＤＩに
供給される。

アレイ選択回ｆ２３ＡｓＬは、上記ロウアドレスバッフ
ァＲＡＢ及びカラムチ１ルスハフフアＣＡＢから供給さ
れる相補内部アドレス信号ａｘｉ−１及びａｘｉならび
にａｙｉをデコードして、選択信号ｓＯ〜ｓ７を択一的
にハイレベルとする。これらの選択信号ｓＯ〜ｓ７は、
対応するメインアンプＭＡ　Ｏ−ＭＡ　３にそれぞれ供
給される。

相補共通データ線温Ｄｏ−且Ｄ１〜旦Ｄ６・二Ｄ７は、
対応するメインアンプ切換回路Ｍ　Ｓ　Ｗ　Ｏ〜ＭＳＷ
３を介して、対応するメインアンプＭＡＯ−ＭＡ３にそ
れぞれ結合される。メインアンプ切換回路ＭＳＷＯ〜Ｍ
　Ｓ　Ｗ　３には、タイミング発生回路ＴＧから上記内
部制御信号ｔｍと上記タイミング信号φｃｅ及びφｙが
供給される。また、上記力ラムアドレ２、バッファＣＡ
Ｂから、最上位ビットの相補内部アドレス信号ａｙｉが
供給される、メインアンプＭＡＯ−ＭＡ３には、タイミ
ング発生回路ＴＧからタイミング信号φＷ及びφ「が供
給され、上記アレイ選択回路ＡＳＬから、対応する選択
信号ＳＯ・Ｓｌないしｓ６・ｓ７がそれぞれ組み合わさ
れて供給される。ここで、タイミング信号φＷは、ダイ
ナミック型ＲＡＭが書き込みモードで選択状態とされる
とき、所定のタイミングで一時的にハイレベルされる。

また、タイミング信号φｒは、ダイナミック型ＲＡＭが
読み出しモードで選択状態とされるとき、所定のタイミ
ングでハイレベルとされる。

メインアンプ切換回路ＭＳＷＯ〜ＭＳＷ３は、特に制限
されないが、第２図のメインアンプ切換回路ＭＳＷＯに
代表して示されるように、それぞれ一対のＰチャンネル
ＭＯ３ＦＥＴ及びＮチャンネルＭＯ３ＦＥＴからなる１
２個の伝送ゲートＴＧ１〜ＴＧ１２をそれぞれ含む、こ
れらの伝送ゲートを構成するＰチャンネルＭＯＳ　Ｆ　
ＥＴ及びＮチャンネルＭＯ３ＦＥＴは、特に制限されな
いが、相補共通データ線を介して伝達される信号のレベ
ルに影響を与えない程度の比較的大きなコンダクタンス
を持つように設計される。伝送ゲー）ＴＧ１〜ＴＧ４及
びＴＧ５〜ＴＧ８には、上記内部制御信号（ｍ及びその
インバータ回路Ｎ２による反転信号すなわち反転内部制
御信号ｔｍが所定の組み合わせで供給される。また、伝
送ゲートＴＧ９ＴＧＩＯ及びＴＧＩ　１．ＴＧＩ２には
、非反転内部アドレス信号ａｙｉ又は反転内部アドレス
信号ａｙ＋が所定の組み合わせで供給される。その結果
、伝送ゲートＴＧＩ〜ＴＧ４は、ダイナミック型ＲＡＭ
が通常の動作モードとされ上記内部制御（Ｎ号ｔｒｒ＋
がロウレベルとされるとき選択的に伝達状態とされ、伝
送ゲートＴＧ５〜ＴＧ８は、ダイナミック型ＲＡＭが多
ビット試験モードとされ上記内部制御信号Ｌｍがハイレ
ベルとされるとき選択的に伝達状態とされる。同様に、
伝送ゲー１−ＴＧ９及びＴＧＩＯは、相補内部アドレス
信号ａｙｉが論理“０”とされるとき選択的に伝達状態
とされ、伝送ゲートＴＧＩＩ及びＴＧＩ２は、相補内部
アドレス信号ａｙｉが論理“１”とされるとき選択的に
伝達状態とされる。

これらのことから、相補共通データ線ＣＤＯ・ＣＤＩな
いしＣＤ６−ＣＤ７は、ダイナミック型ＲＡＭが通常の
動作モードとされ上記内部制御信号Ｌｍがロウレベルと
されるとき、対応するメインアンプ切換回路ＭＳＷＯ−
ＭＳＷ３の伝送ゲートＴＯＩ〜ＴＧ４を介して、対応す
るメインアンプＭＡＯ−ＭＡ３のリードアンプＲＡＯ及
びＲＡｌの非反転入力端子＋及び反転入力端子−にそれ
ぞれ接続される。一方、ダイナミック型ＲＡＭが多ビッ
ト試験モードとされ上記内部制御信号Ｌｍがハイレベル
とされると、相補共通データ線ＣＤ０−旦り工ないし−
ＣＤ６・旦Ｄ７は、相補内部アドレス信号ａｙｉに従っ
てその一方のみが選択される。このとき、選択された相
補共通データ線の非反転信号線は、対応するメインアン
プ切換回路ＭＳＷＯ〜ＭＳＷ３の伝送ゲートＴＧ５とＴ
Ｇ９又はＴＧＩＩを介して、対応するメインアンプＭＡ
−０〜ＭＡ３のリードアンプＲＡＯの非反転入力端子子
に接続される。また、選択された相補共通データ線の反
転信号線は、対応するメインアンプ切換回路ＭＳＷＯ〜
ＭＳＷ３の伝送ゲー１−ＴＧ７とＴＧＩＯ又はＴＧＩ２
を介して、対応するメインアンプＭＡＯ〜ＭＡ３のリー
ドアンプＲＡＩの非反転入力端子子に接続される。リー
ドアンプＲＡＯ及びＲＡＩの反転入力端子−には、対応
するメインアンプ切換回路ＭＳＷＯ〜ＭＳＷ３の伝送ゲ
ー１−ＴＣ；　６及びＴＧ８を介して、所定の参照電位
Ｖｒが供給される。

ところで、メインアンプ切換回路ＭＳＷＯ−ＭＳＷ３は
、特に制限されないが、上記参照電位■ｒを形成するた
めの定電圧発生回路ＶＲＧをそれぞれ含む、これらの定
電圧発生回路ＶＲＧは、特に制限されないが、回路の電
源電圧及び接地電位間に直列形態に設けられるＮチャン
ネルＭＯＳＦＥＴＱ３０及びＱ３１と、上記ＭＯ３ＦＥ
ＴＱ３０及びＱ３１の共通結合されたソース及びドレイ
ンと上述の共通ソース線ＣＮとの間に直列形態に設けら
れる４個のＮチャンネルＭＯＳＦＥＴＱ３２〜Ｑ３５と
をそれぞれ含む。ここで、ＭＯ３ＦＥＴＱ３０は、上記
カラムスイッチｃｓｗｏ−ｃＳＷ３のバイアス回路ＢＣ
Ｏ及びＢＣｌに含まれるＭＯＳＦＥＴＱ２２〜Ｑ２５と
同一の電気的特性を持つように設計され、ＭＯ３ＦＥＴ
Ｑ３１は、上記バイアス回路ＢＣＯ及びＢＣｌに含まれ
るＭＯ３ＦＥＴＱ２６〜Ｑ２９と同一の電気的特性を持
つように設計される。さらに、ＭＯ５ＦＥＴＱ３２及び
Ｑ３３は、上記カラムスイッチｃｓｗ。

〜Ｃ３Ｗ３のスイッチＭＯ３ＦＥＴＱＩ　８・Ｑ１９〜
Ｑ２０・Ｑ２１等と同一の電気的特性を持つように設計
され、ＭＯ３ＦＥＴＱ３４及びＱ３５は、上記Ｎ型セン
スアンプ５ＡＮＯ−３ＡＮ３のＭＯＳＦＥＴＱＩ　４・
Ｑ１５ないしＱ１６・Ｑ１７等と同一の電気的特性を持
つように設計される。

ＭＯ５ＦＥＴＱ３０は、そのゲート及びドレインが共通
結合されることでダイオード形態とされる。

ＭＯＳＦＥＴＱ３１のゲートには、上記タイミング信号
φｃｅが供給され、ＭＯＳＦＥＴＱ３２及びＱ３３のゲ
ートには、上記タイミング信号φｙが共通に供給される
。ＭＯ３ＦＥＴＱ３４及びＱ３５のゲートは共通結合さ
れ、さらに回路の電源電圧に結合される。ＭＯ３ＦＥＴ
Ｑ３０及びＱ３１の共通結合されたソース及びドレイン
の電位は、上記参照電位■「とされる。

これらのことから、上記参照電位Ｖｒは、ダイナミック
型ＲＡＭが非選択状態とされ上記タイミング信号φｃａ
及びφｙがロウレベルとされるとき、ＭＯ３ＦＥＴＱ３
１ならびにＭＯＳ　Ｆ　ＥＴＱ３２及びＱ３３がオフ状
態とされることで、回路の電源電圧からＭＯ５ＦＥＴＱ
３０のしきい値電圧骨だけ差し引いた所定のプリチャー
ジレベルとされる。ダイナミック型ＲＡＭが選択状態と
されタイミング信号φｃｅ及びφｙがともにハイレベル
とされると、ＭＯ３ＦＥＴＱ３１ならびにＱ３２及びＱ
３３がオン状態とされる。その結果、上記参照電位Ｖｒ
は、実質的にＭＯ５ＦＥＴＱ３２〜Ｑ３５の合成コンダ
クタンスとＭＯ３ＦＥＴＱ３０のコンダクタンスとの比
率によって決まる所定のレベルとなる。

前述のように、ダイナミック型ＲＡＭが非選択状態とさ
れるとき、相補共通データ線ＣＤＯ〜Ｃ−Ｄ７の非反転
信号線及び反転信号線は、対応するカラムスイッチＣ３
ＷＯ−Ｃ３Ｗ３の対応するバイアス回路ＢＣＯ又はＢＣ
Ｉによってプリチャージされる。そして、これらのプリ
チャージレベルは、ダイナミック型ＲＡＭが通常の読み
出しモードで選択状態とされ指定された相補データ線が
択一的に接続状態とされることで、対応するカラムスイ
ッチｃｓｗｏ〜Ｃ３Ｗ３の対応するスイッチＭＯ３ＦＥ
ＴＱ１８・Ｑ１９〜Ｑ２０−Ｑ２１等ならびに対応する
Ｎ型センスアンプ５ＡＮＯ−３ＡＮ３の対応するＭＯＳ
ＦＥＴＱ１４・Ｑ１５〜Ｑ１６・Ｑ１７等を介して、そ
の一方が選択的に引き抜かれ、所定のロウレベルとされ
る。このとき、引き抜かれた相補共通データ線のロウレ
ベルは、上記ＭＯ３ＦＥＴＱＩ　８及びＱ１４ないしＱ
２０及びＱ１６あるいは上記ＭＯ３ＦＥＴＱ１９及びＱ
１５ないしＱ２１及びＱ１７等の合成コンダクタンスと
対応するバイアス回路ＢＣＯ又はＢＣｌのＭＯ３ＦＥＴ
Ｑ２２〜Ｑ２５のコンダクタンスとの比率によって決定
される。前述のように、定電圧発生回路ＶＲＧのＭＯ３
ＦＥＴＱ３０とＭＯ５ＦＥＴＱ３２及びＱ３３ならびに
ＭＯ３ＦＥＴＱ３４及びＱ３５は、カラムスイッチｃｓ
ｗ。

〜Ｃ３Ｗ３のバイアス回路ＢＣＯ又はＢＣＩのＭＯ３Ｆ
ＥＴＱ２２〜Ｑ２５とスイッチＭＯ３ＦＥＴＱ１Ｂ・Ｑ
１９〜Ｑ２０・Ｑ２１等ならびにＮ型センスアンプ５Ａ
ＮＯ−５ＡＮ３のＭＯＳＦＥＴＱ１４・Ｑ１５〜Ｑ１６
・Ｑ１７等と同一の電気的特性を持つように設計される
。その結果、ダイナミック型ＲＡＭが選択状態とされる
ときの上記参照電位Ｖｒは、実質的に相補共通データ線
のプリチャージレベルと引き抜かれた相補共通データ線
の上記ロウレベルのほぼ中間レベルすなわち通常の読み
出しモードにおいて相補共通データ線に出力される読み
出し信号のハイレベル及びロウレベルのほぼ中間レベル
とされる。

メインアンプＭＡ　Ｏ−ＭＡ　３は、特に制限されない
が、第２図のメインアンプＭＡＯに代表して示されるよ
うに、それぞれ２個のライトアンプＷＡＯ及びＷＡＩな
らびにリードアンプＲＡＯ及びＲＡｌを含む、このうち
、ライトアンプＷＡＯ及びＷＡＩの入力端子は、特に制
限されないが、書き込み共通データ線ＷＣＤを介して、
データ入出力回路Ｉ１０のデータ入カバソファの出力端
子に共通結合され、その出力端子は、対応する上記相補
共通データ縁立ＤＯ＼ＣＤＩないし旦Ｄ６・−ｇ−Ｄ７
にそれぞれ結合される。また、リードアンプＲＡＯ及び
ＲＡＩの入力端子は、前述のように、対応するメインア
ンプ切換回路ＭＳＷＯ〜ＭＳＷ３を介して、対応する上
記相補共通データ線ＣＤＯ・旦ＤＩないし−ＣＤ６・−
９−Ｄ７あるいは上記参照電位Ｖｒに所定の組み合わせ
でそれぞれ選択的に結合される。

この実施例において、リードアンプＲＡＯ及びＲＡＩは
、特に制限されないが、出力信号が通常の論理レベルで
出力される出力端子ａｏと、そのまま直接結合すること
で結線論理和形態としうるもう一つの出力端子ｗｏとを
備える。リードアンプＲＡＯ及びＲＡＩの上記出力端子
ａｏは、特に制限されないが、対応して設けられる排他
的論理和回路ＥＯ１の一対の入力端子にそれぞれ供給さ
れる。また、リードアンプＲＡＯ及びＲＡＩの出力端子
ｗｏは、読み出し共通データ線ＲＣＤを介して、データ
入出力回路Ｉ１０のデータ出力バッファの入力端子に共
通結合される。メインアンプＭＡ　Ｏ−ＭＡ　３の排他
的論理和回路ＥＯＩの出力信号は、試験出力信号ｔｏＱ
〜Ｌｏ３として、試験論理回路ＴＬに供給される。

メインアンプＭＡＯ〜ＭＡ３のライトアンプＷＡＯ及び
ＷＡＩには、上記タイミング信号φＷが共通に供給され
、アレイ選択回路ＡＳＬから対応する選択信号５Ｑ−ｓ
ｌないしＳ６・Ｓ７がそれぞれ供給される。同様に、メ
インアンプＭＡＯ〜ＭＡ３のリードアンプＲＡＯ及びＲ
ＡＩには、上記タイミング信号φｒが共通に供給され、
アレイ選択回路ＡＳＬから対応する選択信号５（ｌｓｌ
ないしＳ６・Ｓ７がそれぞれ供給される。ここで、選択
信号５Ｏ−ｓｌは、特に制限されないが、通常ロウレベ
ルとされ、ダイナミック型ＲＡＭが通常の動作モードで
選択状態とされるとき、上記相補内部アドレス信号上ｘ
ｉ−１，土ｘｉ及び土ｙ１に従って択一的にハイレベル
とされる。ダイナミック型ＲＡＭが多ビット試験モード
で選択状態とされるとき、上記選択信号５Ｑ＝ｓ７は、
上記相補内部アドレス信号に関係なく、−斉にハイレベ
ルとされる。

メインアンプＭＡＯ〜ＭＡ３のライトアンプＷＡＯ及び
ＷＡＩは、上記タイミング信号φＷがハイレベルとされ
同時に対応する上記選択信号ＳＯ〜Ｓ７がハイレベルと
されることで、選択的に動作状態とされる。この動作状
態において、ライトアンプＷＡＯ及びＷＡＩは、データ
入出力回路■、／Ｑのデータ人カバンファから書き込み
共通データ線ＷＣＤを介して供給される書き込みデータ
に従った相？ｊ！ｉ書き込み信号を形成し、対応する相
補共通データ縁立ＤＯ・旦ＤＩないし−ＣＤ６・旦Ｄ７
にそれぞれ伝達する。

メインアンプＭＡＯ〜ＭＡ３のリードアンプＲＡＯ及び
ＲＡＩは、ダイナミック型ＲＡＭが通常の読み出しモー
ドとされるとき、上記タイミング信号φ「がハイレベル
とされ同時に対応する上記選択信号５Ｑ−Ｓ７が択一的
にハイレベルとされることで、選択的に動作状態とされ
る。この動作状態において、リードアンプＲＡＯ及びＲ
ＡＩは、対応するメモリアレイＭＡＲＹＯ−ＭＡＲＹ３
の選択されたメモリセルから対応する相補共通データ線
−ＣＤＯ・−ＣＤＩないし旦Ｄ６・旦Ｄ７を介して出力
される２値読み出し信号をさらに増幅し、読み出し共通
データ線ＲＣＤを介してデータ入出力回路Ｉ１０のデー
タ出力バッファに伝達する。

ダイナミック型ＲＡＭが多ビット試験モードとされると
き、リードアンプＲＡＯ及びＲＡＩの非反転入力端子午
には、前述のように、対応する相補共通データ線温Ｄｏ
、旦Ｄ２．旦Ｄ４．旦Ｄ６あるいはＣＤ１．ＣＤ３．旦
Ｄ５．旦Ｄ７の非反転信号線及び反転信号線がそれぞれ
接続され、その反転入力端子−には、所定の参照電位Ｖ
ｒが共通に供給される。このとき、リードアンプＲＡＯ
及びＲＡＩは、非反転入力端子午に結合される相補共通
データ線の非反転信号線及び反転信号線の信号レベルと
、反転入力端子−に供給される参照電位■「とを比較す
るための差動増幅回路として機能する。リードアンプＲ
ＡＯ及びＲＡＩの出力信号ａｏは、例えば対応する相補
共通データ線の非反転信号線又は反転信号線のレベルが
参照電位■ｒよりも低いときに論理ロウレベルとされ、
逆に参照電位Ｖｒよりも高いときに論理ハイレベルとさ
れる。ダイナミック型ＲＡＭの多ピント試験の結果が正
常である場合、後述するように、リードアンプＲＡＯ及
びＲＡＩの出力信号ａｏは、相補的にハイレベル又はロ
ウレベルとされる。したがって、上記排他的論理和回路
ＥＯＩの出力信号すなわち試験出力信号ｔｏＱ〜ｔｏ３
がすべて論理ハイレベルであることを判定することによ
って、多ビット試験において選択状態とされる４×（ｍ
＋１）個のメモリセルがすべて正常であることを確認で
きるものである。

試験論理回路ＴＬには、メインアンプＭＡＯ〜ＭＡ３か
ら上記試験出力信号ｔｏＱ〜ｔｏ３が供給され、またタ
イミング発生回路ＴＧから上記内部制御信号Ｌｍが供給
される。

試験論理回路ＴＬは、ダイナミック型ＲＡＭが多ビット
試験モードとされ上記内部＄ｌＪ御信号ｔｍがハイレベ
ルとされることで、選択的に動作状態とされる。この動
作状態において、試験論理回路′ｒＬは、上記試験出力
信号ｔＱＱ〜ｔｏ３に従ってその出力信号すなわちエラ
ー検出信号ｔｅを選択的にロウレベル又はハイレベルと
する。すなわち、上記試験出力信号ｔｏＱ〜ｔｏ３がす
べてハイレベルとされるとき、試験論理回路ＴＬは、特
に制限されないが、エラー検出信号ｔｅをロウレベルと
し、多ビット試験の結果が正常であることを表示する。

上記試験出力信号Ｌ　ｏ　Ｑ　−ｔ　ｏ　３のいずれか
がロウレベルとされると、試験論理回路ＴＬは、エラー
検出信号Ｌｃをハ・ｃレベルとし、多ビット試験の結果
が正常でなかったことを表示する。エラー検出信号ｔｅ
は、データ入出力回路Ｉ１０に供給される。

データ入出力回路Ｉ１０は、特に制限されないが、デー
タ人力バッファ及びデータ出力バッファを含む、このう
ち、データ出力バッファには、タイミング発生回路ＴＧ
からタイミング信号φｏｅが供給され、また試験論理回
路ＴＬがら上記エラー検出信号【ｅが供給される。ここ
で、タイミング信号φｏｅは、特に制限されないが、通
常ロウレベルとされ、ダイナミック型ＲＡＭが読み出し
モードで選択状態とされるとき、所定のタイミングで一
時的にハイレベルとされる。

データ入出力回路Ｉ　／　Ｏのデータ人力バッファは、
ダイナミック型ＲＡＭｆＪ（ｆき込みモードとされると
き、データ入力端子１）ｉｎを介して供給される書き込
みデータを取り込み、これを保持する。

これらの書き込みデータは、暑き込み共通データ線ｖｖ
ｃｏを介して、上記メインアンプＭＡＯ−Ｍへ３のライ
トアンプＷＡＯ及びＷＡＩに共通に供給される。一方、
データ入出力回路Ｉ１０のデータ出力バッファは、ダイ
ナミック型ＲＡＭが読み出しモードとされるとき、上記
タイミング信号φｏｅがハイレ・＼ルとされることで、
選択的に動作状態とされる。この動作状態において、デ
ータ出力バッファは、メインアンプＭＡＯ〜ＭＡ３のリ
ードアンプＲＡＯ及びＲＡＩから読み出し共通データ線
ＲＣＤを介して供給される読み出しデータを、データ出
力端子ＤｏｕＬを介して外部に送出する。ダイナミック
型ＲＡＭが多ピント試験モードとされ、かつその結果が
正常でながったために上記エラー検出信号ｔｏがハイレ
ベルとされるとき、データ出力バッファはその出力をハ
イインピーダンス状態とする。

タイミング発生回路ＴＧは、外部から制御信号として供
給されるロウアドレスストローブ信号頁イトイネーブル
信号ＷＥ、　　リフレッシュ制御１２号ＲＦ及び試験モ
ードｆ８号ＴＭに従って、上記各種の内部制御信号及び
タイミング信号を形成し、各回路に供給する。

第３図には、第６図のダイナミック型ＲＡＭの読み出し
回路の一実施例の等価回路図が示されている。また、第
４図には、第３図の読み出し回路の通常の読み出しモー
ド及び多ビット試験モードにおける一実施例の信号波形
図が示されている。

なお、第３図には、メモリアレイＭＡＲＹＯとこれに対
応するＮ型センスアンプ５ＡＮＯ，カラムスイッチｃｓ
ｗｏ、メインアンプＭＡＯ及び相補共通データ線ＣＤＯ
とからなる読み出し回路が例示的に示される。また、第
４図には、上記メモリアレイＭＡＲＹＯに対応する相補
共通データ線−ｇ−Ｄｏが例示的に示され、その非反転
信号線ＣＤＯが実線で、その反転信号線σｒ下が点線で
それぞれ示される。第４図において、垂直軸は各信号線
の信号レベルＶを示し、水平軸は時間の経過を示す。以
下、メモリアレイＭＡＲＹＯのサブメモリアレイＳ　Ｍ
　００−　Ｓ　Ｍ　Ｏｍにおいてそれぞれの先頭相補デ
ータ線ＤＯＯ−ＤＯＯ〜ＤｍＯ・ＤｍＯが一斉に選択状
態とされる場合を例に、この実施例のダイナミック型Ｒ
ＡＭの多ビット試験モードの概要を説明する。

この実施例のダイナミック型ＲＡＭの多ピント試験モー
ドは、特に制躍されないが、まずメモリアレイＭＡＲＹ
Ｏ−ＭＡＲ’／３からそれぞれｍ＋１　（１！ｌ、合計
４ｘ（ｒｎ＋１）個のメモリセルを同時に選択シ犬態と
し、同一の試験データを書き込んだ後、これらのメモリ
セルを再度選択状態とし、その記１．ａデータを読（今
出すことにより行われる。多ビット試験モードの書き込
み動作時において、各メモリアレイから選択状態とされ
たｍ　＋　ｉ　＋ａのメモリセルには、対応するメイン
アンプＭＡＯ〜ＭＡ３のライトアンプＷＡＯ又はＷＡＩ
から対応する相補共通データ線−ＣＤＯ・旦ＤＩないし
−ＣＤ６・−ＣＤ７を介して、試験データに応じた相補
暑き込み信号が供給される。多ビット試験モードの読み
出しモードが開始されると、上記ｍ　＋　１　個のメモ
リセルは再度選択状態とされ、第３図のような接続状態
とされる。

第３図において、相補共通データ線温ＤＯの非反転信号
線ＣＤＯは、カラムスイッチｃｓｗｏのスイッチＭＯ３
ＦＥＴＱ１８ないしＱ２０等及びＮ型センスアンプ５Ａ
ＮＯのＭＯ３ＦＥＴＱＩ　４ないしＱ１６等を介して、
共通ソース線ＣＮに結合される。同様に、反転信号線Ｃ
百１は、カラムスイッチｃｓｗｏのスイッチＭＯ３ＦＥ
ＴＱＩ　９ないしＱ２１等及びＮ型センスアンプ５ＡＮ
ＯのＭＯ３ＦＥＴＱＩ　５ないしＱ１７等を介して、共
通ソース線ＣＮに結合される。共通ソース線ＣＮは、駆
動ＭＯ３ＦＥＴＱＩ　１を介して、回路の接地電位に結
合される。ダイナミック型ＲＡＭが多ビット試験モード
とされるとき、カラムスイッチｃ　ｓ　ｗ　ｏのＭＯ３
ＦＥＴＱ１ｆｌ〜Ｑ２１等が一斉にオン状態とされ、Ｎ
型センスアンプ５ＡＮＯのＭＯ３ＦＥＴＱＩ　４・Ｑ１
５ないしＱ１６・Ｑ１７等は対応する相補データ線ＤＯ
Ｏ−ＤＯＯ−Ｄｍｏ−ＤｍＯの読み出し信号の論理レベ
ルに従ってそれぞれ相補的にオン状態とされる。

相補共通データ線ΩＤＯの界反転信号線ＣＤＯは、さら
に図示されないメ・インアンプ切換回＠ＭＳＷＯを介し
て、メインアンプＭＡＯのリードアンプＲＡＯの芥反転
入力端子十に接続される。また、カラムスイッチｃｓｗ
ｏのバイアス回路ＢＣＯのＭＯ５ＦＥＴＱ２２を介して
回路の電源電圧に結合され、ＭＯ３ＦＥＴＱ２６を介し
て回路の接地電位に結合される。同様に、反転信号線Ｃ
万０は、図示されないメインアンプ切接回路ＭＳＷＯを
介して、メインアンプＭＡＯのリードアンプＲＡＩの非
反転入力端子本に接続される。また、バイアス回路ＢＣ
ＯのＭＯ３ＦＥＴＱ２４を介して回路の電源電圧に結合
され、ＭＯ３ＦＥＴＱ２８を介して回路の接地電位に結
合される。

リードアンプＲＡＯ及びＲＡＩの反転入力端子−には、
メインアンプ切換回路ＭＳＷＯの定電圧発生回路Ｖ　Ｒ
Ｇから、所定の参照電位Ｖｒが共通に供給される。定電
圧発生回１ｉ！８ＶＲＧは、回路の電源電圧及び接地電
位間に直列形態に設けられるＭ　ＯＳ　Ｆ　Ｅ　Ｔ’　
Ｑ　３０及びＱ３１と、これらのＭＯＳＦＥＴの共通結
合されたソース及びドレインと上記共通ソース線ＣＮと
の間に直列形態に設けられる４１囚のＭ＋’）ＳＦＥ’
ｒＱ３２〜Ｑ３５とを含む。

ここで、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　３０は、前述のよ
うに、上記バイアス回路ＳＣＯのＭＯ３ＦＥＴＱ２２及
びＱ２４と同一の電気的特性を持・つように設計され、
ＭＯ３ＦＥＴＱ３１は、ＭＯ３ＦＥＴＱ２６及びＱ２８
と同一の電気的特性を持つように設計される。また、Ｍ
Ｏ３ＦＥＴＱ３２及びＱ３３は、上記力ラムスイ−／　
千ＣＳ　Ｗ　（ｌ（７）　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　
Ｌ８〜Ｑ２１等と同一の電気的特性を持つように設計さ
れ、ＭＯ３ＦＥＴＱ３４及びＱ３５は、上記Ｎ型センス
アンプＳＡＮＯ（７）ＭＯ３ＦＥＴＱ１４〜ＭＯ３ＦＥ
ＴＱ１７等と同一の電気的特性を持つように設計される
。

これらのことから、非反転信号線ＣＤＯ及び反転信号線
ＣＤＯは、ダイナミック型ＲＡＭ７！ｌ’卵選択状態と
されるとき、上記バイアス回路ＢＣＯのＭＯ３ＦＥＴＱ
２２及びＱ２４を介してプリチャージされ、回路の電源
電圧から上記ＭＯ３ＦＥＴＱ２２又はＱ２４のしきい値
電圧骨を差し引いた所定のプリチャージレベルとされる
。

ダイナミック型ＲＡＭが通常の読み出しモードで選択状
態とされ、タイミング信号φｙがハイレベルとされるこ
とで対応するデータ線選択信号Ｙ００〜ＹＯｎ−１ない
しＹｍＯ〜Ｙｍｎ−１が択一的にハイレベルとされると
、カラムスイッチＣ３ＷＯのスイッチＭｏ５ＦＥＴＱ１
８・Ｑ１９〜Ｑ２０・Ｑ２１等が択一的にオン状態とさ
れる。このとき、選択された相補データ線に結合される
メモリセルから論理“１”の読み出し信号が出力される
と、Ｎ型センスアンプ５ＡＮＯでは、対応するＭＯ５Ｆ
ＥＴＱＩ　５ないしＱ１７等が選択的にオン状態とされ
る。このため、相補共通データ線ＣＤＯの反転ずδ傍線
ＣＤＯは、対応する１組のＭＯＳＦＥ′ｒＱ１９及びＱ
１５ないしＱ２１及びＱ１７等を介してディスチャージ
される。その結果、反転信号線で〒１は、第４図（ａ）
に示されるように、対応する１組のＭＯ３ＦＥＴＱ１９
及びＱ１５ないしＱ２１及びＱ１７等の合成コンダクタ
ンスと上記バイアス回路ＢＣＯのＭＯＳ　Ｆ　ＥＴＱ２
４のコンダクタンスとの比率によって決まる所定のロウ
レベルとされる。非反転信号線ＣＤＯは、上記プリチャ
ージレベルを保持する。

ところで、定電圧発生回路ＶＲＧのＭＯ３ＦＥＴＱ３０
及びＱ３１は、前述のように、バイアス回路ＢＣＯのＭ
Ｏ３ＦＥＴＱ２４及びＱ２８とそれぞれ同一の電気的特
性を持つように設計され、ＭＯ３ＦＥＴＱ３２及びＱ３
３ならびにＱ３４及びＱ３５は、上記ＭＯ３ＦＥＴＱＩ
　９ないしＱ２１等ならびにＱ１５ないしＱ１７等とそ
れぞれ同一の電気的特性を持つように設計される。この
ため、上記ＭＯ３ＦＥＴＱ３０及びＱ３１の共通結合さ
れたソース及びドレインは、実質的にＭＯ３ＦＥＴＱ３
２〜Ｑ３５の合成コンダクタンスすなわち上記反転信号
線ＣＤＯのディスチャージ経路を構成するＭＯ３ＦＥＴ
Ｑ１９ないしＱ２１等及びＭＯ３ＦＥＴＱＩ　５ないし
Ｑ１７等の半分に相当するコンダクタンスを介して、共
通ソース線ＣＮに結合される。その結果、上記参照電位
Ｖｒは、第４図（ａ）に示されるように、相補共通デー
タ線ＣＤＯの非反転信号線ＣＤＯのプリチャージレベル
と反転信号線ＣＤＯのディスチャージ後のロウレベルと
のほぼ中間レベル、すなわち通常の読み出しモードにお
いて相補共通データ線ＣＤＯに出力される読み出し信号
のハイレベル及びロウレベルのほぼ中間レベルとされる
。

ダイナミック型ＲＡＭが多ピッ１〜試験モードで選択状
態とされ、メモリアレイＭＡＲＹＯのｍ＋１組の相補デ
ータ線Ｄｏ　Ｏ・ＤＯＯ−ＤｍＯ−ＤｍＯが相補共通デ
ータ線ＣＤＯに接続されると、非反転信号線ＣＤＯ及び
反転信号線ＣＤＯのいずれかが、これらの相補データ線
の読み出し信号に従って選択的にディスチャージされる
。すなわち、例えば上記相補データ線ＤＯＯ−ＤＯＯ−
ＤｍＯ・ＤｍＯの読み出し信号がすべて論理″１”であ
る場合、第４図（ｂ）に示されろように、反転信号線Ｃ
ＤＯが、ｍ＋１組のＭＯ５ＦＥＴＱ１９及びＱ１５ない
しＱ２１及びＱ１７！４を介してディスチャージされ、
これらのＭＯＳＦＥＴの合成コンダクタンスに対応した
比較的低いロウレベルとされる。このとき、非反転信号
線ＣＤＯは、上記プリチャージレベルを保持する。その
結果、リードアンプＲＡＯの出力信号ａｏは論理ハイレ
ベルとされ、リードアンプＲＡＩの出力信号ａｏは論理
ロウレベルとされるため、排他的論理和回路ＥＯｌの出
力信号すなわち試験出力信号ｔｏＱはハイレベルとなる
。

このとき、上記相補データ線ＤＯＯ・ＤＯＯ〜ＤｍＯ・
Ｄ　ｍ　Ｏのいずれかに結合されるメモリセル等に異常
が生じ、その読み出し信号が論理“０″とされると、第
４ＥｉＵ（ｃ）に示されるように、反転信号線５石］が
、ＭＯ３ＦＥＴＱＩ　９及びＱ１５ないしＱ２１及びＱ
１７等のうちｍ個のＭＯＳＦＥＴを介してディスチャー
ジされるとともに、非反転信号線ＣＤＯが、ＭＯ３ＦＥ
ＴＱ１　Ｂ及びＱ１４ないしＱ２０及びＱ１６等のいず
れかを介してディスチャージされる。このため、反転信
号線ＣＤＯは、上記正富な場合に比較してやや高いロウ
レベルとされ、非反転信号線ＣＤＯは、通常の読み出し
モードの場合と同様なロウレベルとされる。その結果、
リードアンプＲＡＯ及びＲＡＩの出力信号ａＯはともに
論理ロウレベルとされ、排他的論理相同Ｅ！８ＥＯ１の
出力信号すなわち試験出力信号ＬｏＱはロウレベルとな
る。

一方、ダイナミック型ＲＡ　Ｍが多ピント試験モードで
選択状！Ｓとされ、メモリアレイＭＡＲＹＯのｍ＋１組
の相補データ線ＤＯＯ・丁子１〜ＤｍＯ・Ｄｍ了が相補
共通データ綿−ＣＤＯに接続されるとき、例えばこれら
の相補データ線の読み出し［号がすべて論理“０°であ
る場合、ｆｐＳ４図（ｄ）に示されるように、非反転イ
ｉＪ＋ｔＸｃｏｏが、ｍ＋１組のＭＯ３ＦＥＴＱ１Ｂ及
びＱ１４ないしＱ２０及びＱ１６等を介してディスチャ
ージされ、これらのＭＯ３ＦＥ！、Ｔの合成コンダクタ
ンスに対応した比較的低いロウレベルとされる。このと
き、反転信号線ＣＤＯは、上記プリチ計−ジレベルをＬ
呆！キする。その本吉果、リードアンプＲＡＯの出力信
号ａｏは論理ロウレベルとされ、リードアンプＲＡＩの
出力信号ａｏは論理ハイレベルとされるため、排他的論
理和回路ＥＯＩの出力信号すなわち試鵠出カイε号ｔｏ
Ｑはハイレベルとなる。

このとき、上記相補データ１ｊｌＤＯＯ・ＤＯＯ〜Ｄ　
ＩｌＩ　Ｏ・Ｄ　ｍ　Ｏのいずれかに結合されるメモリ
セル等に異常が生じ、その読み出し信号が論理“１”と
されると、第４図（ｅｌ）に示されるように、非反転信
号線ＣＤＯが、ＭＯ３ＦＥＴＱ１８及びＱ１４ないしＱ
２０及びＱ１６等のうちｍ橿のＭＯＳＦＥＴを介してデ
ィスチャージされるとともに、反転信号線ＣＤＯが、Ｍ
Ｏ３ＦＥＴＱＩ　９及びＱ１５ないしＱ２１及びＱ１７
等のいずれかを介してディスチャージされる。このため
、非反転信号線ＣＤＯは、上記正常な場合に比較してや
や高いロウレベルとされ、反転信号線ττ下は、通常の
読み出しモードの場合と同様なロウレベルとされる。そ
の結果、リードアンプＲＡＯ及びＲＡｌの出力信号ａｏ
はともに論理ロウレベルとされ、排他的論理和回路ＥＯ
Ｉの出力信号すなわち試験出力信号ｔｏＱはロウレベル
となる。

メインアンプＭＡＯの試験出力信号ｔｏＱは、前述のよ
うに、他のメインアンプＭＡＬ〜ＭＡ３の試験出力信号
ｔｏｌ〜ｔ０３とともに、試験論理回路ＴＬに供給され
、エラー検出信号ｔｅが選択的に形成される。これによ
り、この実施例のダイナミ、り型ＲＡＭは、同時に選択
状態とされる合計４ｘ（ｍ＋１）ｆｌｌのメモリセルに
関する多ビット機能試馴！を行いうるものとされる。

以上のように、この実施例のダイナミック型ＲＡＭ？、
ｔ、４個（７）メモ＋／７ｔｚイＭＡＲＹＯ−ＭＡＲＹ
３を有し、これらのメモリアレイに対応してそれぞれ２
組ずつ設けられる合計８組の相補共通データ縁立ＤＯ・
旦ＤＩないし−ｃ−Ｄ６・旦Ｄ７を含む、各列の相補共
通データ線は、対応するメインアンプ切換回路ＭＳＷＯ
−ＭＳＷ３を介して、対応するメインアンプＭＡ　Ｏ−
ＭＡ　３のライトアンプＷＡＯ及びＷＡＩならびにリー
ドアンプＲＡ　Ｏ及びＲＡＩにそれぞれ選択的に接続さ
れるウダイナミック型ＲＡへイが多ビフト１式Ｔ灸モー
ドとされるとき、相補共通データ線−ＩＣＤＯ−、ＣＤ
７には、それぞれｍ＋１組の相補データ線が同時に選択
状態とされる。このとき、対をなす相補共通データ線−
９ＤＯ・旦Ｄ１ないし旦Ｄ６・−ＣＤ７は選択的に対応
するメインアンプＭＡＯ〜ＭＡ３に接続すれる。したが
って、各メインアンプのリードアンプＲＡＯ及びＲＡＩ
の非反転入力端壬子には、選択された相補共通データ線
の非反転信号線及び反転信号線がそれぞれＷ？続され、
その反転入力端子−には、所定の参照電位Ｖｒが共通に
供給される。

各メインアンプのリードアンプＲＡＯ及びＲＡＩは、選
択された相補共通データ線の非反転信号線及び反転信号
線のレベルを上記参照電位Ｖｒと比較し、その出力信号
ａＯを選択的にハイレベルとする。リードアンプＲＡＯ
及びＲＡＩの出力信号ａｏは、排他的論理和回路ＥＯＩ
に供給され、その出力信号すなわち試験出力信号ｔｏＱ
−ｔｏ３が、さらに試験論理回路ＴＬに供給される。そ
の結果、いずれかのメインアンプのリードアンプＲＡＯ
及びＲＡｌの出力信号ａＯがともにハイレベル又はロウ
レベルであることを条件に、試験論理回路ＴＬの出力信
号すなわちエラー検出信号ｔ。

が選択的にハイレベルとされ、同時に選択状態とされる
４Ｘ（ｍ＋ｌ）個のメモリセルのいずれかに異常が生じ
たことが表示される。このため、この実施例のダイナミ
ック型ＲＡＭは、その高集積化を犠牲にすることなく、
多ビット試験機能のビット数を４ｘ（ｍ＋１）ピントに
増大できる。これにより、大容量化されたダイナミック
型ＲＡＭの試験コストが削減され、その低コスト化が推
進されるものである。

以上の本実施例に示されるように、この発明を多ビット
試験機能を有する大容量のダイナミック型ＲＡＭ等の半
導体記憶装置に適用する、：とで、次のような作用効果
が得られる。すなわち、（１）ダイナミック型ＲＡＭ等
の多ビット試験モードにおいて、相補共通データ線に対
して同時に複数（ｍ＋１）組の＋￥Ｊ補データ線を接続
状態とし、相補共通データ線の非反転信号線及び反転信
号線のレベルを所定の参照電位とそれぞれ比較すること
で、これらの非反転信号線又は反転信号線のいずれかの
レベルが上記参照電位より高いことを、言い喚えると上
記非反転信号線又は反転信号線のいずれかが所定のプリ
チャージレベルのままであることを判定す・乙ことによ
って、接続状態とされる複数の相補データ線の読み出し
信号が同一の論理レベルであることを容易に識別できる
という効果が得られる。

（２）上記（１１項により、相補共通データ線及びメイ
ンアンプ等を増設することなく、すなわちダイナミック
型ＲＡＭ等の高集積化を犠牲にすることなく、その多ビ
ット試験モードのビット数を増大できるという効果が得
られる。

（３）上記（１）項において、ダイナミック型ＲＡＭに
、上記相補共通データ線が対応して設けられる複数（ｐ
）個のメモリアレイを備えることで、ダイナミック型Ｒ
ＡＭ等の多ビット試験モードのビット数をさらにｐＸ（
ｍ＋ｉ）ビットに増大できるという効果が得られる。

（４）上記（３）項において、各メモリアレイに対応し
てそれぞれ２組の相補共通データ線と２個のリードアン
プとを設け、ダイナミック型ＲＡＭ等が多ビット試験モ
ードとされるとき、これらのリードアンプを対応するい
ずれかの相補共通データ線の非反転信号線又は反転信号
線のレベルを判定する差動増幅回路として用いることで
、さらにダイナミック型ＲＡＭ等の高集積化を図ること
ができるという効果が得られる。

（５）上記（［）項〜（４）項により、ダイナミック型
ＲＡＭ等の試験コストを削減し、その低コスト化を推進
できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は丑記実施例に限定される
ものではなく、その要旨を逸、脱しない範囲で種々変更
可能であることは言うまでもない。例えば、第１図にお
いて、メモリアレイＭ・ＡＲＹＯ−ＭＡＲＹ３は、特に
複数のサブメモリアレイを含むものでなくてもよいし、
Ｐ型センスアンプ５ＡＰＯ−３ＡＰ３及びＮ型センスア
ンプ５ＡＮＯ〜５ＡＮ３は、対応するメモリアレイの一
方にまとめて配置されるものであってもよい。

相補共通データ線は、メモリアレイＭ　Ａ　Ｒ”／　０
〜ＭＡＲＹ３に対応してそれぞれ１組ずつ設けてもよい
。カラムスインチｃｓｗｏ〜Ｃ３Ｗ３を構成する各スイ
ッチＭＯ３ＦＥＴは、それぞれ一対のＰ（−ヤンネルＭ
　Ｏ３Ｆ　Ｅ　Ｔ及びＮチャンネルＭＯ３Ｆ　Ｅ　Ｔか
らなる伝送ゲートに置き換えることができる。この場合
、第２図のメインアンプ切換回路ＭＳＷＯ〜ＭＳＷ３の
定電圧発生回路ＶＲＧに設けられるＭＯ３ＦＥＴＱ３２
及びＱ３３は、同様な伝送ゲートに置き換える必要があ
る。第２図において、メインアンプ切換回路ＭＳＷＯ〜
Ｍ　ＳＷ３を構成する伝送ゲートＴＯ１〜ＴＧ１２のコ
ンダクタンスが無視できない場合、例えば伝送ゲ−）Ｔ
Ｇ６及びＴＧ８と定電圧発生回路ＶＲＧとの間に、伝送
ゲートＴＧ９〜ＴＧ１２と同一の電気的特性を持つ伝送
ゲートを設けるとよい、メインアンプＭＡＯ〜ＭＡ３に
、通常の読み出しモード専用のリードアンプと多ビット
試験モード専用の差動増幅回路の両方を各相補共通デー
タ線に対応してそれぞれ設けることができるならば、メ
インアンプ切換回路Ｍ　Ｓ　Ｗ　０〜Ｍ　Ｓ　Ｗ　３を
設ける必要はない、排他的論理和回路ＥＯＩは、試験論
理回１？１）ＴＬにまとめて設けてもよい、また、多ビ
ット試験モード時におけるダイナミック型ＲＡＭの出力
は、試験結果が正常な場合にハイレベルとし、正常でな
い場合にロウレベルとするものであってもよい、第６図
において、ダイナミック型ＲＡＭは、Ｘアドレス信号Ａ
ＸＯ−ＡＸｉ及びＹアドレス信号ＡＹＯ〜ＡＹｉをそれ
ぞれ別個の入力端子から入力するものとしてもよい、ま
た、リフレッシュ制御信号Ｗ了及び試験モード信号ｆ籍
は、例えばロウアドレスストローブ信号ＲＡＳ、カラム
アドレスストローブ信号ＣＡＳ及びライｊ・イネーブル
信号ＷＥの所定の組み合わせを代用してもよい、ダイナ
ミック型ＲＡＭは、上記のようなメモリアレイＭＡＲＹ
Ｏ−ＭＡＲＹ３を基本構成とする複数のメモリマットを
備えるものであってもよい。さらに、第１図に示される
メモリアレイとその周辺部及び第２図に示されるメイン
アンプ切換回路とメインアンプならびに第５図に示され
るカラムアドレスデコーダの具体的な回路構成や、第０
Ｍに示されるダイナミック型ＲＡ　Ｍのブロック構成な
らびにアドレス信号及び制御信号の組み合わせ等、種々
の実施形態を採りうる。

以上の説明では主として本ｆ１発明者等によってなされ
た発明をその背景となった利用分野であるダイナミック
型ＲＡＭに通用した場合について説明したが、それに限
定されるものではなく、例えば、ダイナミック型メモリ
セルを基本構成とするマルチボー）ＲＡＭやその他の各
種半導体記憶装置にも通用できる。本発明は、少なくと
も多ビン１−試験機能を有する半導体記憶装置及びこの
ような半導体記憶装置を含むディジタル装置に広く通用
できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ダイナミック型ＲＡＭ等の多ビット試験
モードにおいて、相補共通データ線に対して同時に複数
組の相補データ線を接続状態とし、相補共通データ線の
非反転信号線及び反転信号線のレベルを所定の参照電位
とそれぞれ比較することで、接続状態とされる複数の相
補データ線の読み出し信号が同一の論理レベルであるこ
とを容易に識別できる。これにより、相補共通データ線
及びメインアンプ等を増設することなく、すなわちダイ
ナミック型ＲＡＭ等の高集積化を儀牲にすることなく、
その多ビット試験モードのピー／　ト数を増大できるた
め、大容量化されたダイナミック型ＲＡ　Ｍ等の試験コ
ストを＋！？Ｊ減し、その低コスト化を推進できる。

【図面の簡単な説明】

第１図は、この発明が通用されたダイナミック型ＲＡＭ
のメモリアレイ及びその周辺部の一実施例を示す回路図
、 第２図は、この発明が通用されたダイナミック型ＲＡ　
Ｍのメインアンプ及びメインアンプ切換回路の一実施例
を示す回路ブロック図、 平３図は、この発明が適用されたダイナミック型ＲＡＭ
の読み出し回路の一実施例を示す等価的な回路ズ、 茅４図は、第３図の読み出し回路の一実施例を示す信号
波形図、 第５図は、この発明が通用されたダイナミック型ＲＡＭ
のカラムアドレスデコーダの一実施例を示す回Ｆ＠図、 第６図は、この発明が通用されたダイナミック型ＲＡＭ
の一実施例を示すブロフク図である。 ＭＡＲＹＯ〜ＭＡＲＹ３・・・メモリアレイ、ＳＭＯ０
〜５Ｍ０ｍ・−・サブメモリアレイ、５ＡＰＯ−３ＡＰ
３−−　・Ｐ型センスアンプ、５ＡＮＯ〜５ＡＮ３・・
・Ｎ型センスアンプ、Ｃ５ＷＯ〜Ｃ３Ｗ３・・・カラム
スイッチ、ＢＣＯ，ＢＣｌ・・・バイアス回路。 Ｃｓ・・・情Ｋ１１ｍ用キャパシタ、Ｑｍ・・・アドレ
ス選択用ＭＯＳ　Ｆ　ＥＴ、　Ｎ　１〜Ｎ９・・・イン
バータ回路、Ｑ１〜Ｑ３・・・ＰチャンネルＭＯ３ＦＥ
Ｔ、ＱＩ　Ｉ〜Ｑ３５・・・ＮチャンネルＭＯ３ＦＥＴ
。 ＭＳＷＯ〜ＭＳＷ３・・・メインアンプ切換回路、ＶＲ
Ｇ・・・定電圧発生回路、ＭＡＯ〜ＭＡ３・・・メイン
アンプ、ＷＡＯ，ＷＡＩ・・・ライトアンプ、ＲＡＯ，
ＲＡＩ・・・リードアンプ、ＴＧＩ−ＴＧＩ２・・・伝
送ゲート、ＥＯＩ・・・排他的論理和回路。 ＣＡＤＯ，ＣＡＤＩ・・・カラムアドレスデコーダ、Ｎ
ＡＧｌ−ＮＡＧｌ　２・・・ナントゲート回路、ノアゲ
ート回路Ｎ０Ｇ１〜Ｎ０Ｇ３・・・ＲＡＤＯ〜ＲＡＤ３
・・・ロウアドレスデコーダ、ＲＡＢ・・・ロウアドレ
スバッファ、ＡＭＸ・・・アドレスマルチプレクサ、Ｒ
ＦＣ・・・リフレッシエアドレスカウンタ、ＣＡｌ３−
・・カラムアドレスバッファ、ＡＳＬ・・・アレイ選択
回路、１゛Ｌ・・・試験論理回路、Ｉｌｏ・・・データ
入出力回路、１’Ｇ・・・タイミング発生回路。

Claims (1)

1. 【特許請求の範囲】 １、所定の試験モードにおいて複数（ｍ＋１）組の相補
   データ線が同時に接続される相補共通データ線と、上記
   試験モードにおいてその一方の入力端子が上記相補共通
   データ線の非反転信号線及び反転信号線にそれぞれ接続
   されその他方の入力端子が所定の参照電位に共通結合さ
   れる第１及び第２の差動増幅回路とを具備することを特
   徴とする半導体記憶装置。 ２、上記参照電位は、通常の読み出しモードにおいて上
   記相補共通データ線に伝達される読み出し信号のハイレ
   ベル及びロウレベルのほぼ中間レベルとされることを特
   徴とする特許請求の範囲第１項記載の半導体記憶装置。 ３、上記第１及び第２の差動増幅回路の非反転出力信号
   又は反転出力信号は、排他的論理和回路に供給され、上
   記排他的論理和回路の出力信号がハイレベルとされるこ
   とで上記相補共通データ線に接続される複数の相補デー
   タ線の読み出し信号がすべて同一の論理レベルであるこ
   とを判定するために供されることを特徴とする特許請求
   の範囲第１項又は第２項記載の半導体記憶装置。 ４、上記半導体記憶装置は、ダイナミック型ＲＡＭであ
   り、上記試験モードは、同時に選択状態とされる複数の
   メモリセルに対して行われる多ビット試験モードである
   ことを特徴とする特許請求の範囲第１項、第２項又は第
   ３項記載の半導体記憶装置。 ５、上記ダイナミック型ＲＡＭは、上記相補共通データ
   線が対応して設けられる複数（ｐ）個のメモリアレイを
   有し、同時にｐ×（ｍ＋１）個のメモリセルに対して上
   記多ビット試験モードを実施しうるものであることを特
   徴とする特許請求の範囲第１項、第２項、第３項又は第
   ４項記載の半導体記憶装置。 ６、上記相補共通データ線は、上記メモリアレイに対応
   してそれぞれ２組ずつ設けられ、上記ダイナミック型Ｒ
   ＡＭは、上記相補共通データ線に対応して設けられる同
   数のリードアンプを含むものであって、各対の相補共通
   データ線に対応して設けられる２個の上記リードアンプ
   は、上記多ビット試験モードにおいて、それぞれ選択的
   に上記第１及び第２の差動増幅回路として機能するもの
   であることを特徴とする特許請求の範囲第１項、第２項
   、第３項、第４項又は第５項記載の半導体記憶装置。