JPH0232432A - デュアルポートメモリの制御方式 - Google Patents
デュアルポートメモリの制御方式Info
- Publication number
- JPH0232432A JPH0232432A JP63183064A JP18306488A JPH0232432A JP H0232432 A JPH0232432 A JP H0232432A JP 63183064 A JP63183064 A JP 63183064A JP 18306488 A JP18306488 A JP 18306488A JP H0232432 A JPH0232432 A JP H0232432A
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- JP
- Japan
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- cpu
- memory
- signal
- bank
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- Pending
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- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は２つのＣＰＵ間でデータ交換を行なうためのデ
ュアルポートメモリの制御方式に関する。
ュアルポートメモリの制御方式に関する。
（従来の技術）
従来、デュアルポートメモリを用いて２つのＣＰＵ間で
データ交換を行なうシステムとしては、第３図に示すも
のが知られている。同図において、１０１．１０２はＣ
ＰＵ、２００はデュアルポートメモリ（デュアルポート
ＲＡＭ；以下単にメモリという）、３０１、３０２はア
ドレスバス、４０１．４０２はデータバス、５０１、５
０２は信号線であり、ＣＰ ＵＩＯＩ、 １０２はそれ
ぞれアドレスバス３０１．３０２及びデータバス４０１
゜４０２を用いてメモリ２００に対するアクセスを行な
い、データの書き込み、読み出しを行なっている。
データ交換を行なうシステムとしては、第３図に示すも
のが知られている。同図において、１０１．１０２はＣ
ＰＵ、２００はデュアルポートメモリ（デュアルポート
ＲＡＭ；以下単にメモリという）、３０１、３０２はア
ドレスバス、４０１．４０２はデータバス、５０１、５
０２は信号線であり、ＣＰ ＵＩＯＩ、 １０２はそれ
ぞれアドレスバス３０１．３０２及びデータバス４０１
゜４０２を用いてメモリ２００に対するアクセスを行な
い、データの書き込み、読み出しを行なっている。
このような構成において、いま、アドレスバス３０１、
３０２の示すアドレスが異なる場合にはＣＰＵＬｏｔ、
１０２とメモリ２００との間のデータの授受は並行し
て行なわれるが、これらのアドレスが一致すると、メモ
リ２００は後からアクセスした方のＣＰＵ１０１または
１０２に対して信号線５０１または５０２を介しＢＵＳ
Ｙ信号を送り、送り先のＣＰＵの動作を−時的に停止さ
せてアクセス権を調停することが知られている。
３０２の示すアドレスが異なる場合にはＣＰＵＬｏｔ、
１０２とメモリ２００との間のデータの授受は並行し
て行なわれるが、これらのアドレスが一致すると、メモ
リ２００は後からアクセスした方のＣＰＵ１０１または
１０２に対して信号線５０１または５０２を介しＢＵＳ
Ｙ信号を送り、送り先のＣＰＵの動作を−時的に停止さ
せてアクセス権を調停することが知られている。
（発明が解決しようとする課Ｍ）
しかしながらこの方式によると、アドレスが一致するた
びに一方のＣＰＵの動作が停止することになり、当該Ｃ
ＰＵの処理速度の低下を招くという問題があった。また
、ＣＰＵｌ０Ｉ、 １０２はメモリ２００上の任意のア
ドレスを非同期でそれぞれ独立してアクセスするため、
ＣＰＵｌ０Ｉ、 １０２間でデータの同期をとること
ができない等の欠点もあった。
びに一方のＣＰＵの動作が停止することになり、当該Ｃ
ＰＵの処理速度の低下を招くという問題があった。また
、ＣＰＵｌ０Ｉ、 １０２はメモリ２００上の任意のア
ドレスを非同期でそれぞれ独立してアクセスするため、
ＣＰＵｌ０Ｉ、 １０２間でデータの同期をとること
ができない等の欠点もあった。
本発明は上記問題点を解決するために提案されたもので
、その目的とすることろは、各ＣＰＵからのアドレスバ
ス上のアドレスが一致した場合にも一方のＣＰＵの動作
を停止させることなく処理速度の向上を図り、しかも各
ＣＰＵ間のデータの同期確保を可能にしたデュアルポー
トメモリの制御方式を提供することにある。
、その目的とすることろは、各ＣＰＵからのアドレスバ
ス上のアドレスが一致した場合にも一方のＣＰＵの動作
を停止させることなく処理速度の向上を図り、しかも各
ＣＰＵ間のデータの同期確保を可能にしたデュアルポー
トメモリの制御方式を提供することにある。
（課題を解決するための手段）
上記目的を達成するため、本発明は、データ交換を行な
うＣＰＵ間にデュアルポートメモリの２つのバンクを切
り替えるためのバンク制御部を設け、このバンク制御部
は、一方のＣＰＵにより出力されるデュアルポートメモ
リのバンク切替許可信号と、他方のＣＰＵにより出力さ
れる前記メモリのアクセス終了信号とが入力されたこと
を条件として各ＣＰＵによるアクセスが可能なバンクを
交互に切り替えると共に、各ＣＰＵによる前記メモリの
アクセスを許可することを特徴とする。
うＣＰＵ間にデュアルポートメモリの２つのバンクを切
り替えるためのバンク制御部を設け、このバンク制御部
は、一方のＣＰＵにより出力されるデュアルポートメモ
リのバンク切替許可信号と、他方のＣＰＵにより出力さ
れる前記メモリのアクセス終了信号とが入力されたこと
を条件として各ＣＰＵによるアクセスが可能なバンクを
交互に切り替えると共に、各ＣＰＵによる前記メモリの
アクセスを許可することを特徴とする。
（作用）
本発明によれば、各ＣＰＵがアクセス可能なバンクが交
互に切り替わるため、仮りに各ＣＰＵのアドレスバス上
のアドレスが一致した場合でもデュアルポートメモリ上
のアドレスは異なったものとなり、各ＣＰＵからのアク
セスが有効となる。
互に切り替わるため、仮りに各ＣＰＵのアドレスバス上
のアドレスが一致した場合でもデュアルポートメモリ上
のアドレスは異なったものとなり、各ＣＰＵからのアク
セスが有効となる。
また、バンク制御部は、一方のＣＰＵによるアクセス終
了に伴うパンク切替許可信号と、他方のＣＰＵによるア
クセス終了信号とを確認するハンドシェイクによりメモ
リのバンク切り替えを行なうこととしたため、各ＣＰＵ
間でメモリを介して授受されるデータの同期をとること
ができる。
了に伴うパンク切替許可信号と、他方のＣＰＵによるア
クセス終了信号とを確認するハンドシェイクによりメモ
リのバンク切り替えを行なうこととしたため、各ＣＰＵ
間でメモリを介して授受されるデータの同期をとること
ができる。
（実施例）
以下、図に沿って本発明の一実施例を説明する。
第１図において、前記同様に１０１．１０２はデータ交
換を行なうＣＰＵ、２００は２つのバンクを有する。デ
ュアルポートメモリ（デュアルポートＲＡＭ）、３０１
、３０２はアドレスバス、４０１．４０２はデータバス
であり、ＣＰ ＵＩＯＩ、 １０２はそれぞれアドレス
バス３０１、３０２、データバス４０１．４０２により
メモリ２００に対してアクセス可能となっている。また
、６００はバンク制御部であり、後述する如く、アドレ
ス最上位ビット信号ａ０を信号線７０１からメモリ２０
０に送ることでメモリ２００のバンクを切替えるための
ものである。そして、信号線７０１には符号反転器８０
０が設けられており、前記信号ａ０のほか、その反転信
号がメモリ２００のアドレス最上位ビットに加えられて
いる。
換を行なうＣＰＵ、２００は２つのバンクを有する。デ
ュアルポートメモリ（デュアルポートＲＡＭ）、３０１
、３０２はアドレスバス、４０１．４０２はデータバス
であり、ＣＰ ＵＩＯＩ、 １０２はそれぞれアドレス
バス３０１、３０２、データバス４０１．４０２により
メモリ２００に対してアクセス可能となっている。また
、６００はバンク制御部であり、後述する如く、アドレ
ス最上位ビット信号ａ０を信号線７０１からメモリ２０
０に送ることでメモリ２００のバンクを切替えるための
ものである。そして、信号線７０１には符号反転器８０
０が設けられており、前記信号ａ０のほか、その反転信
号がメモリ２００のアドレス最上位ビットに加えられて
いる。
また、バンク制御部６００には一方のＣＰＵｌ０Ｉから
信号＠７０２を介してパンク切替許可信号すが、また他
方のＣＰ Ｕ １０２から信号線７０３を介してＣＰＵ
１０２によるアクセス終了信号Ｃがそれぞれ入力され
、更に、信号線７０４を介してＣＰＵ１０１に対する割
込信号ｄが出力されるようになっている。
信号＠７０２を介してパンク切替許可信号すが、また他
方のＣＰ Ｕ １０２から信号線７０３を介してＣＰＵ
１０２によるアクセス終了信号Ｃがそれぞれ入力され
、更に、信号線７０４を介してＣＰＵ１０１に対する割
込信号ｄが出力されるようになっている。
次にこの実施例の動作を第２のタイミングチャートを参
照しつつ説明する。まずＣＰＵｌ０Ｉは。
照しつつ説明する。まずＣＰＵｌ０Ｉは。
ＩＰＬ（イニシャル・プログラム・ロード）等のイニシ
ャライズが完了すると、第２図の時刻ｔ１からパンク切
替許可信号すをバンク制御部６００に対して出力する。
ャライズが完了すると、第２図の時刻ｔ１からパンク切
替許可信号すをバンク制御部６００に対して出力する。
一方、ＣＰＵ１０２は１時刻ｔ２からメモリ２００の一
方のバンクＡに対しデータリフレッシュ分のアクセスを
行なっており、このアクセスが時刻ｔ。
方のバンクＡに対しデータリフレッシュ分のアクセスを
行なっており、このアクセスが時刻ｔ。
で終了すると同時にアクセス終了信号Ｃをバンク制御部
６００に対して出力する。この時点でバンク制御部６０
０は、ＣＰＵ１０１からのパンク切替許可信号すの存在
を確認して、信号線７旧上のアドレス最上位ビット信号
ａ、を反転させる。この信号ａ０はアドレスバス３０１
上のアドレスの最上位ビットとしてメモリ２００内で処
理されるため、メモリ２００では、当該信号ａｏ（例え
ば“０″）を最上位ビットにもつ一方のバンクＡへのＣ
ＰＵｌ０Ｉからのアクセスが可能となる。
６００に対して出力する。この時点でバンク制御部６０
０は、ＣＰＵ１０１からのパンク切替許可信号すの存在
を確認して、信号線７旧上のアドレス最上位ビット信号
ａ、を反転させる。この信号ａ０はアドレスバス３０１
上のアドレスの最上位ビットとしてメモリ２００内で処
理されるため、メモリ２００では、当該信号ａｏ（例え
ば“０″）を最上位ビットにもつ一方のバンクＡへのＣ
ＰＵｌ０Ｉからのアクセスが可能となる。
同時に、信号ａ０は符号反転器８００により符号反転さ
れ、アドレスバス３０２上のアドレスの最上位ビットと
してメモリ２００内で処理される。従って、メモリ２０
０では、信号ａ０の反転信号（例えば１１１１１）を最
上位ビットにもつバンクＢへのＣＰＵ１０２からのアク
セスが可能となる。すなわち、時刻ｔ。
れ、アドレスバス３０２上のアドレスの最上位ビットと
してメモリ２００内で処理される。従って、メモリ２０
０では、信号ａ０の反転信号（例えば１１１１１）を最
上位ビットにもつバンクＢへのＣＰＵ１０２からのアク
セスが可能となる。すなわち、時刻ｔ。
における信号ａ０の符号反転は、ＣＰ Ｕｌｏｌ、 １
０２からのアクセス可能なバンクをそれまでのバンクと
切替える作用をなす。
０２からのアクセス可能なバンクをそれまでのバンクと
切替える作用をなす。
バンク制御部６００は、時刻ｔ３後の時刻ｔ４において
バンク切替許可信号すをクリアし、同時にＣＰＵｌ０Ｉ
に対して割込信号ｄを出力する。この信号はＣＰＵＩＱ
Ｉによるアクセスを許可する信号であり、この信号ｄを
受けたＣＰＵｌ０Ｉは時刻ｔ、においてメモリ２００の
バンクＡ（それまでＣＰＵ１０２によってアクセスされ
ていたバンク）に対してアクセスを行なう。
バンク切替許可信号すをクリアし、同時にＣＰＵｌ０Ｉ
に対して割込信号ｄを出力する。この信号はＣＰＵＩＱ
Ｉによるアクセスを許可する信号であり、この信号ｄを
受けたＣＰＵｌ０Ｉは時刻ｔ、においてメモリ２００の
バンクＡ（それまでＣＰＵ１０２によってアクセスされ
ていたバンク）に対してアクセスを行なう。
このアクセスの期間においてＣＰＵ１０２からのアクセ
スが時刻ｔ６で行なわれた場合、仮りにアドレスバス３
０１．３０２上のアドレスが同一であっても信号ａ。及
びその反転信号によってＣＰＵ１０２はＣＰＵｌ０Ｉと
は異なるバンクＢをアクセスすることになり、当該アク
セスは有効となる。
スが時刻ｔ６で行なわれた場合、仮りにアドレスバス３
０１．３０２上のアドレスが同一であっても信号ａ。及
びその反転信号によってＣＰＵ１０２はＣＰＵｌ０Ｉと
は異なるバンクＢをアクセスすることになり、当該アク
セスは有効となる。
そして、時刻ｔ７においてＣＰ Ｕ １０１によるアク
セスが終了すると、ＣＰＵｌ０Ｉはバンク切替許可信号
すを再び出力し、バンク制御部６００は１時刻ｔ０にお
いて前記バンク切替許可信号す及びＣＰＵ １０２から
のアクセス終了信号Ｃを確認して再び信号ａ０の符号を
反転することにより、以後、各ＣＰＵｌ０Ｉ、 １０２
がアクセス可能となるバンクが交互に切り替わるもので
ある。以下、同様にしてＣＰＵｌ０Ｉ、 １０２による
異バンクへのアクセスが終了するたびにバンクが交互に
切り替わっていく。
セスが終了すると、ＣＰＵｌ０Ｉはバンク切替許可信号
すを再び出力し、バンク制御部６００は１時刻ｔ０にお
いて前記バンク切替許可信号す及びＣＰＵ １０２から
のアクセス終了信号Ｃを確認して再び信号ａ０の符号を
反転することにより、以後、各ＣＰＵｌ０Ｉ、 １０２
がアクセス可能となるバンクが交互に切り替わるもので
ある。以下、同様にしてＣＰＵｌ０Ｉ、 １０２による
異バンクへのアクセスが終了するたびにバンクが交互に
切り替わっていく。
このようにこの実施例によれば、信号ａ０を用いてＣＰ
Ｕｌ０Ｉ、 １０２によるメモリ２００上でのアドレス
の一致を回避することにより、ＣＰＵｌ０Ｉ。
Ｕｌ０Ｉ、 １０２によるメモリ２００上でのアドレス
の一致を回避することにより、ＣＰＵｌ０Ｉ。
１０２は並行してメモリアクセスを行なうことができ、
アドレスバス３０１．３０２上のアドレスが一致するこ
とによってＣＰ Ｕ １０１または１０２の動作が停止
するといった不都合がない。また、バンク制御部６００
によりＣＰ Ｕｌｏｌ、 １０２との間でバンク切替許
可信号ｂ、アクセス終了信号Ｃ及び割込信号ｄを入出力
することによってＣＰＵｌ０Ｉ、 １０２間のハンドシ
ェイクを行なっているため、メモリ２００との間で授受
されるデータの連続性が保たれ、データリフレッシュ分
でのＣＰ ＵＩＯＩ、 １０２間のデータの同期をとる
ことが可能になる。
アドレスバス３０１．３０２上のアドレスが一致するこ
とによってＣＰ Ｕ １０１または１０２の動作が停止
するといった不都合がない。また、バンク制御部６００
によりＣＰ Ｕｌｏｌ、 １０２との間でバンク切替許
可信号ｂ、アクセス終了信号Ｃ及び割込信号ｄを入出力
することによってＣＰＵｌ０Ｉ、 １０２間のハンドシ
ェイクを行なっているため、メモリ２００との間で授受
されるデータの連続性が保たれ、データリフレッシュ分
でのＣＰ ＵＩＯＩ、 １０２間のデータの同期をとる
ことが可能になる。
（発明の効果）
以上述べたように本発明によれば、バンク制御部の作用
により各ＣＰＵからのデュアルポートメモリ上のアドレ
スの一致を避けることができるため、一方のＣＰＵの動
作停止による待ち時間の発生を防ぐことができ、ＣＰＵ
の処理速度の大幅な向上を図ることができる。また、バ
ンク切り替えのタイミングを各ＣＰＵ間のハンドシェイ
クにより決定するため１デ一タリフレツシユ分の同期を
確保することができる等の効果がある。
により各ＣＰＵからのデュアルポートメモリ上のアドレ
スの一致を避けることができるため、一方のＣＰＵの動
作停止による待ち時間の発生を防ぐことができ、ＣＰＵ
の処理速度の大幅な向上を図ることができる。また、バ
ンク切り替えのタイミングを各ＣＰＵ間のハンドシェイ
クにより決定するため１デ一タリフレツシユ分の同期を
確保することができる等の効果がある。
第１図及び第２図は本発明の一実施例を示すもので、第
１図はこの実施例が適用されるデュアルポートメモリの
制御回路をＣＰＵと共に示したブロック図、第２図は動
作を示すタイミングチャート、第３図は従来例の欠点を
説明するためのＣＰＵ及びデュアルポートメモリの接続
状態を示すブロック図である。 １０１．１０２・・・ＣＰＵ ２００・・・デュアル
ポートメモリ３０１．３０２・・・アドレスバス ４０
１，４０２・・・データバス６００・・・バンク制御部
７０１，７０２，７０３，７０４・・・信号線８００
・・・符号反転器
１図はこの実施例が適用されるデュアルポートメモリの
制御回路をＣＰＵと共に示したブロック図、第２図は動
作を示すタイミングチャート、第３図は従来例の欠点を
説明するためのＣＰＵ及びデュアルポートメモリの接続
状態を示すブロック図である。 １０１．１０２・・・ＣＰＵ ２００・・・デュアル
ポートメモリ３０１．３０２・・・アドレスバス ４０
１，４０２・・・データバス６００・・・バンク制御部
７０１，７０２，７０３，７０４・・・信号線８００
・・・符号反転器
Claims (1)
- 【特許請求の範囲】 ２つのＣＰＵ間のデータ交換に用いられ、かつこれらの
ＣＰＵによりアクセス可能な２つのバンクを有するデュ
アルポートメモリの制御方式において、 前記ＣＰＵ間にバンク制御部を設け、このバンク制御部
は、一方のＣＰＵにより出力される前記メモリのバンク
切替許可信号と、他方のＣＰＵにより出力される前記メ
モリのアクセス終了信号とが入力されたことを条件とし
て各ＣＰＵによるアクセスが可能な前記バンクを交互に
切り替えると共に、各ＣＰＵによる前記メモリのアクセ
スを許可することを特徴とするデュアルポートメモリの
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63183064A JPH0232432A (ja) | 1988-07-22 | 1988-07-22 | デュアルポートメモリの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63183064A JPH0232432A (ja) | 1988-07-22 | 1988-07-22 | デュアルポートメモリの制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0232432A true JPH0232432A (ja) | 1990-02-02 |
Family
ID=16129117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63183064A Pending JPH0232432A (ja) | 1988-07-22 | 1988-07-22 | デュアルポートメモリの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0232432A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009205445A (ja) * | 2008-02-28 | 2009-09-10 | Sony Corp | アドレス変換回路 |
| JP2014085820A (ja) * | 2012-10-23 | 2014-05-12 | Toshiba Corp | 共有メモリアクセスシステムおよび共有メモリアクセス方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS603042A (ja) * | 1983-06-20 | 1985-01-09 | Matsushita Electric Ind Co Ltd | メモリ装置 |
-
1988
- 1988-07-22 JP JP63183064A patent/JPH0232432A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS603042A (ja) * | 1983-06-20 | 1985-01-09 | Matsushita Electric Ind Co Ltd | メモリ装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009205445A (ja) * | 2008-02-28 | 2009-09-10 | Sony Corp | アドレス変換回路 |
| JP2014085820A (ja) * | 2012-10-23 | 2014-05-12 | Toshiba Corp | 共有メモリアクセスシステムおよび共有メモリアクセス方法 |
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