JPH0290260A - デュアルポートメモリの非同期アクセス方式 - Google Patents
デュアルポートメモリの非同期アクセス方式Info
- Publication number
- JPH0290260A JPH0290260A JP63241821A JP24182188A JPH0290260A JP H0290260 A JPH0290260 A JP H0290260A JP 63241821 A JP63241821 A JP 63241821A JP 24182188 A JP24182188 A JP 24182188A JP H0290260 A JPH0290260 A JP H0290260A
- Authority
- JP
- Japan
- Prior art keywords
- address
- processor
- circuit
- port memory
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Memory System (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
複数のプロセッサが、デュアルポートメモリを共有して
ライト、リードするデュアルポートメモリの非同期アク
セス方式に関し、 相手のプロセッサの動作を気にしなくとも、デュアルポ
ートメモリをアクセス出来るデュアルポートメモリの非
同期アクセス方式の提供を目的とし、 プロセッサに、ライト信号を１動作クロックの間保持す
るライト信号保持回路及びリード信号を１動作クロック
の間保持するリード信号保持回路を設け、 又該ライト信号保持回路又は該リード信号保持回路にて
信号を保持している間アドレスを保持するアドレス保持
回路及び、該ライト信号保持回路にて信号を保持してい
る間データを保持するデータ保持回路及び、夫々のアク
セス信号を閉鎖出来るゲート回路を設け、 又各プロセッサのアドレスを比較し、一致した時は後か
らアドレスを発したプロセッサのゲート回路を同一アド
レスをアクセスしている間閉鎖し、且つ一致したことを
該プロセッサに知らせる信号を出力するアドレス比較回
路を設けた構成とする。
ライト、リードするデュアルポートメモリの非同期アク
セス方式に関し、 相手のプロセッサの動作を気にしなくとも、デュアルポ
ートメモリをアクセス出来るデュアルポートメモリの非
同期アクセス方式の提供を目的とし、 プロセッサに、ライト信号を１動作クロックの間保持す
るライト信号保持回路及びリード信号を１動作クロック
の間保持するリード信号保持回路を設け、 又該ライト信号保持回路又は該リード信号保持回路にて
信号を保持している間アドレスを保持するアドレス保持
回路及び、該ライト信号保持回路にて信号を保持してい
る間データを保持するデータ保持回路及び、夫々のアク
セス信号を閉鎖出来るゲート回路を設け、 又各プロセッサのアドレスを比較し、一致した時は後か
らアドレスを発したプロセッサのゲート回路を同一アド
レスをアクセスしている間閉鎖し、且つ一致したことを
該プロセッサに知らせる信号を出力するアドレス比較回
路を設けた構成とする。
本発明は、複数のプロセッサが、デュアルポートメモリ
を共有してライト リードする回路の、デュアルポート
メモリを該複数のプロセッサから非同期でアクセス出来
るデュアルポートメモリの非同期アクセス方式に関する
。
を共有してライト リードする回路の、デュアルポート
メモリを該複数のプロセッサから非同期でアクセス出来
るデュアルポートメモリの非同期アクセス方式に関する
。
２個のプロセッサがデュアルポートメモリを共有してラ
イト、リードする回路においては、一方のプロセッサか
らアクセスする時は、他方のプロセッサと同じアドレス
に略同時にライトすると先にライトしたデータが直ちに
変化するし、又他方のプロセッサがライト中に同じアド
レスより略同時にリードするとリードの内容が変化する
ので所望のデータをリード出来ず、これ等を防止せねば
ならない。
イト、リードする回路においては、一方のプロセッサか
らアクセスする時は、他方のプロセッサと同じアドレス
に略同時にライトすると先にライトしたデータが直ちに
変化するし、又他方のプロセッサがライト中に同じアド
レスより略同時にリードするとリードの内容が変化する
ので所望のデータをリード出来ず、これ等を防止せねば
ならない。
この為に、従来は相手のプロセッサの動作を気にしなが
らアクセスしていた。
らアクセスしていた。
即ち、相手のプロセッサの動作を気にしながらアクセス
せねばならない問題点がある。
せねばならない問題点がある。
本発明は、相手のプロセッサの動作を気にしなくとも、
デュアルポートメモリをアクセス出来るデュアルポート
メモリの非同期アクセス方式の提供を目的としている。
デュアルポートメモリをアクセス出来るデュアルポート
メモリの非同期アクセス方式の提供を目的としている。
第１図は本発明の原理ブロック図である。
第１図に示す如く、複数のプロセッサ１．２が、デュア
ルポートメモリ３を共有してライト リードする回路に
おいて、 各プロセッサ１．２に、ライト信号を１動作クロックの
間保持するライト信号保持回路１１．１２及びリード信
号を１動作クロックの間保持するリード信号保持回路１
３．１４を設ける。
ルポートメモリ３を共有してライト リードする回路に
おいて、 各プロセッサ１．２に、ライト信号を１動作クロックの
間保持するライト信号保持回路１１．１２及びリード信
号を１動作クロックの間保持するリード信号保持回路１
３．１４を設ける。
又該ライト信号保持回路１１．１２又は該リード信号保
持回路１３．１４にて信号を保持している間アドレスを
保持するアドレス保持回路６．７及び、該ライト信号保
持回路１１．１２にて信号を保持している間データを保
持するデータ保持回路４．５及び、夫々のアクセス信号
を閉鎖出来るゲート回路９．１０を設ける。
持回路１３．１４にて信号を保持している間アドレスを
保持するアドレス保持回路６．７及び、該ライト信号保
持回路１１．１２にて信号を保持している間データを保
持するデータ保持回路４．５及び、夫々のアクセス信号
を閉鎖出来るゲート回路９．１０を設ける。
又各プロセッサ１．２のアドレスを比較し、−致した時
は後からアドレスを発したプロセッサのゲート回路を同
一アドレスをアクセスしている間閉鎖し、且つ一致した
ことを該プロセッサに知らせる信号を出力するアドレス
比較回路８を設ける。
は後からアドレスを発したプロセッサのゲート回路を同
一アドレスをアクセスしている間閉鎖し、且つ一致した
ことを該プロセッサに知らせる信号を出力するアドレス
比較回路８を設ける。
本発明によれば、２つのプロセッサ１．２よりのライト
信号はライト信号保持回路１１．１２に、リード信号は
リード信号保持回路１３．１４に１動作クロックの間保
持され、デュアルポートメモＩＪ ３の所望のアドレス
にデータをライトしたり。
信号はライト信号保持回路１１．１２に、リード信号は
リード信号保持回路１３．１４に１動作クロックの間保
持され、デュアルポートメモＩＪ ３の所望のアドレス
にデータをライトしたり。
リードしたりする。
この時、２つのプロセッサ１，２よりのライトアドレス
が一致すると、先にアドレスを発した例えばプロセッサ
１よりのデータはデュアルポートメモリ３にライトされ
る。
が一致すると、先にアドレスを発した例えばプロセッサ
１よりのデータはデュアルポートメモリ３にライトされ
る。
しかし、アドレス比較回路８よりは後からアドレスを出
力したプロセッサ２のゲート回路１０には、先にアドレ
スを発したプロセッサ１よりのアドレスが変化する迄閉
鎖信号が人力しこの間閉鎖される。
力したプロセッサ２のゲート回路１０には、先にアドレ
スを発したプロセッサ１よりのアドレスが変化する迄閉
鎖信号が人力しこの間閉鎖される。
先にアドレスを発したプロセッサ１よりのアドレスが変
化するとゲート回路１０の閉鎖は解除され、アドレス保
持回路７及びデータ保持回路５夫々に保持してデュアル
ポートメモリ３に入力しているアドレス及びデータがラ
イトされる。
化するとゲート回路１０の閉鎖は解除され、アドレス保
持回路７及びデータ保持回路５夫々に保持してデュアル
ポートメモリ３に入力しているアドレス及びデータがラ
イトされる。
又例えばプロセッサ１よりライトする時、プロセッサ２
が僅か遅れて同じアドレスよりリードしようとすると１
．アドレス比較回路８よりプロセッサ２のゲート回路１
０には、プロセッサ１よりのアドレスと一致している間
閉鎖信号が入力し閉鎖され、アドレスが変化すると解除
されリードが可能となる。
が僅か遅れて同じアドレスよりリードしようとすると１
．アドレス比較回路８よりプロセッサ２のゲート回路１
０には、プロセッサ１よりのアドレスと一致している間
閉鎖信号が入力し閉鎖され、アドレスが変化すると解除
されリードが可能となる。
しかし、この時リードすると、新しくライトしたデータ
をリードすることになり、所望のデータをリード出来な
いので、プロセッサ２は、アドレス比較回路８よりの一
致したとの信号にて、このリードを無効とし、リードア
クセスを再度行うことになる。
をリードすることになり、所望のデータをリード出来な
いので、プロセッサ２は、アドレス比較回路８よりの一
致したとの信号にて、このリードを無効とし、リードア
クセスを再度行うことになる。
このように動作するので、各プロセッサ１，２は相手の
プロセッサの動作を気にすることなくデュアルポートメ
モリ３をアクセスすることが出来る。
プロセッサの動作を気にすることなくデュアルポートメ
モリ３をアクセスすることが出来る。
以下本発明の１実施例に付き図に従って説明する。
第２図は本発明の実施例のブロック図である。
図中１．２はマイクロプロセッサ、１′５はオア回路で
、ライト信号保持回路１１又はリード信号保持回路１３
に信号が保持されている間アドレス保持回路６にてアド
レスを保持しているようにする信号を通すものである。
、ライト信号保持回路１１又はリード信号保持回路１３
に信号が保持されている間アドレス保持回路６にてアド
レスを保持しているようにする信号を通すものである。
１９もオア回路で上記ライトするデータを少し遅延させ
る遅延回路、９−１．９−２．１０−１．１０−２は第
１図のゲート回路９．１０内のアンド回路、２０はマイ
クロプロセッサ１．２のクロックを発生するマイクロプ
ロセッサクロック発生回路、１８はデュアルポートメモ
リ３の動作クロックを発生するメモリ動作クロック発生
回路、１７はマイクロプロセッサクロック発生回路２０
及びメモリ動作クロック発生回路１８に同期して動作す
るクロックを発生するクロック発生回路である。
る遅延回路、９−１．９−２．１０−１．１０−２は第
１図のゲート回路９．１０内のアンド回路、２０はマイ
クロプロセッサ１．２のクロックを発生するマイクロプ
ロセッサクロック発生回路、１８はデュアルポートメモ
リ３の動作クロックを発生するメモリ動作クロック発生
回路、１７はマイクロプロセッサクロック発生回路２０
及びメモリ動作クロック発生回路１８に同期して動作す
るクロックを発生するクロック発生回路である。
第２図においては、マイクロプロセッサ１．２よりのラ
イト信号はライト信号保持回路１１．１２に、リード信
号はリード信号保持回路１３、ｉ４にクロック発生回路
１７よりの１動作クロックの間保持され、デュアルポー
トメモリ３の所望のアドレスにデータをライトしたり、
リードしたりする。
イト信号はライト信号保持回路１１．１２に、リード信
号はリード信号保持回路１３、ｉ４にクロック発生回路
１７よりの１動作クロックの間保持され、デュアルポー
トメモリ３の所望のアドレスにデータをライトしたり、
リードしたりする。
この時、２つのマイクロプロセッサ１．２よりのライト
アドレスが一致すると、先にアドレスを発した例えばマ
イクロプロセッサ１よりのアドレス、データはライト信
号保持回路１１よりライト信号を出力中、アドレス保持
回路６及びデータ保持回路４に保持されてデュアルポー
トメモリ３の指定したアドレス位置にライトされる。
アドレスが一致すると、先にアドレスを発した例えばマ
イクロプロセッサ１よりのアドレス、データはライト信
号保持回路１１よりライト信号を出力中、アドレス保持
回路６及びデータ保持回路４に保持されてデュアルポー
トメモリ３の指定したアドレス位置にライトされる。
しかし、アドレス比較回路８よりは後からアドレスを出
力したマイクロプロセッサ２のアンド回路１０−１．１
０−２には、マイクロプロセッサ１よりのアドレスが変
化する迄Ｏレベルの信号を送り、ライト、リード信号の
出力が閉鎖される。
力したマイクロプロセッサ２のアンド回路１０−１．１
０−２には、マイクロプロセッサ１よりのアドレスが変
化する迄Ｏレベルの信号を送り、ライト、リード信号の
出力が閉鎖される。
先にアドレスを発したマイクロプロセッサ１よりのアド
レスが変化するとアンド回路１０−１゜１０−２の閉鎖
は解除され、アドレス保持回路７及びデータ保持回路５
夫々に保持してデュアルポートメモリ３に入力している
アドレス及びデータがライトされる。
レスが変化するとアンド回路１０−１゜１０−２の閉鎖
は解除され、アドレス保持回路７及びデータ保持回路５
夫々に保持してデュアルポートメモリ３に入力している
アドレス及びデータがライトされる。
又例えばマイクロプロセッサ１よりライトする時、マイ
クロプロセッサ２が僅か遅れて同じアドレスよりリード
しようとすると、アドレス比較回路８よりマイクロプロ
セッサ２のアンド回路１０−１．１．０−２及びマイク
ロプロセッサ２には、アドレス信号が一致している間Ｏ
レベルの信号が入力し、アンド回路１０−１．１０−２
にて閉鎖され、アドレスが変化すると解除されリードが
可能となる。
クロプロセッサ２が僅か遅れて同じアドレスよりリード
しようとすると、アドレス比較回路８よりマイクロプロ
セッサ２のアンド回路１０−１．１．０−２及びマイク
ロプロセッサ２には、アドレス信号が一致している間Ｏ
レベルの信号が入力し、アンド回路１０−１．１０−２
にて閉鎖され、アドレスが変化すると解除されリードが
可能となる。
しかし、この時リードすると、新しくライトしたデータ
をリードすることになり、所望のデータをリード出来な
いので、マイクロプロセッサ２は、アドレス比較回路８
よりのθレベルの信号にて、このリードを無効とし、リ
ードアクセスを再度行うことにする。
をリードすることになり、所望のデータをリード出来な
いので、マイクロプロセッサ２は、アドレス比較回路８
よりのθレベルの信号にて、このリードを無効とし、リ
ードアクセスを再度行うことにする。
このように動作するので、各マイクロプロセッサ１．２
は相手のプロセッサの動作を気にすることなくデュアル
ポートメモリ３をアクセスすることが出来る。
は相手のプロセッサの動作を気にすることなくデュアル
ポートメモリ３をアクセスすることが出来る。
以上詳細に説明せる如く本発明によれば、相手のプロセ
ッサの動作を気にすることな（デュアルポートメモリを
アクセスすることが出来る効果がある。
ッサの動作を気にすることな（デュアルポートメモリを
アクセスすることが出来る効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のブロック図である。
図において、
１．２はプロセッサ、マイクロプロセッサ、３はデュア
ルポートメモリ、 ４．５はデータ保持回路、 ６．７はアドレス保持回路、 ８はアドレス比較回路、 ９．１０はゲート回路、 ９−１．９−２．ｌｏ−１，１０−２はアンド回路、 １１．１２はライト信号保持回路、 １３．１４はリード信号保持回路、 １５．１９はオア回路、 １６、−は遅延回路、 １７はクロック発生回路、 １８はメモリ動作クロック発生回路、 ２０はマイクロプロセッサクロック発生回路を示す。
ルポートメモリ、 ４．５はデータ保持回路、 ６．７はアドレス保持回路、 ８はアドレス比較回路、 ９．１０はゲート回路、 ９−１．９−２．ｌｏ−１，１０−２はアンド回路、 １１．１２はライト信号保持回路、 １３．１４はリード信号保持回路、 １５．１９はオア回路、 １６、−は遅延回路、 １７はクロック発生回路、 １８はメモリ動作クロック発生回路、 ２０はマイクロプロセッサクロック発生回路を示す。
Claims (1)
- 【特許請求の範囲】 複数のプロセッサ（１）（２）が、デュアルポートメモ
リ（３）を共有してライト、リードする回路において、 各プロセッサ（１）（２）に、ライト信号を１動作クロ
ックの間保持するライト信号保持回路（１１）（１２）
及びリード信号を１動作クロックの間保持するリード信
号保持回路（１３）（１４）を設け、 又該ライト信号保持回路（１１）（１２）又は該リード
信号保持回路（１３）（１４）にて信号を保持している
間アドレスを保持するアドレス保持回路（６）（７）及
び、該ライト信号保持回路（１１）（１２）にて信号を
保持している間データを保持するデータ保持回路（４）
（５）及び、夫々のアクセス信号を閉鎖出来るゲート回
路（９）（１０）を設け、 又各プロセッサ（１）（２）のアドレスを比較し、一致
した時は後からアドレスを発したプロセッサのゲート回
路を同一アドレスをアクセスしている間閉鎖し、且つ一
致したことを該プロセッサに知らせる信号を出力するア
ドレス比較回路（８）を設けたことを特徴とするデュア
ルポートメモリの非同期アクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241821A JPH0290260A (ja) | 1988-09-27 | 1988-09-27 | デュアルポートメモリの非同期アクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241821A JPH0290260A (ja) | 1988-09-27 | 1988-09-27 | デュアルポートメモリの非同期アクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0290260A true JPH0290260A (ja) | 1990-03-29 |
Family
ID=17079997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63241821A Pending JPH0290260A (ja) | 1988-09-27 | 1988-09-27 | デュアルポートメモリの非同期アクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0290260A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520212A (ja) * | 1991-07-11 | 1993-01-29 | Shinko Seisakusho Co Ltd | デユアルポートｒａｍを用いる制御回路 |
| JP2016110322A (ja) * | 2014-12-04 | 2016-06-20 | ラピスセミコンダクタ株式会社 | 半導体装置、データ通信システムおよびデータ書き込み制御方法 |
| JP2016167142A (ja) * | 2015-03-09 | 2016-09-15 | ラピスセミコンダクタ株式会社 | 半導体装置、データ通信システムおよびデータ書き込み制御方法 |
| JP2018142366A (ja) * | 2018-05-17 | 2018-09-13 | ラピスセミコンダクタ株式会社 | 半導体装置、データ通信システムおよびデータ書き込み制御方法 |
-
1988
- 1988-09-27 JP JP63241821A patent/JPH0290260A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520212A (ja) * | 1991-07-11 | 1993-01-29 | Shinko Seisakusho Co Ltd | デユアルポートｒａｍを用いる制御回路 |
| JP2016110322A (ja) * | 2014-12-04 | 2016-06-20 | ラピスセミコンダクタ株式会社 | 半導体装置、データ通信システムおよびデータ書き込み制御方法 |
| JP2016167142A (ja) * | 2015-03-09 | 2016-09-15 | ラピスセミコンダクタ株式会社 | 半導体装置、データ通信システムおよびデータ書き込み制御方法 |
| JP2018142366A (ja) * | 2018-05-17 | 2018-09-13 | ラピスセミコンダクタ株式会社 | 半導体装置、データ通信システムおよびデータ書き込み制御方法 |
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