JPS603042A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS603042A JPS603042A JP58111203A JP11120383A JPS603042A JP S603042 A JPS603042 A JP S603042A JP 58111203 A JP58111203 A JP 58111203A JP 11120383 A JP11120383 A JP 11120383A JP S603042 A JPS603042 A JP S603042A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- bus
- memory
- memory bank
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、プロ十ノザ間で、データ転送を行なう場合に
使用するメモリ装置に関するものである。
使用するメモリ装置に関するものである。
従来例のｔｊｑ成とその間）用意
一般（て、データ転送を行なう目的に使用するメモリ装
置としては、第１図に示すようｌ／（、ひとつのメモリ
バンク１に灯する複数のプロセッサからのアクセス「〃
水２ａ、２ｂをアービタ３により調停し、′に／こひと
つのプロセッサに対し、アクセス１計司を行ない、テー
クバス４ａ、４ｂをテークバス接続装置５ Ｖ′Ｃより
、寸た、アドレス／・ス６２Ｌ。
置としては、第１図に示すようｌ／（、ひとつのメモリ
バンク１に灯する複数のプロセッサからのアクセス「〃
水２ａ、２ｂをアービタ３により調停し、′に／こひと
つのプロセッサに対し、アクセス１計司を行ない、テー
クバス４ａ、４ｂをテークバス接続装置５ Ｖ′Ｃより
、寸た、アドレス／・ス６２Ｌ。
６ｂをアドレスバス接続装洛γにより選１１＜シ、メモ
リバンク１のテータノ・ス８．及び、アドレス・・ス９
と接ワ１．する構成のものかある１゜しかし、との構成
を・とると、複数のプロセッサが同１１コ１にアクセス
要求を出した場合、すなわち、−アクセスＤｆｉ、合＋
＋：ｊＶｃ、待ち時間が生じる。斗／こ、このアクセス
競合によるオーバヘノ１゛Ｃま、そのメモリ装（次への
アクセス相席に比例しで入きくなる。
リバンク１のテータノ・ス８．及び、アドレス・・ス９
と接ワ１．する構成のものかある１゜しかし、との構成
を・とると、複数のプロセッサが同１１コ１にアクセス
要求を出した場合、すなわち、−アクセスＤｆｉ、合＋
＋：ｊＶｃ、待ち時間が生じる。斗／こ、このアクセス
競合によるオーバヘノ１゛Ｃま、そのメモリ装（次への
アクセス相席に比例しで入きくなる。
したがって、多量のデータを・、１ｊ’ｊｌ ｊｄｊに
、ン゛「７セノツ゛間で転送しようとした場合、このオ
ーバヘットが問題となる。
、ン゛「７セノツ゛間で転送しようとした場合、このオ
ーバヘットが問題となる。
また、只Ｊｌ（ｌに、同一のメモリバンクをアクセスす
るため、ひとつのプロセッサが使１’ｒＪ シているメ
モリ領Ｊ＋ＪＩ：に対し、他のプロセッサかアクセスす
ることが可能となる。しかし、処理の矛盾を防ぐために
は、ひとつのプロセッサが使用しているメモリ領Ｊｔに
対する他のプロセッサからのアクセスを禁１１ユしなけ
ればならない。このために、ノ・−ドウエア上、もしく
は、ノアトウエア上、ｕｌ：他制御などの考Ｊｉｉｉ：
が必要であり、寸だ、これに伴ない、オーバヘッドをも
生じるという問題点を有していた。
るため、ひとつのプロセッサが使１’ｒＪ シているメ
モリ領Ｊ＋ＪＩ：に対し、他のプロセッサかアクセスす
ることが可能となる。しかし、処理の矛盾を防ぐために
は、ひとつのプロセッサが使用しているメモリ領Ｊｔに
対する他のプロセッサからのアクセスを禁１１ユしなけ
ればならない。このために、ノ・−ドウエア上、もしく
は、ノアトウエア上、ｕｌ：他制御などの考Ｊｉｉｉ：
が必要であり、寸だ、これに伴ない、オーバヘッドをも
生じるという問題点を有していた。
発明の［」的
本発明は、このような従来の欠点を除去するものであり
、アクセス競合によるオーツ（ヘッド、及び、複数グロ
セノーリ−による共通アクセスによる処理の矛盾をなく
したメモリ装置７ｉｌ−提供することを目的とする。
、アクセス競合によるオーツ（ヘッド、及び、複数グロ
セノーリ−による共通アクセスによる処理の矛盾をなく
したメモリ装置７ｉｌ−提供することを目的とする。
発明の構成
本発明は、第一のメモリノクンクと、第二のメモリバン
クと、第一のバスと、第二の・くスと、前記第一のバス
を前記第一のメモリノクンクへ接続し前記第二のバスを
前記第二のメモリノクンクヘ接続する状態と前記第一の
バスを前記第二のメモリノ＜ンクへ接続し前記第二のバ
スを前記第一のメモリノクンクへ接続する状イ息のＬＩ
Ｊり換えをイｊなう接続ｆＩＪンと、前記第一のバスと
ｎｉｌ Ｆｅ第一の・・ス（・こ接層２−、ｘ ７１前
記接続手段をｆｌｔ制御するプこめの基１ｆｌｉｌレジ
スタを２組備え一プζメモリ装置であり、アクセス競５
合＋ｒｃよるオーバヘット、及び、複数プロセッサによ
る」い［ｎアクセスによる処理の矛盾をなくすることの
できるものである。
クと、第一のバスと、第二の・くスと、前記第一のバス
を前記第一のメモリノクンクへ接続し前記第二のバスを
前記第二のメモリノクンクヘ接続する状態と前記第一の
バスを前記第二のメモリノ＜ンクへ接続し前記第二のバ
スを前記第一のメモリノクンクへ接続する状イ息のＬＩ
Ｊり換えをイｊなう接続ｆＩＪンと、前記第一のバスと
ｎｉｌ Ｆｅ第一の・・ス（・こ接層２−、ｘ ７１前
記接続手段をｆｌｔ制御するプこめの基１ｆｌｉｌレジ
スタを２組備え一プζメモリ装置であり、アクセス競５
合＋ｒｃよるオーバヘット、及び、複数プロセッサによ
る」い［ｎアクセスによる処理の矛盾をなくすることの
できるものである。
実施例の説明
以下本発明の一実施例を図１Ｉ′Ｉｉを参照して説すト
νる。第２図において、１６２Ｌはプロセッサであり、
バス１４１Ｌを介してメモリノ）ンク１１２Ｌ 、 １
１ ｂ。
νる。第２図において、１６２Ｌはプロセッサであり、
バス１４１Ｌを介してメモリノ）ンク１１２Ｌ 、 １
１ ｂ。
及び制御レジスタ１６＆、１５ｂヘアクセスする。
同１子に１６ｂはプロセノーリ−てあり、バス１４ｂを
介してメモリバンク１１２Ｌ、１１ｂ、及び、制御レジ
スタ１５ａ、１ｏｂヘアクセスする３、ノこだし、プロ
セッサ１６ａ、１６ｂは、同時に同じメモリバンクをア
クセスすることはできず一／Ｊのメモリバンク１１２Ｌ
、または、１１ｂたけにアクセス「ｉｆ能である。その
様子を、第３図（ａ） 、 （ｂ）ＶＣ示す。第３図（
ａ）は、プロセッサ１６ａが接続手段１２ｆＣ介して、
メモリバンク１１ａのバス１３ａと接続され、プロセッ
サ１６ｂが、接続手段１２を介して、メモリバンク１１
ｂのバス１３ｂと接続された状ｆ島を示している。第３
図（ｂ） ＩＣＫ、プロセッサ１６２Ｌが、接続手段１
２を介して、メモリバンク１１ｂのバス１３ｂと接続さ
れ、プロセッサ１６ｂが、接続手段１２を介して、メモ
リバンク１’ｉａのバス１ ’３ ａ Ｋ接続された状
態を示している。プロセッサ１６２Ｌと、プロセッサ１
６ｂの間でのデータ転送は、第３図（２Ｌ）の状Ｉ島か
ら、第３図（ｂ）の状態へ移行するか、寸たけ、第３図
（ｂ）の状態から、第３図ｅ）の状！息へ移行すること
により行なう。たとえば、第３図（ａｌの状態で、プロ
セッサ１６ａから、プロセッサ１６ｂへ、データ転送を
行なう場合は、プロセッサ１６ａが、メモリバンク１１
ａへ、データを用き込んだ後、第３図（ｂ）の状態へ移
行することにより行なう。この時、同時にプロセッサ１
６ｂから、プロセッサ１６１Ｌへのデータ転送が可能な
ため、全二＠通Ｒが行なえる。また、それぞれのプロセ
ッサは、別のメモリバンクをアクセスするため、アクセ
ス競合りでよるオーバーヘッド、及び、複数プロセッサ
による共通アクセスによる処理の矛盾が生じない。
介してメモリバンク１１２Ｌ、１１ｂ、及び、制御レジ
スタ１５ａ、１ｏｂヘアクセスする３、ノこだし、プロ
セッサ１６ａ、１６ｂは、同時に同じメモリバンクをア
クセスすることはできず一／Ｊのメモリバンク１１２Ｌ
、または、１１ｂたけにアクセス「ｉｆ能である。その
様子を、第３図（ａ） 、 （ｂ）ＶＣ示す。第３図（
ａ）は、プロセッサ１６ａが接続手段１２ｆＣ介して、
メモリバンク１１ａのバス１３ａと接続され、プロセッ
サ１６ｂが、接続手段１２を介して、メモリバンク１１
ｂのバス１３ｂと接続された状ｆ島を示している。第３
図（ｂ） ＩＣＫ、プロセッサ１６２Ｌが、接続手段１
２を介して、メモリバンク１１ｂのバス１３ｂと接続さ
れ、プロセッサ１６ｂが、接続手段１２を介して、メモ
リバンク１’ｉａのバス１ ’３ ａ Ｋ接続された状
態を示している。プロセッサ１６２Ｌと、プロセッサ１
６ｂの間でのデータ転送は、第３図（２Ｌ）の状Ｉ島か
ら、第３図（ｂ）の状態へ移行するか、寸たけ、第３図
（ｂ）の状態から、第３図ｅ）の状！息へ移行すること
により行なう。たとえば、第３図（ａｌの状態で、プロ
セッサ１６ａから、プロセッサ１６ｂへ、データ転送を
行なう場合は、プロセッサ１６ａが、メモリバンク１１
ａへ、データを用き込んだ後、第３図（ｂ）の状態へ移
行することにより行なう。この時、同時にプロセッサ１
６ｂから、プロセッサ１６１Ｌへのデータ転送が可能な
ため、全二＠通Ｒが行なえる。また、それぞれのプロセ
ッサは、別のメモリバンクをアクセスするため、アクセ
ス競合りでよるオーバーヘッド、及び、複数プロセッサ
による共通アクセスによる処理の矛盾が生じない。
すなわら、データ転送は、接続手段１２により実現され
ている。この接続手段１２の制御は、制御レジスタ１５
ｉａ、１６ｂを介して行なう。プロセッサ１６ａは、制
御レジスタ１５ａを介して接続手段１２の制御を行ない
、プロセッサ１６ｂは、ｉｌｆ制御レジスタ１６ｂを介
して接続手段１２の制御を行なう。
ている。この接続手段１２の制御は、制御レジスタ１５
ｉａ、１６ｂを介して行なう。プロセッサ１６ａは、制
御レジスタ１５ａを介して接続手段１２の制御を行ない
、プロセッサ１６ｂは、ｉｌｆ制御レジスタ１６ｂを介
して接続手段１２の制御を行なう。
第４図Ｖこ示すように、プロセッサ１６２Ｌが、必要な
処理を終ｒすると、プロセッサ１６ａは、制御レジスタ
１５＆に、終了フラグ１７２Ｌを）ｆてる。
処理を終ｒすると、プロセッサ１６ａは、制御レジスタ
１５＆に、終了フラグ１７２Ｌを）ｆてる。
同様に、プロセッサ１６ｂが必要な処理を終ｒすると、
プロセッサ１６ｂは、制御レジスタ１ｓｂに、終了フラ
グ１７ｂを立てる。制御ルジスタ１６ａ、１６ｂの両方
に、終−ｒフラグ１７ａ。
プロセッサ１６ｂは、制御レジスタ１ｓｂに、終了フラ
グ１７ｂを立てる。制御ルジスタ１６ａ、１６ｂの両方
に、終−ｒフラグ１７ａ。
１７ｂが立つと、接続手段１２により、接続関係の変更
が行なわれ、第３図（ａ）の状１ｇから、第３図（ｂ）
の状態へ移行するか、まだは、第３図（ｂ）の状態から
、第３図（２Ｌ）の゛１ノζ亡へ移行する。データ転送
が終ｒすると、各制御レジスタ１６ａ、１５ｂの終ｒフ
ラグ１７ａ、１７ｂＩｉ下ろされ、かわッテ、転送フラ
グ１８ａ、１８ｂがｊアつ。制御レジスタ１５ａの転送
フラグ１８ａｌｒｊ１、プロセッサ１６ａが、バス１４
？Ｌに接続さねブこメモリバンク１１ａｔｒｖｉ、ｊｌ
ｌ ｂ Ｖｃ、−ｙ’ −夕１１ＪＸ：”Ａ ？＆、１
（り初にアクセスする１ＩＪｊ点寸で、立っている。同
様に制御レジスタ１５ｂの転送フラグ１ｓｂｉｑｔ、プ
ロセッサ１６ｂが、バス１４ｂに接続され／ζメモリバ
ンク１１ａまたは１１ｂに、データ］ＩＶ１送後Ｊσ初
にアクセスする時点１で立っている。すなわち、転送フ
ラグ１８ａ、１８ｂは、データ転送時から、メモリバン
クへの最初のアクセス時捷で立っている。したがって、
プロセッサ１６＆は、制御レジスタ１６２Ｌの転送フラ
グ１８ａを参照することだより、データ転送が完了した
がどうかを判断できる。同様にプロセッサ１６ｂけ、制
御レジスタ１５ｂの転送フラグ１８ｂを参照することに
より、データ転送が完了し７だかどうかを判断できる。
が行なわれ、第３図（ａ）の状１ｇから、第３図（ｂ）
の状態へ移行するか、まだは、第３図（ｂ）の状態から
、第３図（２Ｌ）の゛１ノζ亡へ移行する。データ転送
が終ｒすると、各制御レジスタ１６ａ、１５ｂの終ｒフ
ラグ１７ａ、１７ｂＩｉ下ろされ、かわッテ、転送フラ
グ１８ａ、１８ｂがｊアつ。制御レジスタ１５ａの転送
フラグ１８ａｌｒｊ１、プロセッサ１６ａが、バス１４
？Ｌに接続さねブこメモリバンク１１ａｔｒｖｉ、ｊｌ
ｌ ｂ Ｖｃ、−ｙ’ −夕１１ＪＸ：”Ａ ？＆、１
（り初にアクセスする１ＩＪｊ点寸で、立っている。同
様に制御レジスタ１５ｂの転送フラグ１ｓｂｉｑｔ、プ
ロセッサ１６ｂが、バス１４ｂに接続され／ζメモリバ
ンク１１ａまたは１１ｂに、データ］ＩＶ１送後Ｊσ初
にアクセスする時点１で立っている。すなわち、転送フ
ラグ１８ａ、１８ｂは、データ転送時から、メモリバン
クへの最初のアクセス時捷で立っている。したがって、
プロセッサ１６＆は、制御レジスタ１６２Ｌの転送フラ
グ１８ａを参照することだより、データ転送が完了した
がどうかを判断できる。同様にプロセッサ１６ｂけ、制
御レジスタ１５ｂの転送フラグ１８ｂを参照することに
より、データ転送が完了し７だかどうかを判断できる。
この様に制御レジスタな２組用意することで、１糸［１
の制ｆｉｔｌｌレジスタの場合、アクセス競合やＪ（、
’＋ｉｆｉアクセスのゾこめ必要とし／こＵ］°曲制御
々どの特別な処理の心安がなくなる。
の制ｆｉｔｌｌレジスタの場合、アクセス競合やＪ（、
’＋ｉｆｉアクセスのゾこめ必要とし／こＵ］°曲制御
々どの特別な処理の心安がなくなる。
寸だ、ｊｌｉ制御レジスタ１５ａは、プロセッサ１６ｂ
のバス１４ｂＶｒ：、も接続され、制御レジスタ１５ｂ
は、プロセッサ１６＆のバス１４＆にも接続されている
。し／ζがって、評ｆ１１旧１．１丁及び、相手のプロ
セッサが暴走し／こ場合や、停山、した場合とい−、た
５′１シ常時゛に、相手のプロセッサに１夕、ｊ係なく
、接続関係の変更をイー１ない相手のプロセッサがイψ
用しでいたメモリバンク内のデータを調へることができ
る。
のバス１４ｂＶｒ：、も接続され、制御レジスタ１５ｂ
は、プロセッサ１６＆のバス１４＆にも接続されている
。し／ζがって、評ｆ１１旧１．１丁及び、相手のプロ
セッサが暴走し／こ場合や、停山、した場合とい−、た
５′１シ常時゛に、相手のプロセッサに１夕、ｊ係なく
、接続関係の変更をイー１ない相手のプロセッサがイψ
用しでいたメモリバンク内のデータを調へることができ
る。
発明の効果
以−にのように本発明のメモリ装置を丁、２−）のメモ
リバンクを入れ換える１１（／こよりデータ転送を？ｉ
なうように構成したので、アクセス競合ＶＣよるオーバ
ヘッド、及び、複数グロセノリーによる共１１０アクセ
スによる処理の矛盾をなくすることができる。
リバンクを入れ換える１１（／こよりデータ転送を？ｉ
なうように構成したので、アクセス競合ＶＣよるオーバ
ヘッド、及び、複数グロセノリーによる共１１０アクセ
スによる処理の矛盾をなくすることができる。
また、両方の制御レジスタを、アクセスできる／ζめ、
評師時及び相手側が暴走した場合シ、停止１シ／・−場
合）二い一、 ｆ、−！、！、Ｉ、常ｌｌ′１′に対し
ても対応でき、実用１きわめてイＪ効なものである。
評師時及び相手側が暴走した場合シ、停止１シ／・−場
合）二い一、 ｆ、−！、！、Ｉ、常ｌｌ′１′に対し
ても対応でき、実用１きわめてイＪ効なものである。
第１図ｉ、Ｉ （＋’（ｌ來のメモリ装置の構成図、第
２図は本発明の−り、′症例ｉ′？：、おけるメモリ装
置の構成図、第３図（ａ） 、 （ｂ）＆Ｊ同実施例に
おけるデータ転送状態４示Ｊ’−／ｉ−めの１′：’を
成因、第４図は同実施例における接続−１１段の制御方
法を示すだめの構成図である。 １１＆、１１ｂ−・メモリバンク、１２・旧・制作１１
「、段、１４ ａ 、 １４ ｂ−＝＝ババス１５＆、
１５ｋｌ・制御レジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 （Ｑ、） （ｂ）
２図は本発明の−り、′症例ｉ′？：、おけるメモリ装
置の構成図、第３図（ａ） 、 （ｂ）＆Ｊ同実施例に
おけるデータ転送状態４示Ｊ’−／ｉ−めの１′：’を
成因、第４図は同実施例における接続−１１段の制御方
法を示すだめの構成図である。 １１＆、１１ｂ−・メモリバンク、１２・旧・制作１１
「、段、１４ ａ 、 １４ ｂ−＝＝ババス１５＆、
１５ｋｌ・制御レジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 （Ｑ、） （ｂ）
Claims (1)
- 第一のメモリバンクと、第二のメモリバンクと、第一の
バスと、第二の・スと、前記第一のバスを前記第一のメ
モリバンクへ接続し前記第二のバスを前記第二のメモリ
バンクへ接続する状態と前記第一のバスを前記第二のメ
モリバンクへ接続し前記第二のバスを前記第一のメモリ
バックへ接続する状態のＩＪＪり換えをイｊなう接続手
段と、前記第一のバスと前記第一二のバスに接続され前
記接続手段をｆｌｉ！Ｉ 舞する／こめの制御し／スタ
を２組備えたことを牛、１「改とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58111203A JPS603042A (ja) | 1983-06-20 | 1983-06-20 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58111203A JPS603042A (ja) | 1983-06-20 | 1983-06-20 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS603042A true JPS603042A (ja) | 1985-01-09 |
Family
ID=14555115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58111203A Pending JPS603042A (ja) | 1983-06-20 | 1983-06-20 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603042A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6388661A (ja) * | 1986-10-01 | 1988-04-19 | Matsushita Graphic Commun Syst Inc | 通信制御装置 |
| JPH0232432A (ja) * | 1988-07-22 | 1990-02-02 | Fuji Electric Co Ltd | デュアルポートメモリの制御方式 |
| JP2010152585A (ja) * | 2008-12-25 | 2010-07-08 | Fujitsu Semiconductor Ltd | 複数バスを有するシステムｌｓｉ |
-
1983
- 1983-06-20 JP JP58111203A patent/JPS603042A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6388661A (ja) * | 1986-10-01 | 1988-04-19 | Matsushita Graphic Commun Syst Inc | 通信制御装置 |
| JPH0232432A (ja) * | 1988-07-22 | 1990-02-02 | Fuji Electric Co Ltd | デュアルポートメモリの制御方式 |
| JP2010152585A (ja) * | 2008-12-25 | 2010-07-08 | Fujitsu Semiconductor Ltd | 複数バスを有するシステムｌｓｉ |
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