JPH0232811B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は信号発生器の中でも、特にIC、LSI内
に構成される信号発生器に関する。

従来例の構成とその問題点 近年、多重多様の信号を発生させ制御を行なわ
せる複雑な回路を内臓したIC、LSIが必要となつ
ており、信号のスピード、タイミング等も高速か
つ高精度なものが要求されている。

第１図は従来の信号発生器の構成を示す。１ａ
は第１のアドレス信号を発生する第１のアドレス
発生部、１ｂは第２のアドレス信号を発生する第
２のアドレス発生部、２ａは第１のアドレス発生
部１ａに接続され出力される第１のアドレス信号
をデコードする第１のアドレスデコーダ部、２ｂ
は第２のアドレス発生部１ｂに接続され出力され
る第２のアドレス信号をデコードする第２のアド
レスデコーダ部、３ａは第１のアドレスデコーダ
部２ａに接続され第１のデコード信号によつて指
定されるセルに書き込まれた値に応じたデータを
出力する第１の読み出し専用メモリデータセル部
（以下第１のROMデータセル部と言う）、３ｂは
第２のアドレスデコーダ部２ｂに接続され第２の
デコード信号によつて指定されるセルに書き込ま
れた値に応じたデータを出力する第２の読み出し
専用メモリデータセル部（以下、第２のROMデ
ータセル部と言う）、４は第１のROMメモリデ
ータセル部３ａが出力する読み出しデータと第２
のROMメモリデータセル部３ｂが出力する読み
出しデータとを混合するミキサ、５はミキサ４の
出力信号線である。

このように構成された従来の信号発生器につい
て、その動作を説明する。

第１のアドレス発生部１ａ、第２のアドレス発
生部１ｂは決められた順に遷移しつつアドレス信
号を発生し、第１のアドレスデコーダ部２ａ、第
２のアドレスデコーダ部２ｂにアドレス信号を出
力する。第１のアドレスデコーダ部２ａ、第２の
アドレスデコーダ部２ｂはアドレス信号をそれぞ
れデコードし、第１のROMデータセル部３ａ、
第２のROMデータセル部３ｂに対してセル選択
信号となるデコード信号をそれぞれ出力する。第
１のROMデータセル部３ａ、第２のROMデー
タセル部３ｂはそれぞれデコード信号に応じてセ
ルを選択しセルに書き込まれたデータ値に応じた
信号をそれぞれミキサ４に出力する。ミキサ４は
第１のROMデータセル部３ａ、第２のROMデ
ータセル部３ｂの１つもしくは複数の出力信号を
受けとり混合して出力信号線５に出力する。出力
信号線５に出力される信号は、アドレスの発生順
序と第１もしくは第２のROMデータセル部３
ａ，３ｂに書き込まれたデータによつて定められ
るため、発生させたい信号を符号化して第１もし
くは第２のROMデータセル部３ａ，３ｂにあら
かじめ書き込んでおけばアドレスを発生させるだ
けで必要とする信号を得ることができる。

しかしながら、上記のような構成において、第
１のROMデータセル部３ａとミキサ４との距離
と、第２のROMデータセル部３ｂとミキサ４と
の距離とが異なると、ミキサ４の出力信号線５に
は、正しいタイミングで出力を得ることができな
い恐れがある。特に、第１のアドレス発生部１ａ
と、第２のアドレス発生部１ｂが異なるクロツク
で遷移するものにおいては、第１のアドレス発生
部１ａから出力信号線５へ伝播遅延する時間と第
２のアドレス発生部１ｂから出力信号線５へ遅延
伝播する時間とに差を生じる場合がある。第１の
アドレス発生部１ａと第１のアドレスデコーダ部
２ａと第１のROMデータセル部３ａで生じる伝
播遅延時間は、第２のアドレス発生部１ｂと第２
のアドレスデコーダ部２ｂと第２のROMデータ
セル部３ｂで生じる伝播遅延時間はほぼ等しいた
め、前記の伝播する遅延時間の差は第１のROM
データセル部３ａ、第２のROMデータセル部３
ｂとミキサ４との間で生じる。IC、LSI内に上記
構成の信号発生器を構成すると、第１および第２
のROMデータセル部３ａ，３ｂとミキサ４の回
路遅延および配線の容量、抵抗により伝播遅延時
間差が大きくなる。第１および第２のROMデー
タセル部３ａ，３ｂの物理的サイズが大きくなれ
ばなるほど、また第１および第２のデータセル部
３ａ，３ｂの他にさらに多くのROMデータセル
部（図中では略す。）を混合すればするほど、第
１および第２のROMデータセル部３ａ，３ｂと
ミキサ４との空間的距離が長くなり伝播遅延時間
差が生じ、必要とする信号を正しく発生できなく
なるという欠点を有している。

発明の目的 本発明は伝播遅延時間差をなくし必要とする信
号を正しく発生することができる信号発生器を提
供することを目的とする。

発明の構成 本発明の信号発生器は、第１のアドレス信号を
発生する第１のアドレス発生部と、第１のアドレ
ス発生部に接続され出力されるアドレス信号をデ
コードする第１のアドレスデコーダ部と、第２の
アドレスを発生する第２のアドレス発生部と、第
２のアドレス発生部に接続され出力されるアドレ
ス信号をデコードする第２のアドレスデコーダ部
と、第１のアドレスデコーダ部と第２のアドレス
デコーダ部とに接続され第１のアドレスデコーダ
部が出力する第１のデコード信号と第２のアドレ
スデコーダ部が出力する第２のデコード信号とに
よつて指定されるデータを出力する読み出し専用
メモリデータセル部と、読み出し専用メモリデー
タセル部が出力する読み出しデータを合成して出
力するミキサとで構成される。

また本発明の信号発生器は、第１のアドレスデ
コーダ部の第１のデコード信号によつて指定され
たデータが出力される読み出し専用メモリデータ
セル部の出力とミキサとの間に第１のクロツクで
動作する第２のラツチを挿入し、第２のアドレス
デコーダ部の第２のデコード信号によつて指定さ
れたデータが出力される読み出し専用メモリデー
タセル部の出力とミキサとの間に第２のクロツク
で動作する第２のラツチを挿入し、第１のクロツ
クもしくは第２のクロツクと同期した出力を得る
ように構成される。

実施例の説明 以下、本発明の一実施例を図面を参照しながら
説明する。

第２図は本発明の一実施例における信号発生器
の構成図である。１１ａは第１のアドレス信号を
発生する第１のアドレス発生部、１１ｂは第２の
アドレス信号を発生する第２のアドレス発生部、
１２ａは第１のアドレス発生部１１ａに接続され
出力される第１のアドレス信号をデコードする第
１のアドレスデコーダ部、１２ｂは第２のアドレ
ス発生部１１ｂに接続され出力される第２のアド
レス信号をデコードする第２のアドレスデコーダ
部、１３は第１のアドレスデコーダ部１２ａに接
続され第１のデコード信号によつて指定されるセ
ルに書き込まれた値に応じたデータと、第２のア
ドレスデコーダ部１２ｂに接続され第２のデコー
ド信号によつて指定されるセルに書き込まれた値
に応じたデータとを出力する読み出し専用メモリ
データセル部（以下ROMデータセル部と言う）、
１４はROMメモリデータセル部１３が出力する
読み出しデータを混合するミキサである。

また、２１は第１のアドレス発生部１１ａの第
１のアドレス線、２２は第２のアドレス発生部１
１ｂの第２のアドレス線、２３は第１のアドレス
デコーダ部１２ａのデコード線、２４は第２のア
ドレスデコーダ部１２ｂのデコード線、２５は
ROMデータセル部１３のデータ線、２６はミキ
サ１４の出力信号線である。

以上のように構成された本実施例の信号発生器
について以下その動作を説明する。

まず、第１および第２のアドレス発生部１１
ａ，１１ｂよりアドレス線２１，２２へそれぞれ
出力されるアドレスは、第１および第２のアドレ
スデコーダ部１２ａ，１２ｂでそれぞれデコード
され、その出力はデコード信号として第１および
第２のデコード線２３，２４へそれぞれ出力され
る。ROMデータセル部１３は、第１および第２
のデコード線２３，２４へ出力されたデコード信
号を受けとり、そのデコード信号をROMデータ
セルの選択信号としてセルを選択し、データを読
み出してデータ線２５へ出力する。ミキサ１４は
データ線２５のデータ出力を合成して必要とする
出力信号を作り、出力信号線２６へ出力する。出
力信号線２６に出力される信号は、アドレスの発
生順序とROMデータセル部１３に書き込まれた
データによつて定められるため、発生させたい信
号を符号化してROMデータセル部１３にあらか
じめ書き込んでおけばアドレスを発生させるだけ
で必要とする信号を得ることができる。

以上のように動作する本実施例の信号発生器に
ついて、第３図〜第５図をもとに更に詳しく説明
する。

第３図は第２図の一部を詳細に示した要部詳細
図、第４図はROMデータセル部１３のセルを示
すデータセルの説明図、第５図は第３図中の各部
の波形を示した要部波形図である。

第３図中において、２１ａ，２１ｂは第１のア
ドレス発生部１１ａのアドレス線、２２ａ，２２
ｂは第２のアドレス発生部１１ｂのアドレス線、
２３ａ，２３ｂ，２３ｃ，２３ｄは第１のアドレ
スデコーダ部１２ａのデコード線、２４ａ，２４
ｂ，２４ｃ，２４ｄは第２のアドレスデコーダ部
１２ｂのデコード線、２５ａ，２５ｂ，２５ｃ，
２５ｄ，２５ｅ，２５ｆはROMデータセル部１
３のデータ線、２６ａ，２６ｂ，２６ｃはミキサ
１４の出力信号線、１４ａ，１４ｂ，１４ｃはミ
キサ１４を構成するゲート、２７はROMデータ
セル部１３を構成するデータセルの一つである。

第４図に示すように、第４図ａに示したデータ
セル２７は、例えば第４図ｂに示すようにトラン
ジスタ２８で構成されている。第３図のように構
成された信号発生器の基本的な動作は前記した第
２図の動作と同じであるが、ROMデータセル部
１３について第３図および第５図を用いてさらに
詳しく説明する。第１および第２のアドレスデコ
ーダ部１２ａ，１２ｂから出力されるデコード信
号はデコード線２３ａ，２３ｂ，２３ｃ，２３
ｄ，２４ａ，２４ｂ，２４ｃ，２４ｄを介して
ROMデータセル部１３へ伝えられ、データ線２
５ａ〜２５ｆとの交点にデータセル２７があれば
論理レベル“０”（もしくは“１”）を、また交点
にデータセル２７がなければ“１”（もしくは
“０”）をデータ線２５ａ〜２５ｆに出力する。例
えば第３図中のROMデータセル部１３は、デー
タ線２５ａはデコード線２３ｂとデコード線２３
ｄとの交点だけにデータセル２７が存在する例
で、データ線２５ｂはデコード線２４ｃとデコー
ド線２４ｄとの交点だけにデータセル２７が存在
する例であり、もし、アドレス線２１ａ，２１ｂ
とアドレス線２２ａ，２２ｂが異なるタイミング
で信号を出力するなら、例えばデータ線２５ａと
データ線２５ｂは異なるタイミングで信号を出力
し、ミキサ１４の出力信号線２６ａはこれらの合
成された信号が出力される。（第５図に示す。） しかしこのROMデータセル部１３のデータ線
２５ａとデータ線２５ｂとは構造上は隣接して構
成することによりデータ線２５ｂとは等しい長さ
でかつ短く配線することができる。したがつて、
両者の時間的な遅延の差が少ないものとなり、出
力信号線２６ａに出力される出力信号も遅延の少
ない信号を得ることができる。

以上のように本実施例によれば、ROMデータ
セル部を複数個から１個にし、異なるタイミング
で出力されるデータ線を隣接配置することによ
り、複数のデータ線の遅延時間と遅延時間差の少
ない信号を得ることができ、必要とされる信号を
正しいタイミングで発生させることができる。

さらに、第１のアドレス発生部１１ａを第１の
クロツクで動作させるとともに、第２のアドレス
発生部１１ｂを第２のクロツクで動作させ、第１
のアドレスデコーダ部１２ａの第１デコード信号
によつて指定されたデータが出力されるROMデ
ータセル部１３の出力とミキサ１４の間に第１の
クロツクで動作する第１のラツチを挿入するとと
もに、第２のアドレスデコーダ部１２ｂの第２の
デコード信号によつて指定されたデータが出力さ
れるROMデータセル部１３の出力とミキサ１４
との間に第２のクロツクで動作する第２のラツチ
を挿入することで、ミキサ１４の出力である出力
信号線２６には、第１のクロツクもしくは第２の
クロツクと同期した出力を得ることができる。

なお上記実施例では、アドレス発生部、アドレ
スデコーダ部を２組用いて構成した信号発生器を
例に説明したが、２組に限定されるものではなく
さらに多くの組を用いて構成してもよく、また多
くの組を用いた方が本発明による信号発生器の利
点を顕著にするものである。

発明の効果 以上のように本発明によれば、第１のアドレス
信号を発生する第１のアドレス発生部と、第１の
アドレス発生部に接続され出力されるアドレス信
号をデコードする第１のアドレスデコーダ部と、
第２のアドレスを発生する第２のアドレス発生部
と、第２のアドレス発生部に接続され出力される
アドレス信号をデコードする第２のアドレスデコ
ーダ部と、第１のアドレスデコーダ部と第２のア
ドレスデコーダ部とに接続され第１のアドレスデ
コーダ部が出力する第１のデコード信号と第２の
アドレスデコーダ部が出力する第２のデコード信
号とによつて指定されるデータを出力する読み出
して専用メモリデータセル部と、読み出し専用メ
モリデータセル部が出力する読み出してデータを
合成して出力するミキサとで構成し、異なるタイ
ミングで出力される、第１のアドレスデコーダ部
の第１のデコード信号によつて指定されたデータ
を読み出し専用メモリデータセル部から読み出し
てミキサへ出力するデータ線と、第２のアドレス
デコーダ部の第２のデコード信号によつて指定さ
れたデータを読み出し専用メモリデータセル部か
ら読み出してミキサへ出力するデータ線とを隣接
して配設することで、複数のデータ線の遅延時間
と遅延時間差を最少にすることができるという優
れた効果が得られる。

また、本発明の信号発生器は、第１のアドレス
デコーダ部の第１のデコード信号によつて指定さ
れたデータが出力される読み出し専用メモリデー
タセル部の出力とミキサとの間に第１のクロツク
で動作する第２のラツチを挿入し、第２のアドレ
スデコーダ部の第２のデコード信号によつて指定
されたデータが出力される読み出し専用メモリデ
ータセル部の出力とミキサとの間に第２のクロツ
クで動作する第２のラツチを挿入し、第１のクロ
ツクもしくは第２のクロツクと同期した出力を得
るように構成することで、ミキサの出力である出
力信号線には、第１のクロツクもしくは第２のク
ロツクと同期し、かつ、複数のデータ線の遅延時
間と遅延時間差が最少となる信号を得られるとい
う優れた効果がある。

その効果により配線の長さが遅延の量に大きく
影響を受けるような場合においては遅延時間と遅
延時間差を最少にできるという効果が得られる。
たとえば、IC、LSI等においては、本発明の信号
発生器をIC、LSI等に組み込むことにより高速で
動作させたり、もしくは余裕のある設計をするこ
とができるという効果が得られるものである。

【図面の簡単な説明】

第１図は従来の信号発生器の構成図、第２図は
本発明の一実施例における信号発生器の構成図、
第３図は第２図の要部詳細図、第４図はデータセ
ルの説明図、第５図は第３図の要部波形図であ
る。 １１ａ……第１のアドレス発生部、１１ｂ……
第２のアドレス発生部、１２ａ……第１のアドレ
スデコーダ部、１２ｂ……第２のアドレスデコー
ダ部、１３……ROMデータセル部、１４……ミ
キサ、２１ａ，２１ｂ……第１のアドレス信号
線、２２ａ，２２ｂ……第２のアドレス信号線、
２３ａ，２３ｂ，２３ｃ，２３ｄ……第１のデコ
ード信号線、２４ａ，２４ｂ，２４ｃ，２４ｄ…
…第２のデコード信号線、２５ａ，２５ｂ，２５
ｃ，２５ｄ，２５ｅ，２５ｆ……データ線、２６
ａ，２６ｂ，２６ｃ……出力信号線。

Claims (1)

1. 【特許請求の範囲】 １ 第１のアドレス信号を発生する第１のアドレ
   ス発生部と、前記第１のアドレス発生部に接続さ
   れ出力されるアドレス信号をデコードする第１の
   アドレスデコーダ部と、第２のアドレス信号を発
   生する第２のアドレス発生部と、前記第２のアド
   レス発生部に接続され出力されるアドレス信号を
   デコードする第２のアドレスデコーダ部と、前記
   第１のアドレスデコーダ部と前記第２のアドレス
   デコーダ部とに接続され前記第１のアドレスデコ
   ーダ部が出力する第１のデコード信号と前記第２
   のアドレスデコーダ部が出力する第２のデコード
   信号とによつて指定されるデータを出力する読み
   出し専用メモリデータセル部と、前記読み出し専
   用メモリデータセル部が出力する読み出しデータ
   を合成して出力するミキサとを備える信号発生器
   であつて、前記第１のデコード信号によつて指定
   されたデータを前記読み出し専用メモリデータセ
   ル部から読み出して前記ミキサへ出力するデータ
   線と、前記第２のデコード信号によつて指定され
   たデータを前記読み出し専用メモリデータセル部
   から読み出して前記ミキサへ出力するデータ線と
   を隣接して配設した信号発生器。 ２ 第１のデコード信号によつて指定されたデー
   タが出力される読み出し専用メモリデータセル部
   の出力とミキサとの間に第１のクロツクで動作す
   る第１のラツチを挿入し、前記第２のデコード信
   号によつて指定されたデータが出力される読み出
   し専用メモリデータセル部の出力とミキサとの間
   に第２のクロツクで動作する第２のラツチを挿入
   し、前記第１のクロツクもしくは前記第２のクロ
   ツクと同期した出力を得るように構成したことを
   特徴とする特許請求の範囲第１項記載の信号発生
   器。