JPH0233131A - 液晶表示装置およびその製造方法 - Google Patents
液晶表示装置およびその製造方法Info
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- JPH0233131A JPH0233131A JP63182990A JP18299088A JPH0233131A JP H0233131 A JPH0233131 A JP H0233131A JP 63182990 A JP63182990 A JP 63182990A JP 18299088 A JP18299088 A JP 18299088A JP H0233131 A JPH0233131 A JP H0233131A
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- insulating
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＭｉｓ（金属−絶縁物一半導体）トランジスタ
アレイを用いたデイスプレィのためのアクティブマトリ
クス基板に関するものである。
アレイを用いたデイスプレィのためのアクティブマトリ
クス基板に関するものである。
（従来の技術）
従来のアクティブマトリクスを用いたデイスプレィパネ
ルの１セル分の回路図を第５図に示す。
ルの１セル分の回路図を第５図に示す。
同図において、走査線６５は薄膜トランジスタ（ＴＰＴ
）５２のゲートに接続されており、ＴＰＴ５２がオンさ
れると信号線６１の信号は、電荷保持容量５３、信号線
６１と走査線６５との交差部分に設けられた電荷保持容
量５５、および信号線６１とＧＮＤ線との交差部分に設
けられた電荷保持容量５６に電荷として蓄積される。信
号線６１からの信号は、再びデータが書込まれるまで、
この容Ｊｉｔ５３，５５．５６により保持され、同時に
液晶５４を駆動する。ここでＶｃは共通電極信号である
。
）５２のゲートに接続されており、ＴＰＴ５２がオンさ
れると信号線６１の信号は、電荷保持容量５３、信号線
６１と走査線６５との交差部分に設けられた電荷保持容
量５５、および信号線６１とＧＮＤ線との交差部分に設
けられた電荷保持容量５６に電荷として蓄積される。信
号線６１からの信号は、再びデータが書込まれるまで、
この容Ｊｉｔ５３，５５．５６により保持され、同時に
液晶５４を駆動する。ここでＶｃは共通電極信号である
。
第６図は従来のアクティブマトリクス基板の１セル分の
構造を示した平面図であり、第７図は第６図のＣ−Ｄ線
断面図である。前記ＴＦＴ５２と電荷保持容量５３の構
造は特開昭６２−１４８９２９号公報に記載されている
。
構造を示した平面図であり、第７図は第６図のＣ−Ｄ線
断面図である。前記ＴＦＴ５２と電荷保持容量５３の構
造は特開昭６２−１４８９２９号公報に記載されている
。
ＴＰＴ５２は、基板１上にゲート電極８を形成した後ゲ
ート絶縁膜７４を全面に形成し、さらにトランジスタ５
２の能動領域となる半導体層６３を形成する逆スタガ構
造であり、電荷保持容量５３は、基板１上に形成された
共通電極９の上方に、絶縁膜７４を介して画素電極６４
を配置した構造である。
ート絶縁膜７４を全面に形成し、さらにトランジスタ５
２の能動領域となる半導体層６３を形成する逆スタガ構
造であり、電荷保持容量５３は、基板１上に形成された
共通電極９の上方に、絶縁膜７４を介して画素電極６４
を配置した構造である。
この従来構造の作成プロセスでは、ゲート電極８及び共
通電極９を形成するためのホト・エツチング、半導体層
６３を形成するためのホト・エツチング、および画素電
極６４及び信号線６１を形成するためのホト・エツチン
グと、＝１３回のホト・エツチングでＴＰＴ５２及び電
荷保持容量５３が形成される。
通電極９を形成するためのホト・エツチング、半導体層
６３を形成するためのホト・エツチング、および画素電
極６４及び信号線６１を形成するためのホト・エツチン
グと、＝１３回のホト・エツチングでＴＰＴ５２及び電
荷保持容量５３が形成される。
また、実際にこの基板をアクティブマトリクス基板とし
て用いる場合は、絶縁膜７４の下に形成されたゲート電
極８及び共通電極９を外部配線と電気的に接続するため
に、絶縁膜７４にコンタクトホールを開けなければなら
ず、計４回のホト・エツチング工程が必要となる。
て用いる場合は、絶縁膜７４の下に形成されたゲート電
極８及び共通電極９を外部配線と電気的に接続するため
に、絶縁膜７４にコンタクトホールを開けなければなら
ず、計４回のホト・エツチング工程が必要となる。
（発明が解決しようとする課題）
上記した従来技術は、ホト・エツチング工程が多いため
に製造工程が複ＹＬであり、これが歩留りを向」ニさせ
るうえでの大きな障害となっていた。
に製造工程が複ＹＬであり、これが歩留りを向」ニさせ
るうえでの大きな障害となっていた。
本発明は、上記した問題を解決し、ホト・エツチング工
程数を減じ、歩留りを向ｌｒ、させることが可能な半導
体装置およびその製造方法を提供することにある。
程数を減じ、歩留りを向ｌｒ、させることが可能な半導
体装置およびその製造方法を提供することにある。
（課題を解決するための手段）
上記した問題点を解決するために、本発明は、絶縁性基
板の主表面に互いに近接して配置された薄膜半導体素子
およびコンデンサ部からなる半導体装置において、 絶縁性基板の主表面に透明導電膜を形成し、その後、該
透明導電膜をパターニングして前記薄膜半導体素子の信
号線および前記コンデンサ部の共通電極を形成し、その
後、前記絶縁性基板、信号線、および下側電極の表面に
、半導体薄膜、絶縁膜、および導電膜を積層し、その後
、前記半導体薄膜、絶縁膜、および導電膜を同形状に工
・ソチングして前記薄膜半導体素子および透明電極コン
デンサを形成するようにした点に特徴がある。
板の主表面に互いに近接して配置された薄膜半導体素子
およびコンデンサ部からなる半導体装置において、 絶縁性基板の主表面に透明導電膜を形成し、その後、該
透明導電膜をパターニングして前記薄膜半導体素子の信
号線および前記コンデンサ部の共通電極を形成し、その
後、前記絶縁性基板、信号線、および下側電極の表面に
、半導体薄膜、絶縁膜、および導電膜を積層し、その後
、前記半導体薄膜、絶縁膜、および導電膜を同形状に工
・ソチングして前記薄膜半導体素子および透明電極コン
デンサを形成するようにした点に特徴がある。
（作用）
このような構成によれば、ホト・エツチング工程が、■
薄膜半導体素子の信号線および前記コンデンサ部の共通
電極の形成するための工・ノチング、■前記半導体薄膜
、絶縁膜、および導電膜を同形状に形成するためのエツ
チング、の２回となる。
薄膜半導体素子の信号線および前記コンデンサ部の共通
電極の形成するための工・ノチング、■前記半導体薄膜
、絶縁膜、および導電膜を同形状に形成するためのエツ
チング、の２回となる。
さらに、上記した構成によれば、薄膜半導体素子のゲー
ト電極およびコンデンサ部の共通電極が表面に露出した
構造となるため、これらを外部配線と接続させるスルー
ホールを開孔するためのホト・エツチング工程を省略す
ることができるようになり、製造歩留まりを向上させる
ことができると共に、製造コストをも削減することがで
きるようになる。
ト電極およびコンデンサ部の共通電極が表面に露出した
構造となるため、これらを外部配線と接続させるスルー
ホールを開孔するためのホト・エツチング工程を省略す
ることができるようになり、製造歩留まりを向上させる
ことができると共に、製造コストをも削減することがで
きるようになる。
（実施例）
以ドに、本発明に実施例を図面を用いて説明する。
第３図は本発明を適用したアクティブマトリックス基板
を構成するＴＦＴＩセル分の構造を示した平面図、第２
図はその回路図であり、前記と同一の符号は同一または
同等部分を表わしている。
を構成するＴＦＴＩセル分の構造を示した平面図、第２
図はその回路図であり、前記と同一の符号は同一または
同等部分を表わしている。
ＴＳ２図において、なお、第２図に示した回路のｉｌＩ
、本釣な動作、たとえばデータの書込み方法、および電
荷の保持方法等は前記第５図に関して説明した従来技術
と同じである。
、本釣な動作、たとえばデータの書込み方法、および電
荷の保持方法等は前記第５図に関して説明した従来技術
と同じである。
第１図は第３図のＡ−Ｂ線での断面図である。
同図において、透明絶縁性基板１の表面には信号線６１
および画素電極６４が透明導？１！膜によって形成され
ている。
および画素電極６４が透明導？１！膜によって形成され
ている。
さらに、透明絶縁性基板１の表面に接し、かつ前記信号
線６１および画素電極６４の一部を覆う領域、および画
素電極６４の表面には、それぞれＴＰＴのチャネルとな
る半導体膜４およびＴｓ ４！ｔの保持容量となる半導
体膜５が形成されている。
線６１および画素電極６４の一部を覆う領域、および画
素電極６４の表面には、それぞれＴＰＴのチャネルとな
る半導体膜４およびＴｓ ４！ｔの保持容量となる半導
体膜５が形成されている。
さらに、半導体ＩＩ！４および半導体膜５の表面には、
それぞれＴＰＴのゲート絶縁膜６および電荷の保持容量
となる絶縁膜７が、それぞれ前記半導体膜４および半導
体膜５と同形状で形成されている。
それぞれＴＰＴのゲート絶縁膜６および電荷の保持容量
となる絶縁膜７が、それぞれ前記半導体膜４および半導
体膜５と同形状で形成されている。
さらに、絶縁膜６および絶縁膜７の表面には、それぞれ
ゲート電極８および共通電極９が、それぞれ前記ゲート
絶縁膜６および絶縁膜７と同形状で形成されている。
ゲート電極８および共通電極９が、それぞれ前記ゲート
絶縁膜６および絶縁膜７と同形状で形成されている。
また、前記透明絶縁性基板１の対向部分には透明対向Ｕ
板１１が設置されており、その表面には対向電極１０が
形成されている。
板１１が設置されており、その表面には対向電極１０が
形成されている。
このような構成を有する本実施例では、共通電極９と画
素電極６４とによって、第２図に示された電６ｆ保持容
ｆｆｌ （Ｃｓｒｃ ） ５３が形成される。
素電極６４とによって、第２図に示された電６ｆ保持容
ｆｆｌ （Ｃｓｒｃ ） ５３が形成される。
第４図は第１図に示すアクティブマトリクスセルの製造
プロセスを示した断面図であり、第１図と同一の符号は
同一または同等部分を表わしている。透明基板１として
は、ガラスもしくはパイレックス、コーニングのような
絶縁性の高融点ガラスを用いる。他の絶縁性の小さな透
明基板を用いる場合は、基板１表面に５Ｉ０２膜等の透
明絶縁性膜をＣＶＤ法やスパッタ法等により堆積した後
に用いる。
プロセスを示した断面図であり、第１図と同一の符号は
同一または同等部分を表わしている。透明基板１として
は、ガラスもしくはパイレックス、コーニングのような
絶縁性の高融点ガラスを用いる。他の絶縁性の小さな透
明基板を用いる場合は、基板１表面に５Ｉ０２膜等の透
明絶縁性膜をＣＶＤ法やスパッタ法等により堆積した後
に用いる。
まず、透明基板１上に透明導電膜である、不純物がドー
プされた５ｉｌｆｉ４２０を減圧ＣＶＤ法やプラズマＣ
ＶＤ等により形成する［同図（ａ）］。
プされた５ｉｌｆｉ４２０を減圧ＣＶＤ法やプラズマＣ
ＶＤ等により形成する［同図（ａ）］。
次に、該Ｓｌ膜４２０を必要な形状にホト中エツチング
して信号線６１及び画素電極６４を形成する［同図（ｂ
）］。このとき、透明導電膜となるＳｉ膜４２０は、光
が透過するように３００ｎｍ以下の膜厚で堆積する。ま
た、該Ｓ１膜を直接゛基板１に被若する代わりに、従来
から行われているように、金やアルミニウム等の金属膜
を５０ｎｍ以下程度の光を透過するぐらいの膜厚で透明
基板１．トに薄く破着し、さらにその表面に不純物がド
ープされたＳ１膜を３００ ｎ ｒｎ以下の膜厚で形成
したショットキー接合を有する膜を形成するようにして
もよイ。また、ＩＴＯ（Ｉｎｄｉｕｍ Ｔａｎ０ｘｉｄ
） 、あるいは酸化スズ等の透明導電膜に不純物をド
ープした半導体薄膜秀の多層膜を用いてもよい。
して信号線６１及び画素電極６４を形成する［同図（ｂ
）］。このとき、透明導電膜となるＳｉ膜４２０は、光
が透過するように３００ｎｍ以下の膜厚で堆積する。ま
た、該Ｓ１膜を直接゛基板１に被若する代わりに、従来
から行われているように、金やアルミニウム等の金属膜
を５０ｎｍ以下程度の光を透過するぐらいの膜厚で透明
基板１．トに薄く破着し、さらにその表面に不純物がド
ープされたＳ１膜を３００ ｎ ｒｎ以下の膜厚で形成
したショットキー接合を有する膜を形成するようにして
もよイ。また、ＩＴＯ（Ｉｎｄｉｕｍ Ｔａｎ０ｘｉｄ
） 、あるいは酸化スズ等の透明導電膜に不純物をド
ープした半導体薄膜秀の多層膜を用いてもよい。
次に、チャネル層となる半導体膜（Ｓｌ等）４３０をプ
ラズマＣＶＤ法や減圧ＣＶＤ法等のＣＶＤ法、スパッタ
法等により形成する。さらに、半導体膜４３０上に、ゲ
ート絶縁膜及び電荷保持容量の誘電体となる絶縁膜（Ｓ
１０□膜、ＳＩＮ膜、Ｔａ２Ｏ３膜等）４４０をプラズ
マＣＶＤ法や常圧ＣＶＤ法等のＣＶＤ法、あるいはスパ
ッタ法等により形成する。ここで、前記絶縁膜４４０は
半導体膜４３０を０２プラズマ雰囲気等で表面酸化する
ことにより形成してもよい。また、絶縁＠４４０は半導
体酸化膜上にＴａ２Ｏ３膜等の絶縁膜を積層した多層膜
でもよい。
ラズマＣＶＤ法や減圧ＣＶＤ法等のＣＶＤ法、スパッタ
法等により形成する。さらに、半導体膜４３０上に、ゲ
ート絶縁膜及び電荷保持容量の誘電体となる絶縁膜（Ｓ
１０□膜、ＳＩＮ膜、Ｔａ２Ｏ３膜等）４４０をプラズ
マＣＶＤ法や常圧ＣＶＤ法等のＣＶＤ法、あるいはスパ
ッタ法等により形成する。ここで、前記絶縁膜４４０は
半導体膜４３０を０２プラズマ雰囲気等で表面酸化する
ことにより形成してもよい。また、絶縁＠４４０は半導
体酸化膜上にＴａ２Ｏ３膜等の絶縁膜を積層した多層膜
でもよい。
その後、前記絶縁膜４４０上に、ゲート電極、走査線配
線となる導電膜（Ａｆｆｉ 、 Ｃｒ、 ｄｏｐｃｄ
ｓｉ 。
線となる導電膜（Ａｆｆｉ 、 Ｃｒ、 ｄｏｐｃｄ
ｓｉ 。
Ｉ Ｔ Ｏ、Ｓ ｎ ０２膜等）４５０をさらに堆積す
る［同図（Ｃ）］。
る［同図（Ｃ）］。
その後、導電膜４５０をレジストを用いて必要な形状に
マスキングし、該導電膜４５０がＡＩ膜であればＮａ
ＤＨ，Ｓｌ膜であればＨＮＯ３／ＨＦの混合液等の適宜
の薬液によってウェットエツチングし、ゲート電極８及
び電荷保持容量の共通電極９を形成する。更に該ゲート
電極８および共通電極９をマスクにして自己整合的に絶
縁１１％４４０をウェットエツチングし、ゲート絶縁膜
６及び電６ｆ保持容量の誘電体７を形成する。このとき
、絶縁膜４４０が８１０２膜であれば、エツチング液と
してＨＦを用いる。更にゲート絶縁膜６および誘電体７
をマスクとして自己整合的に゛ヒ導体膜４３０をエツチ
ングし、チャネル層４および半導体層５を形成する。こ
のとき、半導体膜が５ｌｌｌＡであれば、エツチング液
としてＨＮＯ３／ＨＦの混合液を用いる。
マスキングし、該導電膜４５０がＡＩ膜であればＮａ
ＤＨ，Ｓｌ膜であればＨＮＯ３／ＨＦの混合液等の適宜
の薬液によってウェットエツチングし、ゲート電極８及
び電荷保持容量の共通電極９を形成する。更に該ゲート
電極８および共通電極９をマスクにして自己整合的に絶
縁１１％４４０をウェットエツチングし、ゲート絶縁膜
６及び電６ｆ保持容量の誘電体７を形成する。このとき
、絶縁膜４４０が８１０２膜であれば、エツチング液と
してＨＦを用いる。更にゲート絶縁膜６および誘電体７
をマスクとして自己整合的に゛ヒ導体膜４３０をエツチ
ングし、チャネル層４および半導体層５を形成する。こ
のとき、半導体膜が５ｌｌｌＡであれば、エツチング液
としてＨＮＯ３／ＨＦの混合液を用いる。
ここで、このプロセスに用いる半導体膜４３０は非晶質
シリコン、多結晶シリコン等の真性半導体ならば何でも
よいが、特に、低温（約６００℃以下）で形成できる減
圧ＣＶＤ法で堆積後、レーザーアニールした多結晶シリ
コン膜が特に良好である。
シリコン、多結晶シリコン等の真性半導体ならば何でも
よいが、特に、低温（約６００℃以下）で形成できる減
圧ＣＶＤ法で堆積後、レーザーアニールした多結晶シリ
コン膜が特に良好である。
また、本実施例においては、以下に説明する応用技術を
適用することができる。
適用することができる。
（１）トランジスタ部のオフ電流を保障するために、ト
ランジスタ部の上側および下側の少なくとも一方、また
は、対向基板のトランジスタの投影領域に遮光膜を設け
る。
ランジスタ部の上側および下側の少なくとも一方、また
は、対向基板のトランジスタの投影領域に遮光膜を設け
る。
（２）アクティブマトリクス基板の表面を流れるリーク
電流を防止するために、トランジスタ及び電荷保持容量
形成後、この上に絶縁膜を堆積する。
電流を防止するために、トランジスタ及び電荷保持容量
形成後、この上に絶縁膜を堆積する。
（３）アクティブマトリクス基板上に、アクティブマト
リクス用の駆動回路、即ちシフトレジスタやサンプルホ
ールド回路及び走査回路を形成する。
リクス用の駆動回路、即ちシフトレジスタやサンプルホ
ールド回路及び走査回路を形成する。
なお、−１−記した実施例においては、ＴＰＴのゲート
電極および電荷保持容量の共通電極となる導電膜４５０
のみをマスクを用いてエツチングし、その下部に形成さ
れている絶縁膜、半導体膜は自己整合的に順番にエツチ
ングするものとして説明したが、これはサイドエツチン
グを防ぐためのものである。
電極および電荷保持容量の共通電極となる導電膜４５０
のみをマスクを用いてエツチングし、その下部に形成さ
れている絶縁膜、半導体膜は自己整合的に順番にエツチ
ングするものとして説明したが、これはサイドエツチン
グを防ぐためのものである。
それ故に、サイドエツチングが起こりにくいドライエツ
チングあるいはイオンミリング等の適宜の手段を用いて
エツチングするのであれば、前記マスクを用いて全ての
膜をエツチングするようにしても良い。なお、この場合
も、エツチングしようとする膜の材質に合わせて反応ガ
スを選択する必要がある。
チングあるいはイオンミリング等の適宜の手段を用いて
エツチングするのであれば、前記マスクを用いて全ての
膜をエツチングするようにしても良い。なお、この場合
も、エツチングしようとする膜の材質に合わせて反応ガ
スを選択する必要がある。
また、上記した実施例においては、基板１を透明基板で
あるものとして説明したが、前記アクティブマトリック
ス基板を反射型の液晶表示装置に用いるのであれば、透
明基板の代わりに、表面が鏡面状であるＳｌ基板等を用
いても良い。
あるものとして説明したが、前記アクティブマトリック
ス基板を反射型の液晶表示装置に用いるのであれば、透
明基板の代わりに、表面が鏡面状であるＳｌ基板等を用
いても良い。
（発明の効果）
以−１ユの説明から明らかなように、本発明によれば、
ホト・エツチング工程を減らして製造工程を簡略化する
ことができるので、歩留まりを向」ニさせることができ
ると共に、製造コストをも削減することができるように
なる。
ホト・エツチング工程を減らして製造工程を簡略化する
ことができるので、歩留まりを向」ニさせることができ
ると共に、製造コストをも削減することができるように
なる。
第１図は本発明を適用したアクティブマトリックス型液
晶表示装置の断面図、第２図はアクティブマトリックス
基板の１セル分の回路図、第３図は第１図の平面図、第
４図は本発明の製造工程を示した断面図、第５図は従来
のアクティブマトリックス基板の回路図、第６図は従来
のアクティブマトリックス基板の１セル分の平面図、第
７図は第６図のＣ−Ｄ線での断面図である。
晶表示装置の断面図、第２図はアクティブマトリックス
基板の１セル分の回路図、第３図は第１図の平面図、第
４図は本発明の製造工程を示した断面図、第５図は従来
のアクティブマトリックス基板の回路図、第６図は従来
のアクティブマトリックス基板の１セル分の平面図、第
７図は第６図のＣ−Ｄ線での断面図である。
Claims (5)
- （１）絶縁性基板と、 絶縁性基板の主表面にマトリックス状に配置して形成さ
れた第１の透明導電膜と、 絶縁性基板の主表面に、第１の透明導電膜との間に予定
の間隙をもつように配置された第２の透明導電膜と、 絶縁性基板の主表面に、前記第１の透明導電膜および第
２の透明導電膜の一部、ならびに前記間隙を覆うように
形成された第１の半導体薄膜と、前記第２の透明導電膜
の表面に、前記第１の半導体薄膜と同時に形成された第
２の半導体薄膜と、前記第１の半導体薄膜上に、これと
同形状で形成された第１の絶縁膜と、 第２の半導体薄膜上に、これと同形状で、かつ前記第１
の絶縁膜と同時に形成された第２の絶縁膜と、 前記第１の絶縁膜上に、これと同形状で形成された第１
の導電膜と、 第２の絶縁膜上に、これと同形状で、かつ前記第１の導
電膜と同時に形成された第２の導電膜とを具備したこと
を特徴とする半導体装置。 - （２）前記絶縁性基板の主表面には、透明絶縁膜が被着
されていることを特徴とする特許請求の範囲第１項記載
の半導体装置。 - （３）前記絶縁性基板は透明であることを特徴とする特
許請求の範囲第１項または第２項記載の半導体装置。 - （４）絶縁性基板と、該絶縁性基板の主表面にマトリッ
クス状に配置して形成された薄膜半導体素子と、該薄膜
半導体素子に近接して配置され、共通電極と画素電極と
によって形成される透明電極コンデンサ部とを有する半
導体装置の製造方法において、 絶縁性基板の主表面に透明導電膜を形成し、その後、該
透明導電膜をパターニングして前記薄膜半導体素子の信
号線および前記コンデンサの画素電極を形成する工程と
、 前記絶縁性基板、信号線、および画素電極の表面に半導
体薄膜を形成する工程と、 前記半導体薄膜の表面に絶縁膜を形成する工程と、 前記絶縁膜の表面に導電膜を形成する工程と、前記半導
体薄膜、絶縁膜、および導電膜を同形状にエッチングし
て、前記薄膜半導体素子および透明電極コンデンサを形
成する工程とからなることを特徴とする半導体装置の製
造方法。 - （５）前記半導体薄膜、絶縁膜、および導電膜を同形状
にエッチングする工程は、 前記導電膜をパターニングして、前記薄膜半導体素子の
ゲート電極および前記コンデンサ部の共通電極を形成す
る工程と、 前記ゲート電極および共通電極をマスクとして前記絶縁
膜を自己整合的にパターニングし、前記薄膜半導体素子
のゲート絶縁膜および前記コンデンサ部の第１の誘電体
膜を形成する工程と、前記ゲート絶縁膜および第１の誘
電体膜をマスクとして前記半導体薄膜を自己整合的にパ
ターニングし、前記薄膜半導体素子の能動領域および前
記コンデンサ部の第２の誘電体膜を形成する工程とから
なることを特徴とする特許請求の範囲第４項記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18299088A JP2628072B2 (ja) | 1988-07-22 | 1988-07-22 | 液晶表示装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18299088A JP2628072B2 (ja) | 1988-07-22 | 1988-07-22 | 液晶表示装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0233131A true JPH0233131A (ja) | 1990-02-02 |
| JP2628072B2 JP2628072B2 (ja) | 1997-07-09 |
Family
ID=16127827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18299088A Expired - Fee Related JP2628072B2 (ja) | 1988-07-22 | 1988-07-22 | 液晶表示装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2628072B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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