JPH0385529A - 薄膜半導体表示装置 - Google Patents
薄膜半導体表示装置Info
- Publication number
- JPH0385529A JPH0385529A JP1221495A JP22149589A JPH0385529A JP H0385529 A JPH0385529 A JP H0385529A JP 1221495 A JP1221495 A JP 1221495A JP 22149589 A JP22149589 A JP 22149589A JP H0385529 A JPH0385529 A JP H0385529A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- display device
- peripheral circuit
- tpt
- pixel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜半導体装置に係り、特に液晶などを用いた
薄膜半導体表示装置に関する。
薄膜半導体表示装置に関する。
液晶を用いた平面デイスプレィは、近年、画面サイズの
大型化と、画素駆動用回路のデイスプレィ基板への内蔵
という２つの流れで進んでいる。
大型化と、画素駆動用回路のデイスプレィ基板への内蔵
という２つの流れで進んでいる。
画面サイズの大型化に関しては、アモルファスシリコン
（ａ−８ｉ）による逆スタガー構造のＴＰＴを用いて、
対角１４インチのデイスプレィが実現している、この構
造のＴＰＴはリーク電流が小さいために、液晶に電界を
印加するための電荷の保持特性がよく、画面サイズの大
型化が達威しやすい。しかしキャリア移動度が約０ 、
３４ ／ Ｖ ｓ と小さいため、電流駆動能力が小
さく、このＴＰＴで回路を組立てることは難しい、上記
技術に関連するものとして特開昭５５−８３０２５号が
ある。一方。
（ａ−８ｉ）による逆スタガー構造のＴＰＴを用いて、
対角１４インチのデイスプレィが実現している、この構
造のＴＰＴはリーク電流が小さいために、液晶に電界を
印加するための電荷の保持特性がよく、画面サイズの大
型化が達威しやすい。しかしキャリア移動度が約０ 、
３４ ／ Ｖ ｓ と小さいため、電流駆動能力が小
さく、このＴＰＴで回路を組立てることは難しい、上記
技術に関連するものとして特開昭５５−８３０２５号が
ある。一方。
周辺駆動回路の内蔵に関しては、多結晶シリコン（ｐ−
８ｉ）によるコープレーナ型のＴＰＴが用いられる。こ
の構造のＴＰＴはキャリア移動度が約３０ｃｉ／Ｖ８以
上あり、電流駆動能力が大きく、回路を構成して画素廓
動用の周辺回路をデイスプレィ基板上に内蔵することが
可能である。このため、デイスプレィからの端子取出し
数を低減できると共に、外付けＬＳＩ分のコストを低減
できる。
８ｉ）によるコープレーナ型のＴＰＴが用いられる。こ
の構造のＴＰＴはキャリア移動度が約３０ｃｉ／Ｖ８以
上あり、電流駆動能力が大きく、回路を構成して画素廓
動用の周辺回路をデイスプレィ基板上に内蔵することが
可能である。このため、デイスプレィからの端子取出し
数を低減できると共に、外付けＬＳＩ分のコストを低減
できる。
しかしながら、ｐ−８ｉを用いたコープレーナ構造のＴ
ＰＴはリーク電流が大であるために、電荷の保持能力が
十分でなく１画面が大型化しにくいという欠点がある。
ＰＴはリーク電流が大であるために、電荷の保持能力が
十分でなく１画面が大型化しにくいという欠点がある。
上記従来技術は、プロセスを複雑にしないという観点か
ら、ＴＰＴ構造は同一種類のものを用いるものであり、
デイスプレィの大画面化と周辺回路の内蔵という２つの
流れに対応することが難しく、大画面デイスプレィには
周辺回路が内蔵できないという問題があった。
ら、ＴＰＴ構造は同一種類のものを用いるものであり、
デイスプレィの大画面化と周辺回路の内蔵という２つの
流れに対応することが難しく、大画面デイスプレィには
周辺回路が内蔵できないという問題があった。
本発明の目的は、液晶デイスプレィの大画面化と周辺回
路のデイスプレィ基板への内蔵を同時に可能にする構造
を提供することにある。
路のデイスプレィ基板への内蔵を同時に可能にする構造
を提供することにある。
上記目的を達成するために、本発明はデイスプレィの画
素部分はスタガー構造のＴＦＴか金属−絶縁物−金属（
ＭＩＭ）構造のスイッチング素子で構成し、周辺回路部
分はコープレーナ構造のＴＰＴで構成するようにしたも
のである。
素部分はスタガー構造のＴＦＴか金属−絶縁物−金属（
ＭＩＭ）構造のスイッチング素子で構成し、周辺回路部
分はコープレーナ構造のＴＰＴで構成するようにしたも
のである。
本発明は以下のように作用する。第１図（ｂ）に示すよ
うに、スタガー構造のＴＰＴは、一般に。
うに、スタガー構造のＴＰＴは、一般に。
チャネル領域とソース及びドレイン領域が高抵抗の膜自
身で膜の厚さ方向に隔てられているため、一般に、電流
値が小さく、このＴＰＴを第１図（ａ）に示すデイスプ
レィの画素部分に用いれば、約３ Ｘ １０”Ａ以下と
いうリーク電流の仕様を十分溝たすため電荷の保持能力
が大きく、デイスプレィの大型化が可能である。逆スタ
ガー構造のＴＰＴは約０，３ｃｍ２／Ｖｓ という小
さなキャリア移動度しか有しないが画素部分のＴＰＴの
キャリア移動度の仕様的０ 、２ ｃｍ２ ／ Ｖ ｓ
以上を満たしている。デイスプレィの大型化にはリ
ーク電流（ｉｔ流像保持能力が重要であるため、このキ
ャリア移動度の小さい点は問題とはならない、一方、第
１図（ｃ）に示すように、コープレーナ構造のＴＰＴは
チャネルとソース及びドレインが一平面上に接している
構造のために、キャリア移動度が約４０ｄ／Ｖｓと大き
く、約３０ｃｍ２／Ｖｓ以上というキャリア移動度の仕
様を満たすため電流駆動能力も大きくとれ、第１図（ａ
）に示す画素駆動用回路をこのＴＰＴで構成してデイス
プレィ基板上に内蔵することが可能である。コープレー
ナ構造のＴＰＴは約１０−”Ａ という大きなリーク
電流を有するが、周辺回路のＴＰＴのリーク電流の仕様
約２Ｘ１０−１１Ａ以下を満たしている０画素駆動用の
回路を構成するには大きな電流駆動能力が重要であるた
めに、このリーク電流が大きい点は問題とはならない。
身で膜の厚さ方向に隔てられているため、一般に、電流
値が小さく、このＴＰＴを第１図（ａ）に示すデイスプ
レィの画素部分に用いれば、約３ Ｘ １０”Ａ以下と
いうリーク電流の仕様を十分溝たすため電荷の保持能力
が大きく、デイスプレィの大型化が可能である。逆スタ
ガー構造のＴＰＴは約０，３ｃｍ２／Ｖｓ という小
さなキャリア移動度しか有しないが画素部分のＴＰＴの
キャリア移動度の仕様的０ 、２ ｃｍ２ ／ Ｖ ｓ
以上を満たしている。デイスプレィの大型化にはリ
ーク電流（ｉｔ流像保持能力が重要であるため、このキ
ャリア移動度の小さい点は問題とはならない、一方、第
１図（ｃ）に示すように、コープレーナ構造のＴＰＴは
チャネルとソース及びドレインが一平面上に接している
構造のために、キャリア移動度が約４０ｄ／Ｖｓと大き
く、約３０ｃｍ２／Ｖｓ以上というキャリア移動度の仕
様を満たすため電流駆動能力も大きくとれ、第１図（ａ
）に示す画素駆動用回路をこのＴＰＴで構成してデイス
プレィ基板上に内蔵することが可能である。コープレー
ナ構造のＴＰＴは約１０−”Ａ という大きなリーク
電流を有するが、周辺回路のＴＰＴのリーク電流の仕様
約２Ｘ１０−１１Ａ以下を満たしている０画素駆動用の
回路を構成するには大きな電流駆動能力が重要であるた
めに、このリーク電流が大きい点は問題とはならない。
第２図に示すように、金属−絶縁物−金属（ＭＩＭ）構
造のスイッチング素子は金属−金属間に高電界が印加さ
れたときのみ電流が流れるものであり、オフ電流は小さ
い、従って、スタガー構造ＴＰＴと同様に、大画面デイ
スプレィの画素部を構成することが可能であり、周辺回
路部を第３図に示すようなコープレーナ構造のＴＰＴで
構成すれば、周辺回路内蔵の大型デイスプレィが実現で
きる。
造のスイッチング素子は金属−金属間に高電界が印加さ
れたときのみ電流が流れるものであり、オフ電流は小さ
い、従って、スタガー構造ＴＰＴと同様に、大画面デイ
スプレィの画素部を構成することが可能であり、周辺回
路部を第３図に示すようなコープレーナ構造のＴＰＴで
構成すれば、周辺回路内蔵の大型デイスプレィが実現で
きる。
以下、本発明の一実施例を第１図を用いて説明する。対
角３００−のガラス基板１上にＣｒ２を蒸着して、ホト
工程により画素部逆スタガー構造ＴＰＴの電極及び配線
用パターニングを行う。その後、プラズマＣＶＤ法によ
り窒化膜３とａ −Ｓｉ膜（ｉ層）４を形成する。ａ
−ｓ ｉｓをホト工程により島切りした後、周辺回路部
分のみ波長３．８ｍｍのエキシマレーザを用いてアニー
ルし、多結晶化する。その後、プラズマＣＶＤ法により
ａ −Ｓ ｉ膜（ｎ中層）５，６を形成する。ホト工程
により、ソース及びドレイン領域を形成後、酸化膜７を
常圧ＣＶＤ法により形成する。ホト工程により周辺回路
部コープレーナ構造ＴＰＴのゲート絶縁膜用パターニン
グを行う。次に、信号配線用Ｃｒ８を蒸着した後、ホト
工程でパターニングする。次に、主として周辺回路部Ｔ
ＰＴ配線用のＡｇ３を蒸着した後、ホト工程でパターニ
ングする０次に、透明電極であるＩＴＯＩＯを蒸着しホ
ト工程でパターニングする。最後に、カラーフィルタと
偏光板を備えた他のガラス基板との間に液晶を封入して
デイスプレィが完成する０本デイスプレィは表示部の対
角が１０インチであり、走査線、信号線数共に１２００
本である。また、周辺回路部はマルチプレクサ、インバ
ータ、レベルシック、マトリクススイッチが構成されて
いる。第１図（ａ）はこのようにして得られたデイスプ
レィ基板を示す、ここでは１画素部分１６の他に周辺回
路である走査回路１７と信号回路１８がｌっの基板上に
構成されている様子がわかる。
角３００−のガラス基板１上にＣｒ２を蒸着して、ホト
工程により画素部逆スタガー構造ＴＰＴの電極及び配線
用パターニングを行う。その後、プラズマＣＶＤ法によ
り窒化膜３とａ −Ｓｉ膜（ｉ層）４を形成する。ａ
−ｓ ｉｓをホト工程により島切りした後、周辺回路部
分のみ波長３．８ｍｍのエキシマレーザを用いてアニー
ルし、多結晶化する。その後、プラズマＣＶＤ法により
ａ −Ｓ ｉ膜（ｎ中層）５，６を形成する。ホト工程
により、ソース及びドレイン領域を形成後、酸化膜７を
常圧ＣＶＤ法により形成する。ホト工程により周辺回路
部コープレーナ構造ＴＰＴのゲート絶縁膜用パターニン
グを行う。次に、信号配線用Ｃｒ８を蒸着した後、ホト
工程でパターニングする。次に、主として周辺回路部Ｔ
ＰＴ配線用のＡｇ３を蒸着した後、ホト工程でパターニ
ングする０次に、透明電極であるＩＴＯＩＯを蒸着しホ
ト工程でパターニングする。最後に、カラーフィルタと
偏光板を備えた他のガラス基板との間に液晶を封入して
デイスプレィが完成する０本デイスプレィは表示部の対
角が１０インチであり、走査線、信号線数共に１２００
本である。また、周辺回路部はマルチプレクサ、インバ
ータ、レベルシック、マトリクススイッチが構成されて
いる。第１図（ａ）はこのようにして得られたデイスプ
レィ基板を示す、ここでは１画素部分１６の他に周辺回
路である走査回路１７と信号回路１８がｌっの基板上に
構成されている様子がわかる。
以上によって、画素部分に用いられるＴＰＴの移動度０
、２ （ｃｄ／ Ｖ ｓ ）以上、好マシくは０．３
（ｄ／Ｖｓ）、ｌ、、きい電圧８（Ｖ）以下、リーク電
流３Ｘ１０−１！（Ａ）以下、オン電流ｌＸｌ０’（Ａ
）以上とし、周辺回路として用いられるＴＰＴの移動度
３０ （ｃｍ２／ Ｖ ｓ ）以上、しきい電圧８（ｖ
）以下、リーク電流２ Ｘ １０−１’（Ａ）以下、好
ましくは１×１０−１１（Ａ ）以下、オン電流Ｉ Ｘ
１０’（Ａ）以上とし、高性能の表示装置が構成でき
る。
、２ （ｃｄ／ Ｖ ｓ ）以上、好マシくは０．３
（ｄ／Ｖｓ）、ｌ、、きい電圧８（Ｖ）以下、リーク電
流３Ｘ１０−１！（Ａ）以下、オン電流ｌＸｌ０’（Ａ
）以上とし、周辺回路として用いられるＴＰＴの移動度
３０ （ｃｍ２／ Ｖ ｓ ）以上、しきい電圧８（ｖ
）以下、リーク電流２ Ｘ １０−１’（Ａ）以下、好
ましくは１×１０−１１（Ａ ）以下、オン電流Ｉ Ｘ
１０’（Ａ）以上とし、高性能の表示装置が構成でき
る。
本発明によれば、液晶デイスプレィの大画面化と画素駆
動用周辺回路のデイスプレィ基板への内蔵化が可能とな
る効果がある。
動用周辺回路のデイスプレィ基板への内蔵化が可能とな
る効果がある。
第１図は本発明の一実施例の液晶デイスプレィの平面図
、及びＴＰＴ構造を示す断面図で、第１図（ａ）はデイ
スプレィ基板上の画素部、及び、周辺回路部を示す平面
図、第１図（ｂ）は画素部の逆スタガー構造ＴＰＴ、第
１図（Ｑ）は周辺回路部のコープレーナ構造ＴＰＴ、第
２図は本発明の別の実施例の画素部のＭＩＭの断面構造
、第３図は従来のコープレーナ構造ＴＰＴの断面構造を
示す。 １・・・基板、２・・・Ｃｒ電極、３・・・絶縁膜、４
・・・チャネル領域、５・・・ソース、６・・・ドレイ
ン、７・・・ゲート絶縁膜、８・・・Ｃｒ配線、９・・
・Ａｆｌ配線、１０・・・透明電極（ＩＴＯ）、１１＝
４’ａ、１２−Ｔａｚｏａ、１３・・・絶縁膜、１４・
・・Ｃｒ、１５・・・パシベーション膜、１６・・・画
素部、１７・・・走査側回路、１８・・・第１図 （ａ） 第１図 （ｂ） 第 図 第 図
、及びＴＰＴ構造を示す断面図で、第１図（ａ）はデイ
スプレィ基板上の画素部、及び、周辺回路部を示す平面
図、第１図（ｂ）は画素部の逆スタガー構造ＴＰＴ、第
１図（Ｑ）は周辺回路部のコープレーナ構造ＴＰＴ、第
２図は本発明の別の実施例の画素部のＭＩＭの断面構造
、第３図は従来のコープレーナ構造ＴＰＴの断面構造を
示す。 １・・・基板、２・・・Ｃｒ電極、３・・・絶縁膜、４
・・・チャネル領域、５・・・ソース、６・・・ドレイ
ン、７・・・ゲート絶縁膜、８・・・Ｃｒ配線、９・・
・Ａｆｌ配線、１０・・・透明電極（ＩＴＯ）、１１＝
４’ａ、１２−Ｔａｚｏａ、１３・・・絶縁膜、１４・
・・Ｃｒ、１５・・・パシベーション膜、１６・・・画
素部、１７・・・走査側回路、１８・・・第１図 （ａ） 第１図 （ｂ） 第 図 第 図
Claims (1)
- 【特許請求の範囲】 １、絶縁性基板と該基板上に形成された半導体層とを有
する表示装置において、画素部をスタガー構造の薄膜ト
ランジスタまたは金属−絶縁物−金属（ＭＩＭ）構造の
スイッチング素子で、周辺回路部をコープレーナ構造の
薄膜トランジスタで構成することを特徴とした薄膜半導
体表示装置。 ２、画素部をアモルファスシリコンによるスタガー構造
の薄膜トランジスタで、周辺回路部を多結晶シリコンに
よるコープレーナ構造の薄膜トランジスタで構成するこ
とを特徴とした薄膜半導体表示装置。 ３、絶縁性基板と該基板上に形成された半導体層とを有
する表示装置において、画素部の薄膜トランジスタのリ
ーク電流を周辺回路の薄膜トランジスタのリーク電流よ
り小さくし、かつ後者のキャリア移動度を前者のキャリ
ア移動度より大きくしたことを特徴とした薄膜半導体表
示装置。 ４、画素部および周辺回路部が設けられた絶縁基板を具
備し、画素部に用いる薄膜トランジスタのリーク電流を
３×１０＾−＾１＾２Ａ以下とし、周辺回路部に用いる
薄膜トランジスタの移動度を３０ｃｍ＾２／Ｖｓ以上と
したことを特徴とした薄膜半導体表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1221495A JPH0385529A (ja) | 1989-08-30 | 1989-08-30 | 薄膜半導体表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1221495A JPH0385529A (ja) | 1989-08-30 | 1989-08-30 | 薄膜半導体表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0385529A true JPH0385529A (ja) | 1991-04-10 |
Family
ID=16767607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1221495A Pending JPH0385529A (ja) | 1989-08-30 | 1989-08-30 | 薄膜半導体表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0385529A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0611738A (ja) * | 1992-03-20 | 1994-01-21 | Philips Gloeilampenfab:Nv | 電子装置の製造方法 |
| JPH0695071A (ja) * | 1992-09-09 | 1994-04-08 | Toshiba Corp | 液晶表示装置 |
| JPH0792500A (ja) * | 1993-06-29 | 1995-04-07 | Toshiba Corp | 半導体装置 |
| KR100262402B1 (ko) * | 1997-04-18 | 2000-08-01 | 김영환 | 박막 트랜지스터 액정표시소자 및 그의 제조방법 |
| KR100265751B1 (ko) * | 1992-09-07 | 2000-09-15 | 윤종용 | 액정표시장치 및 그 제조방법 |
-
1989
- 1989-08-30 JP JP1221495A patent/JPH0385529A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0611738A (ja) * | 1992-03-20 | 1994-01-21 | Philips Gloeilampenfab:Nv | 電子装置の製造方法 |
| KR100265751B1 (ko) * | 1992-09-07 | 2000-09-15 | 윤종용 | 액정표시장치 및 그 제조방법 |
| JPH0695071A (ja) * | 1992-09-09 | 1994-04-08 | Toshiba Corp | 液晶表示装置 |
| JPH0792500A (ja) * | 1993-06-29 | 1995-04-07 | Toshiba Corp | 半導体装置 |
| KR100262402B1 (ko) * | 1997-04-18 | 2000-08-01 | 김영환 | 박막 트랜지스터 액정표시소자 및 그의 제조방법 |
| US6191835B1 (en) | 1997-04-18 | 2001-02-20 | Hyundai Electronics Industries Co., Ltd. | Thin film transistor liquid crystal display and method for manufacturing the same |
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