JPH0233172B2 - - Google Patents
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- JPH0233172B2 JPH0233172B2 JP57179546A JP17954682A JPH0233172B2 JP H0233172 B2 JPH0233172 B2 JP H0233172B2 JP 57179546 A JP57179546 A JP 57179546A JP 17954682 A JP17954682 A JP 17954682A JP H0233172 B2 JPH0233172 B2 JP H0233172B2
- Authority
- JP
- Japan
- Prior art keywords
- shift
- bits
- bytes
- output
- exclusive
- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
Description
【発明の詳細な説明】
(1) 発明の属する技術分野の説明
本発明はチエツク機能を有するシフト回路に関
するものである。
するものである。
(2) 従来技術の説明
従来、この種のシフト回路は、入力データのビ
ツト配列と、入力データの任意のビツト位置から
取り出した出力データのビツト配列との間に規則
的な関係がなく、一般に回路のチエツク手段とし
て使われるパリテイチエツクの手法が取れないた
めに、回路を二重化してチエツクするかまたはチ
エツク手段をまつたく取らないかしている。
ツト配列と、入力データの任意のビツト位置から
取り出した出力データのビツト配列との間に規則
的な関係がなく、一般に回路のチエツク手段とし
て使われるパリテイチエツクの手法が取れないた
めに、回路を二重化してチエツクするかまたはチ
エツク手段をまつたく取らないかしている。
従つて、チエツク手段を取らないシフト回路は
信頼性に欠け、また回路を二重化したシフト回路
はチエツク用の金物量が大きすぎる欠点があつ
た。
信頼性に欠け、また回路を二重化したシフト回路
はチエツク用の金物量が大きすぎる欠点があつ
た。
(3) 発明の目的の説明
本発明は従来の技術に内在する上記欠点を解消
する為になされたものであり、従つて本発明の目
的は、小量の金物量でチエツク機能を実現できる
新規なシフト回路を提供することにある。
する為になされたものであり、従つて本発明の目
的は、小量の金物量でチエツク機能を実現できる
新規なシフト回路を提供することにある。
(4) 発明の構成
上記目的を達成する為に、本発明に係るシフト
回路は、入力される全パリテイビツトの排他的論
理和をとる第１の論理手段と、シフトビツト数の
下位３ビツトで示される数ｒとシフトビツト数か
らこの下位３ビツトを除いた上位のビツトで示さ
れる数ｑを出力するシフトビツト数出力手段と、
入力データをｑバイトシフトして（ｍ＋１）バイ
トのデータを取り出す第１のシフト手段と、この
第１のシフト手段の（ｍ＋１）バイトの出力デー
タをｒビツトだけ回転シフトしてシフト結果のｍ
バイトと残りの１バイトに分離して出力する第２
のシフト手段と、この結果のｍバイトの排他的論
理和をとる第２の論理手段と、この残りの１バイ
トの排他的論理和をとる第３の論理手段と、ｎバ
イトの入力データに対応するｎビツトのパリテイ
ビツトを入力としてｑビツトのシフトを行い前記
第１のシフト手段から出力される（ｍ＋１）バイ
トのデータに対応する（ｍ＋１）ビツトのパリテ
イビツトを除いた（ｎ−ｍ−１）ビツトのパリテ
イビツトを出力する第３のシフト手段と、この第
３のシフト手段の出力の排他的論理和をとる第４
の論理手段と、前記第１、第２、第３及び第４の
論理手段の出力の排他的論理和の結果から動作の
正常性を判断するチエツク手段とを備えて構成さ
れるものである。
回路は、入力される全パリテイビツトの排他的論
理和をとる第１の論理手段と、シフトビツト数の
下位３ビツトで示される数ｒとシフトビツト数か
らこの下位３ビツトを除いた上位のビツトで示さ
れる数ｑを出力するシフトビツト数出力手段と、
入力データをｑバイトシフトして（ｍ＋１）バイ
トのデータを取り出す第１のシフト手段と、この
第１のシフト手段の（ｍ＋１）バイトの出力デー
タをｒビツトだけ回転シフトしてシフト結果のｍ
バイトと残りの１バイトに分離して出力する第２
のシフト手段と、この結果のｍバイトの排他的論
理和をとる第２の論理手段と、この残りの１バイ
トの排他的論理和をとる第３の論理手段と、ｎバ
イトの入力データに対応するｎビツトのパリテイ
ビツトを入力としてｑビツトのシフトを行い前記
第１のシフト手段から出力される（ｍ＋１）バイ
トのデータに対応する（ｍ＋１）ビツトのパリテ
イビツトを除いた（ｎ−ｍ−１）ビツトのパリテ
イビツトを出力する第３のシフト手段と、この第
３のシフト手段の出力の排他的論理和をとる第４
の論理手段と、前記第１、第２、第３及び第４の
論理手段の出力の排他的論理和の結果から動作の
正常性を判断するチエツク手段とを備えて構成さ
れるものである。
(5) 発明の実施例の説明
次に本発明をその好ましい一実施例について図
面を参照して詳細に説明する。
面を参照して詳細に説明する。
第１図は本発明に係るシフト回路の一実施例を
示すブロツク構成図である。図において、本発明
の一実施例は、シフトビツト数格納レジスタ１
と、シフト部２と、Ａ検出部３と、Ｂ検出部４
と、Ｃ検出部５と、判断部６とから構成される。
示すブロツク構成図である。図において、本発明
の一実施例は、シフトビツト数格納レジスタ１
と、シフト部２と、Ａ検出部３と、Ｂ検出部４
と、Ｃ検出部５と、判断部６とから構成される。
シフトビツト数格納レジスタ１は６ビツトのレ
ジスタであり、シフト部２でシフト可能な０〜63
ビツトの値を示す。
ジスタであり、シフト部２でシフト可能な０〜63
ビツトの値を示す。
シフト部２は、入力が16バイト128ビツト、出
力が８バイト64ビツトの左シフト部専門のシフタ
である。シフトビツト数が０の場合、入力データ
のビツト０からビツト63を出力し、シフトビツト
数が最大63の場合、入力データのビツト63からビ
ツト126を出力する。
力が８バイト64ビツトの左シフト部専門のシフタ
である。シフトビツト数が０の場合、入力データ
のビツト０からビツト63を出力し、シフトビツト
数が最大63の場合、入力データのビツト63からビ
ツト126を出力する。
Ａ検出部３は、シフト部２へ入力する128ビツ
トのデータの排他的論理和を取り、その結果を判
断部６へ送る。
トのデータの排他的論理和を取り、その結果を判
断部６へ送る。
Ｂ検出部４は、シフト部２から出力する64ビツ
トのデータの排他的論理和を取り、その結果を判
断部６へ送る。
トのデータの排他的論理和を取り、その結果を判
断部６へ送る。
Ｃ検出部５は、シフト部２へ入力する128ビツ
トのデータの内の出力される64ビツトを除いた部
分の排他的論理和を取り、その結果を判断部６へ
送る。
トのデータの内の出力される64ビツトを除いた部
分の排他的論理和を取り、その結果を判断部６へ
送る。
判断部６は、シフト部２での動作が正常である
ならばシフト部２へ入力する128ビツトのデータ
は必ずＢ検出部４あるいはＣ検出部５のどちらか
一方で検出されると仮定して、Ａ検出部３、Ｂ検
出部４、Ｃ検出部５からの出力から動作の正常性
を判定する。
ならばシフト部２へ入力する128ビツトのデータ
は必ずＢ検出部４あるいはＣ検出部５のどちらか
一方で検出されると仮定して、Ａ検出部３、Ｂ検
出部４、Ｃ検出部５からの出力から動作の正常性
を判定する。
第２図はシフト部２の具体的な回路構成図であ
る。
る。
シフト部２は16個のシフト回路素子７で構成さ
れる。このシフト回路素子７は16ビツト入力９ビ
ツト出力であり、３ビツトのシフトビツト数指示
によつて０ビツトから７ビツトの左シフトが可能
である。この素子を使つて二段構成で０から63ビ
ツトのシフトを行う。一段目では８のｎ倍（ｎ＝
０〜７）ビツトのシフト即ちバイト単位のシフト
を行い、二段目では０から７ビツトのシフトを行
う。
れる。このシフト回路素子７は16ビツト入力９ビ
ツト出力であり、３ビツトのシフトビツト数指示
によつて０ビツトから７ビツトの左シフトが可能
である。この素子を使つて二段構成で０から63ビ
ツトのシフトを行う。一段目では８のｎ倍（ｎ＝
０〜７）ビツトのシフト即ちバイト単位のシフト
を行い、二段目では０から７ビツトのシフトを行
う。
バイト単位のシフトを行うために、一段目では
素子上の１ビツトシフトが入力データの８ビツト
シフトになる様、入力データをビツト０、８、16
…の順でシフト回路素子に入力される。このバイ
ト単位のシフトにより、入力データの16バイト中
の、シフトビツト数格納レジスタ１の上位３ビツ
トで示されるバイト位置からの９バイトを出力デ
ータとなるビツトを含むバイトとして選択する。
このことは、これ以外の７バイトは、入力データ
の内の出力されない部分であることを示す。二段
目では入力する９バイト72ビツトの中から、シフ
トビツト数格納レジスタ１の下位３ビツトで示さ
れるビツト位置からの64ビツトを出力データとし
て選択する。この時、二段目に入力する72ビツト
のMSBとLSBを連結することにより、二段目の
出力のビツト64〜71に、出力入力データとならな
い入力データビツトを８ビツト出力させることが
できる。
素子上の１ビツトシフトが入力データの８ビツト
シフトになる様、入力データをビツト０、８、16
…の順でシフト回路素子に入力される。このバイ
ト単位のシフトにより、入力データの16バイト中
の、シフトビツト数格納レジスタ１の上位３ビツ
トで示されるバイト位置からの９バイトを出力デ
ータとなるビツトを含むバイトとして選択する。
このことは、これ以外の７バイトは、入力データ
の内の出力されない部分であることを示す。二段
目では入力する９バイト72ビツトの中から、シフ
トビツト数格納レジスタ１の下位３ビツトで示さ
れるビツト位置からの64ビツトを出力データとし
て選択する。この時、二段目に入力する72ビツト
のMSBとLSBを連結することにより、二段目の
出力のビツト64〜71に、出力入力データとならな
い入力データビツトを８ビツト出力させることが
できる。
第３図はＡ検出部３とＢ検出部４とＣ検出部５
と判断部６の具体的な回路である。
と判断部６の具体的な回路である。
Ａ検出部３は、入力データの奇数パリテイビツ
トを反転する16個のインバータ９と、反転した16
ビツトの奇数パリテイビツトの排他的論理和を取
る３個の８入力排他的論理和回路素子８とから構
成される。反転した奇数パリテイビツトは８ビツ
トのデータの排他的論理和を取るのに等しく、反
転した16ビツトの奇数パリテイビツトの排他的論
理和を取つた出力は、入力データ128ビツトの排
他的論理和を取つた出力となる。
トを反転する16個のインバータ９と、反転した16
ビツトの奇数パリテイビツトの排他的論理和を取
る３個の８入力排他的論理和回路素子８とから構
成される。反転した奇数パリテイビツトは８ビツ
トのデータの排他的論理和を取るのに等しく、反
転した16ビツトの奇数パリテイビツトの排他的論
理和を取つた出力は、入力データ128ビツトの排
他的論理和を取つた出力となる。
Ｂ検出部４は、64ビツトの出力データの排他的
論理和を取る９個の８入力排他的論理和回路素子
８から構成される。この内の８個の排他的論理和
回路素子８は、各バイト毎の排他的論理和を取
り、その出力をパリテイビツトとして使うこと
で、シフト回路チエツク手段の金物量から除外で
きる。
論理和を取る９個の８入力排他的論理和回路素子
８から構成される。この内の８個の排他的論理和
回路素子８は、各バイト毎の排他的論理和を取
り、その出力をパリテイビツトとして使うこと
で、シフト回路チエツク手段の金物量から除外で
きる。
Ｃ検出部５は、検出部３で作つた16ビツトの反
転した奇数パリテイビツトを入力し７ビツトを出
力するシフト回路素子７と、その出力の７ビツト
と第２図で示したシフト回路の二段目出力のビツ
ト64〜71の８ビツトとの排他的論理和を取る３個
の８入力排他的論理和回路素子８とから構成され
る。シフト回路素子７は、第４図で示す通り、入
力データのビツト９〜15、０、１〜８の順で反転
した奇数パリテイビツトを入力し、シフトビツト
数格納レジスタ１の上位３ビツトで示すビツト数
だけシフトして出力ビツト０〜６の７ビツトに入
力ビツトを出力する。この出力はシフトビツト数
が０の時にはバイト９〜15の反転した奇数パリテ
イビツト、シフトビツト数が最大の７の時にはバ
イト０〜６の反転した奇数パリテイビツトとな
る。これは、第２図で示したシフト回路の一段目
出力で出力されないバイト、即ち、入力データの
内の出力されない８バイト中の７バイトである。
シフト回路の二段目出力のバイト64〜71は一段目
出力の９バイト中の出力されない８ビツトであ
り、このビツトと前記シフト回路素子７の出力の
７ビツトと排他的論理和を取ることは、シフト部
２へ入力する128ビツトのデータの内の出力され
ない64ビツトのデータの排他的論理和を取ること
である。
転した奇数パリテイビツトを入力し７ビツトを出
力するシフト回路素子７と、その出力の７ビツト
と第２図で示したシフト回路の二段目出力のビツ
ト64〜71の８ビツトとの排他的論理和を取る３個
の８入力排他的論理和回路素子８とから構成され
る。シフト回路素子７は、第４図で示す通り、入
力データのビツト９〜15、０、１〜８の順で反転
した奇数パリテイビツトを入力し、シフトビツト
数格納レジスタ１の上位３ビツトで示すビツト数
だけシフトして出力ビツト０〜６の７ビツトに入
力ビツトを出力する。この出力はシフトビツト数
が０の時にはバイト９〜15の反転した奇数パリテ
イビツト、シフトビツト数が最大の７の時にはバ
イト０〜６の反転した奇数パリテイビツトとな
る。これは、第２図で示したシフト回路の一段目
出力で出力されないバイト、即ち、入力データの
内の出力されない８バイト中の７バイトである。
シフト回路の二段目出力のバイト64〜71は一段目
出力の９バイト中の出力されない８ビツトであ
り、このビツトと前記シフト回路素子７の出力の
７ビツトと排他的論理和を取ることは、シフト部
２へ入力する128ビツトのデータの内の出力され
ない64ビツトのデータの排他的論理和を取ること
である。
判断部６は、Ａ検出部３の出力と、Ｂ検出部４
の出力と、Ｃ検出部５の出力との排他的論理和を
取る８入力排他的論理和回路素子８で構成され
る。
の出力と、Ｃ検出部５の出力との排他的論理和を
取る８入力排他的論理和回路素子８で構成され
る。
シフト部２での動作が正常であるか否かの判定
の基準として、正常であるならば入力する128ビ
ツトのデータは必ずＢ検出部４あるいはＣ検出部
５のどちらか一方で検出されると仮定しているの
で、この３入力の排他的論理和を取る判断部６の
出力は、動作が正常であれば論理“０”となる。
の基準として、正常であるならば入力する128ビ
ツトのデータは必ずＢ検出部４あるいはＣ検出部
５のどちらか一方で検出されると仮定しているの
で、この３入力の排他的論理和を取る判断部６の
出力は、動作が正常であれば論理“０”となる。
(6) 発明の効果の説明
本発明には、以上説明したように、シフト回路
の入力データの排他的論理和の結果と、シフト回
路の出力データの排他的論理和の結果と、シフト
回路への入力データの内の出力データとならない
部分の排他的論理和の結果からシフト回路のチエ
ツクを行うことにより、シフト回路のチエツクを
少ない金物量でできるという効果がある。
の入力データの排他的論理和の結果と、シフト回
路の出力データの排他的論理和の結果と、シフト
回路への入力データの内の出力データとならない
部分の排他的論理和の結果からシフト回路のチエ
ツクを行うことにより、シフト回路のチエツクを
少ない金物量でできるという効果がある。
第１図は本発明の一実施例を示すブロツク構成
図、第２図は第１図に示したシフト部の回路図、
第３図は第１図に示したＡ検出部とＢ検出部とＣ
検出部と判断部の回路図、第４図は第３図に示し
たシフト回路素子の入力データと出力データのビ
ツト配列図である。 １……シフトビツト数格納レジスタ、２……シ
フト部、３……Ａ検出部、４……Ｂ検出部、５…
…Ｃ検出部、６……判断部、７……シフト回路素
子、８……排他的論理和回路素子、９……インバ
ータ。
図、第２図は第１図に示したシフト部の回路図、
第３図は第１図に示したＡ検出部とＢ検出部とＣ
検出部と判断部の回路図、第４図は第３図に示し
たシフト回路素子の入力データと出力データのビ
ツト配列図である。 １……シフトビツト数格納レジスタ、２……シ
フト部、３……Ａ検出部、４……Ｂ検出部、５…
…Ｃ検出部、６……判断部、７……シフト回路素
子、８……排他的論理和回路素子、９……インバ
ータ。
Claims (1)
- １ ｎ（ｎ≧３）バイトからなる入力データと
各々のバイトに対して付加されたｎビツトのパリ
テイビツトを入力とし任意のビツト位置から始ま
るｍ（ｍ≦ｎ−２）バイトのデータを取り出すこ
とを目的とするシフト回路であつて、入力される
全パリテイビツトの排他的論理和をとる第１の論
理手段と、シフトビツト数の下位３ビツトで示さ
れる数ｒとシフトビツト数からこの下位３ビツト
を除いた上位のビツトで示される数ｑを出力する
シフトビツト数出力手段と、入力データをｑバイ
トシフトして（ｍ＋１）バイトのデータを取り出
す第１のシフト手段と、この第１のシフト手段の
（ｍ＋１）バイトの出力データをｒビツトだけ回
転シフトしてシフト結果のｍバイトと残りの１バ
イトに分離して出力する第２のシフト手段と、こ
の結果のｍバイトの排他的論理和をとる第２の論
理手段と、この残りの１バイトの排他的論理和を
とる第３の論理手段と、ｎバイトの入力データに
対応するｎビツトのパリテイビツトを入力として
ｑビツトのシフトを行い前記第１のシフト手段か
ら出力される（ｍ＋１）バイトのデータに対応す
る（ｍ＋１）ビツトのパリテイビツトを除いた
（ｎ−ｍ−１）ビツトのパリテイビツトを出力す
る第３のシフト手段と、この第３のシフト手段の
出力の排他的論理和をとる第４の論理手段と、前
記第１、第２、第３及び第４の論理手段の出力の
排他的論理和の結果から動作の正常性を判断する
チエツク手段とを有することを特徴とするシフト
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57179546A JPS5968057A (ja) | 1982-10-12 | 1982-10-12 | シフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57179546A JPS5968057A (ja) | 1982-10-12 | 1982-10-12 | シフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5968057A JPS5968057A (ja) | 1984-04-17 |
| JPH0233172B2 true JPH0233172B2 (ja) | 1990-07-25 |
Family
ID=16067634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57179546A Granted JPS5968057A (ja) | 1982-10-12 | 1982-10-12 | シフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5968057A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63259732A (ja) * | 1987-04-16 | 1988-10-26 | Nec Corp | シフト演算回路 |
-
1982
- 1982-10-12 JP JP57179546A patent/JPS5968057A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5968057A (ja) | 1984-04-17 |
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