JPS5968057A - シフト回路 - Google Patents
シフト回路Info
- Publication number
- JPS5968057A JPS5968057A JP57179546A JP17954682A JPS5968057A JP S5968057 A JPS5968057 A JP S5968057A JP 57179546 A JP57179546 A JP 57179546A JP 17954682 A JP17954682 A JP 17954682A JP S5968057 A JPS5968057 A JP S5968057A
- Authority
- JP
- Japan
- Prior art keywords
- shift
- bits
- output
- bit
- exclusive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の属する技術分野の説明本発明はチェッ
ク機能を有するシフト回路に関するものである。
ク機能を有するシフト回路に関するものである。
（２） 従来技術の説明
従来、この種のシフト回路は、入力データのビット配列
と、入力データの任意のビット位置から取シ出した出力
データのビット配列との間に規則的な関係がなく、一般
に回路のチェック手段として使われるハリティチェック
の手法が取れないために、回路を二重化してチェックす
るかまたはチェック手段をまったく取らないかしている
。
と、入力データの任意のビット位置から取シ出した出力
データのビット配列との間に規則的な関係がなく、一般
に回路のチェック手段として使われるハリティチェック
の手法が取れないために、回路を二重化してチェックす
るかまたはチェック手段をまったく取らないかしている
。
従って、チェック手段を取らないシフト回路は信頼性に
欠け、また回路を二重化したシフト回路はチェック用の
金物量が大きすぎる欠点があった。
欠け、また回路を二重化したシフト回路はチェック用の
金物量が大きすぎる欠点があった。
（３） 発明の詳細な説明
本発明は従来の技術に内在する上記欠点を解消する為に
なされたものであシ、従って本発明の目的は、小量の金
物量でチェック機能を実現できる新規なシフト回路を提
供することにある。
なされたものであシ、従って本発明の目的は、小量の金
物量でチェック機能を実現できる新規なシフト回路を提
供することにある。
（４） 発明の構成
上記目的を達成する為に、本発明に係るシフト回路は、
入力データの全ビットの排他的論理和を取る手段と、出
力データの全ビットの排他的論理和を取る手段と、入力
データの内の出力として取シ出されない部分の全ビット
の排他的論理和を取る手段と、入力データの全ビットの
排他的論理和および出力データの全ビットの排他的論理
和および入力データの内の出力として取り出されない部
分の全ビットの排他的論理和とから動作の正常性を判断
する手段とにより構成されるチェック手段を備えて構成
されるものである。
入力データの全ビットの排他的論理和を取る手段と、出
力データの全ビットの排他的論理和を取る手段と、入力
データの内の出力として取シ出されない部分の全ビット
の排他的論理和を取る手段と、入力データの全ビットの
排他的論理和および出力データの全ビットの排他的論理
和および入力データの内の出力として取り出されない部
分の全ビットの排他的論理和とから動作の正常性を判断
する手段とにより構成されるチェック手段を備えて構成
されるものである。
（５） 発明の詳細な説明
次に本発明をその好ましい一実施例について図面を参照
して詳細に説明する。
して詳細に説明する。
第１図は本発明に係るシフト回路の一実施例を示すブロ
ック構成図である。図において、本発明の一実施例は、
シフトビット数格納レジスタ１と、シフト部２と、Ａ検
出部３と、Ｂ検出部４と、Ｃ検出部５と、判断部６とか
ら構成される。
ック構成図である。図において、本発明の一実施例は、
シフトビット数格納レジスタ１と、シフト部２と、Ａ検
出部３と、Ｂ検出部４と、Ｃ検出部５と、判断部６とか
ら構成される。
シフトビット数格納レジスタ１は６ビツトのレジスタで
あり、シフト部２でシフト可能な０〜６３ビツトの値を
示す。
あり、シフト部２でシフト可能な０〜６３ビツトの値を
示す。
シフト部２は、入力が１６バイト１２８ピツト、出力が
８バイト６４ビツトの左シフト専門のシフタである。シ
フトビット数が０の場合、入力データのビット０からビ
ット６３を出力し、シフトビット数が最大の６３の場合
、入力データのビット６３からビット１２６を出力する
。
８バイト６４ビツトの左シフト専門のシフタである。シ
フトビット数が０の場合、入力データのビット０からビ
ット６３を出力し、シフトビット数が最大の６３の場合
、入力データのビット６３からビット１２６を出力する
。
Ａ検出部３は、シフト部２へ入力する１２８ビツトのデ
ータの排他的論理和を取シ、その結果を判断部６へ送る
。
ータの排他的論理和を取シ、その結果を判断部６へ送る
。
Ｂ検出部４は、シフト部２から出力する６４ビツトのデ
ータの排他的論理和金取り、その結果を判断部６へ送る
。
ータの排他的論理和金取り、その結果を判断部６へ送る
。
Ｃ検出部５は、シフト部２へ入力する１２８ビツトのデ
ータの内の出力される６４ビツトを除いた部分の排他的
論理和を取り、その結果を判断部６へ送る。
ータの内の出力される６４ビツトを除いた部分の排他的
論理和を取り、その結果を判断部６へ送る。
判断部６は、シフト部２での動作が正常であるならばシ
フト部２へ入力する１２８ビツトのデータは必ずＢ検出
部４あるいはＣ検出部５のどちらか一力で検出されると
仮定して、Ａ検出部３、Ｂ検出部４、Ｃ検出部５からの
出力から動作の正常性を判定する。
フト部２へ入力する１２８ビツトのデータは必ずＢ検出
部４あるいはＣ検出部５のどちらか一力で検出されると
仮定して、Ａ検出部３、Ｂ検出部４、Ｃ検出部５からの
出力から動作の正常性を判定する。
第２図はシフト部２の具体的な回路構成図である。
シフト部２は１６個のシフト回路素子７で構成される。
このシフト回路素子７は１６ビツト入力９ビツト出力で
あり、３ビツトのシフトビット数指示によってＯビット
から７ビツトの左シフトが可能である。この素子を使っ
て二段構成で０から６３ピツトのシフトを行う。一段目
では８めｎ倍（ｎ＝０〜７）ビットのシフト即ちバイト
単位のシフトを行い、二段目では０から７ビツトのシフ
トを行う。
あり、３ビツトのシフトビット数指示によってＯビット
から７ビツトの左シフトが可能である。この素子を使っ
て二段構成で０から６３ピツトのシフトを行う。一段目
では８めｎ倍（ｎ＝０〜７）ビットのシフト即ちバイト
単位のシフトを行い、二段目では０から７ビツトのシフ
トを行う。
バイト単位のシフトを行うために、一段目では素子上の
１ビツトシフトが入力データの８ビツトシフトになる様
、入力データをピント０．８．１６−、。
１ビツトシフトが入力データの８ビツトシフトになる様
、入力データをピント０．８．１６−、。
＠＠＠６＠の順でシフト回路素子に入力される。このバ
イト単位のシフトにより、入力データの１６バイト中の
、シフトビット数格納レジスタ１の上位３ビツトで示さ
れるバイト位置からの９バイトを出力データとなるビッ
トを含むバイトとして選択する。
イト単位のシフトにより、入力データの１６バイト中の
、シフトビット数格納レジスタ１の上位３ビツトで示さ
れるバイト位置からの９バイトを出力データとなるビッ
トを含むバイトとして選択する。
このことは、これ以外の７バイトは、入力データの内の
出力されない部分であることを示す。二段目゛では入力
する９バイト７２ビツトの中から、シフトビット数格納
レジスタ１の下位３ビツトで示されるビット位置からの
６４ビツトを出力データとして選択する。この時、二段
目に入力する７２ビツトのＭＳＢとＬ８Ｂを連結するこ
とにより、二段目の出力のビット６４〜７１に、出力デ
ータとならない入力データビットを８ビツト出力させる
ことができる。
出力されない部分であることを示す。二段目゛では入力
する９バイト７２ビツトの中から、シフトビット数格納
レジスタ１の下位３ビツトで示されるビット位置からの
６４ビツトを出力データとして選択する。この時、二段
目に入力する７２ビツトのＭＳＢとＬ８Ｂを連結するこ
とにより、二段目の出力のビット６４〜７１に、出力デ
ータとならない入力データビットを８ビツト出力させる
ことができる。
９８３図はＡ検出部３とＢ検出部４とＣ検出部５と判断
部６の具体的な回路である。
部６の具体的な回路である。
Ａ検出部３は、入力データの奇数パリティピントを反転
する１６１１ｄのインバータ９と、反転した１６ビツト
の奇数ハリティビットの排他的論理和を取る３個の８人
力排他的論理和回路素子８とから構成される。反転した
奇数パリティビットは８ビツトのデータの排他的論理和
を取るのに等しく、反転した１６ビツトの奇数パリティ
ビットの排他的論理和を取った出力は、入力データ１２
８ビツトの排他的論理和を取った出力となる。
する１６１１ｄのインバータ９と、反転した１６ビツト
の奇数ハリティビットの排他的論理和を取る３個の８人
力排他的論理和回路素子８とから構成される。反転した
奇数パリティビットは８ビツトのデータの排他的論理和
を取るのに等しく、反転した１６ビツトの奇数パリティ
ビットの排他的論理和を取った出力は、入力データ１２
８ビツトの排他的論理和を取った出力となる。
Ｂ検出部４は、６４ビツトの出力データの排他的論理和
を取る９個の８人力排他的論理和回路素子８から構成さ
れる。この内の８個の排他的論理和回路素子８は、各バ
イト毎の排他的論理和を取シ、その出力をパリティビッ
トとしても使うととで、シフト回路チェック手段の金物
量から除外できる。
を取る９個の８人力排他的論理和回路素子８から構成さ
れる。この内の８個の排他的論理和回路素子８は、各バ
イト毎の排他的論理和を取シ、その出力をパリティビッ
トとしても使うととで、シフト回路チェック手段の金物
量から除外できる。
Ｃ検出部５は、検出部３で作った１６ビツトの反転した
奇数パリティビットを入力し７ビツトを出力するシフト
回路素子７と、その出力の７ビツトと第２図で示したシ
フト回路の二段目出力のビット６４〜７１の８ビツトと
の排他的論理和を取る３ １［ｆｆｉの８人力排他的論
理和回路素子８とから構成される。シフト回路素子７は
、第４図で示す通り、入力データのバイト９〜１５．０
．１〜８の順で反転した奇数パリティビットを入力し、
シフトビット数格納レジスタ１の上位３ビツトで示すビ
ット数だけシフトして、出力ビット０〜６の７ビツトに
入力ビットを出力する。この出力はシフトビット数が０
０時にはバイト９〜１５の反転した奇数パリティビット
、シフトビット数が最大の７の時にはバイトθ〜６の反
転した奇数パリティビットとなる。これは、第２図で示
したシフト回路の一段目出力で出力されないバイト、即
ち、入力データの内の出力されない８バイト中の７バイ
トである。
奇数パリティビットを入力し７ビツトを出力するシフト
回路素子７と、その出力の７ビツトと第２図で示したシ
フト回路の二段目出力のビット６４〜７１の８ビツトと
の排他的論理和を取る３ １［ｆｆｉの８人力排他的論
理和回路素子８とから構成される。シフト回路素子７は
、第４図で示す通り、入力データのバイト９〜１５．０
．１〜８の順で反転した奇数パリティビットを入力し、
シフトビット数格納レジスタ１の上位３ビツトで示すビ
ット数だけシフトして、出力ビット０〜６の７ビツトに
入力ビットを出力する。この出力はシフトビット数が０
０時にはバイト９〜１５の反転した奇数パリティビット
、シフトビット数が最大の７の時にはバイトθ〜６の反
転した奇数パリティビットとなる。これは、第２図で示
したシフト回路の一段目出力で出力されないバイト、即
ち、入力データの内の出力されない８バイト中の７バイ
トである。
シフト回路の二段目出力のビット６４〜７１は一段目出
力の９バイト中の出力されない８ビツトであシ、このビ
ットと前記シフト回路素子７の出力の７ビツトとの排他
的論理和を取ることは、シフト部２へ入力する１２８ビ
ツトのデータの内の出力されない６４ピツトのデータの
排他的論理和を取ることである。
力の９バイト中の出力されない８ビツトであシ、このビ
ットと前記シフト回路素子７の出力の７ビツトとの排他
的論理和を取ることは、シフト部２へ入力する１２８ビ
ツトのデータの内の出力されない６４ピツトのデータの
排他的論理和を取ることである。
判断部６は、Ａ検出部３の出力と、Ｂ検出部４の出力と
、Ｃ検出部５の出力との排他的論理和を取る８人力排他
的論理和回路素子８で構成される。
、Ｃ検出部５の出力との排他的論理和を取る８人力排他
的論理和回路素子８で構成される。
シフト部２での動作が正常であるか否かの判定の基準と
して、正常であるならば入力する１２８ビツトのデータ
は必ずＢ検出部４あるいはＣ検出部５のどちらか一方で
検出されると仮定しているので、この３人力の排他的論
理和を取る判断部６の出力は、動作が正常であれば論理
″０”となる。
して、正常であるならば入力する１２８ビツトのデータ
は必ずＢ検出部４あるいはＣ検出部５のどちらか一方で
検出されると仮定しているので、この３人力の排他的論
理和を取る判断部６の出力は、動作が正常であれば論理
″０”となる。
（６） 発明の詳細な説明
本発明には、以上説明したように、シフト回路の入力デ
ータの排他的論理和の結果と、シフト回路の出力データ
の排他的論理和の結果と、シフト回路への入力データの
内の出力データとならない部分の排他的論理和の結果か
らシフト回路のチェックを行うことにより、シフト回路
のチェックを少ない金物量でできるという効果がある。
ータの排他的論理和の結果と、シフト回路の出力データ
の排他的論理和の結果と、シフト回路への入力データの
内の出力データとならない部分の排他的論理和の結果か
らシフト回路のチェックを行うことにより、シフト回路
のチェックを少ない金物量でできるという効果がある。
第１図は本発明の一実施例を示すブロック構成図、第２
図は第１図に示したシフト部の回路図、第３図は第１図
に示したＡ検出部とＢ検出部とＣ検出部と判断部の回路
図、第４図は第３図に示したシフト回路素子の入力デー
タと出力データのビット配列図である。 １・・・シフトビット数格納レジスタ、２・Ｏ・シフト
部、３−・・Ａ検出部、４・・・Ｂ検出部、５・−・Ｃ
検出部、６・・・判断部、７・・拳シフト回路素子、８
・・・排他的論理和回路素子、９・・・インバータ
図は第１図に示したシフト部の回路図、第３図は第１図
に示したＡ検出部とＢ検出部とＣ検出部と判断部の回路
図、第４図は第３図に示したシフト回路素子の入力デー
タと出力データのビット配列図である。 １・・・シフトビット数格納レジスタ、２・Ｏ・シフト
部、３−・・Ａ検出部、４・・・Ｂ検出部、５・−・Ｃ
検出部、６・・・判断部、７・・拳シフト回路素子、８
・・・排他的論理和回路素子、９・・・インバータ
Claims (1)
- 複数ビット幅の入力データの中の任意のビット位置から
出力データとして入力データのビット幅より小さいビッ
ト幅のデータを取シ出すことを目的とするシフト回路に
おいて、入力データの全ビットの排他的論理和を取る手
段と、出力データの全ビットの排他的論理和を取る手段
と、入力データの内の出力として取り出されない部分の
全ビットの排他的論理和を取る手段と、入力データの全
ビットの排他的論理和および出力データの全ビットの排
他的論理和および入力データの内の出力として取シ出さ
れない部分の全ビットの排他的論理和とから動作の正常
性を判断する手段とを有することを特徴とするシフト回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57179546A JPS5968057A (ja) | 1982-10-12 | 1982-10-12 | シフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57179546A JPS5968057A (ja) | 1982-10-12 | 1982-10-12 | シフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5968057A true JPS5968057A (ja) | 1984-04-17 |
| JPH0233172B2 JPH0233172B2 (ja) | 1990-07-25 |
Family
ID=16067634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57179546A Granted JPS5968057A (ja) | 1982-10-12 | 1982-10-12 | シフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5968057A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63259732A (ja) * | 1987-04-16 | 1988-10-26 | Nec Corp | シフト演算回路 |
-
1982
- 1982-10-12 JP JP57179546A patent/JPS5968057A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63259732A (ja) * | 1987-04-16 | 1988-10-26 | Nec Corp | シフト演算回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0233172B2 (ja) | 1990-07-25 |
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