JPH023355A

JPH023355A - データ直列並列変換装置

Info

Publication number: JPH023355A
Application number: JP63149621A
Authority: JP
Inventors: Jun Yamashita; 純山下
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1988-06-17
Filing date: 1988-06-17
Publication date: 1990-01-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、直列入力データを並列出力データに変換する
データ直列並列変換装置に関するものであり、特に、該
変換装置とデータの受入れ可能速度の小さい機器との接
続を可能にすると共に、該変換装置とデータ入力手段と
の接続可能距離を長くでき、電波ノイズの放出レベルを
低く抑えることができるデータ直列並列変換装置に関す
るものである。

（従来の技術）ノンインパクトで感光体に静電潜像を形成し、該静電潜
像を記録紙に転写するプリンタにおいて、前記感光体上
への光学像の走査を発光ダイオード（Ｌ　Ｅ　Ｄ）によ
って行うようにしたプリンタが開発されている。

第９図は、上記プリンタの構成を表した斜視図である。

同図において、１は静電潜像やトナー豫を形成するため
の感光体で、該感光体１の周囲には、帯電コロＩ・ロン
２、ＬＥＤアレイヘッド３、現像器４、転写コロトロン
５、クリーニング装置６等か配置されている。

ＬＥＤアレイヘッド３は、ＬＥＤ７を感光体１と対向す
る面に１列に多数配設したものであり、各ＬＥＤ７はそ
れぞれの印字ドツトに対応するようになっている。ＬＥ
Ｄアレイヘッド３は、図示しない駆動装置によって各Ｌ
ＥＤ７がそれぞれ独立して点灯制御される。ＬＥＤ７の
点滅動作がライン毎の画情報に対応して順に繰り返され
ると、図示しない収束性ロッドレンズによって収束され
た光の点滅情報か、感光体１に１ラインずつ供給される
。この時、感光体１は矢印１ａの方向に回転している。

その結果として感光体１の表面は副走査方向に移動して
おり、ライン単位でＬＥＤアレイヘット３か駆動される
と、ドラム表面にラスクスキャン方式で静電潜像が形成
されていくことになる。

このようにして形成された静電潜像は、現像器４で現像
されトナー像が作成される。さらに該トナー像は、転写
コロトロン５で記録紙８に転写され、図示しない排出ト
レイ上に排出される。

上述のように、ＬＥＤアレイヘッド３に配置されたＬＥ
Ｄ７は、対応する画情報に応じてライン単位で点灯ある
いは消灯を繰り返す。このため、ＬＥＤアレイヘッド３
の駆動回路には２値の画信号がライン単位で供給される
。

直列的に入力されてきた前記画信号を、分割してＬ　Ｅ
　Ｄアレイヘッド３にセットするための直列並列変換装
置の回路例を第７図に示す。

同図において、シフトレジスタＩＩＡ−１１Ｄは、それ
ぞれ１２８ビットの記憶容量を有している。従って、１
ラインの画情報が該例では５１２ビツトで構成されてい
る。外部からの画信号データは、クロック信号ＱＯに同
期してシフトレジスタＩＩＡに直列的に入力される。シ
フトレジスタ１１Ａのデータは、シフトレジスタＩＩＢ
に入力され、同様に各シフトレジスタのデータは次段の
シフトレジスタに入力される。さらに各シフトレジスタ
１１Ａ〜１１Ｄに蓄積されたデータは、前記ＬＥＤアレ
イヘッド３の各ＬＥＤ７を付勢するための周知の駆動回
路に転送される。

該回路への入力データおよび、該回路からの出力データ
およびクロック信号の関係を第８図のタイムチャートを
参照して説明する。同図において、まず、予定されたビ
ット数のデータ（この例では５１２ビツト）が、クロッ
ク信号ＱＯと同期した転送速度でシフトレジスタＩＩＡ
〜１１Ｄに人力される。該シフトレジスタＩＩＡ−１１
Ｄに蓄積されたデータは、データ入力と同じクロック信
号ＱＯで、各シフトレジスタＩＩＡ〜ＩＩＤから、それ
ぞれ１２８ビットずつのデータが並列的にＬＥＤアレイ
ヘッド３の駆動回路に出力される。

このように、各シフトレジスタＩＩＡ〜１１Ｄに予定さ
れたデータがすべて入力されてから、ＬＥＤアレイヘッ
ド３にデータを出力するようにしているので、外部から
のデータがシフトレジスタ１１Ａ〜ＩＩＤに蓄積されて
いる間は、シフトレジスタ１１Ａ〜１１Ｄからのデータ
出力は休止されている。換言すれば、前記シフトレジス
タ１１Ａ〜１１Ｄへのデータの入力時間の１７４に相当
する時間でデータが出力され、残りの３／４の時間はデ
ータが出力されないことになる。

上記構成のような画信号のセット方式は、ＬＥＤアレイ
ヘッドに限らず、感熱プリンタのサマルヘッド、あるい
は静電プリンタの記録ヘッド等に両信号をセットする場
合にも同様に使用される。

（発明が解決しようとする課題）上記した従来の技術は、次のような問題点を有していた
。

前記のように、従来装置では入力用クロックＱＯと同期
して各シフトレジスタＩＩＡ〜１１Ｄからデータが出力
され、該データの出力時間はシフトレジスタＩＩＡ〜１
１Ｄのデータ入力時間の１／４の時間に相当する。

ところで、ＬＥＤアレイヘッド３が受入れ可能なデータ
の応答速度には上限値があり、該ＬＥＤアレイヘッド３
のデータの転送速度が該上限値を越えると、ＬＥＤアレ
イヘッド３は正しくデータを受は取ることかできなくな
る。

そこで、前記従来装置のように、人力用クロックＱＯと
同期してデータをＬＥＤアレイヘッド３に転送した時、
該転送速度が前記上限値を越えている場合には、該ＬＥ
Ｄアレイヘッド３が確実にデータを受は取ることができ
ないという問題点があった。

この問題点を解決するためには、前記シフトレジスタＩ
ＩＡ〜１１Ｄからのデータの出力を前記入力用クロック
ＱＯと同期させず、該クロックＱＯよりもクロックレー
トの小さい他のクロック信号ＱＯ’　を用いて、ＬＥＤ
アレイヘッド３への転送速度を前記上限値より小さくす
ることが考えられる。この対策によれば、ＬＥＤアレイ
ヘッド３は確実にデータを受は取ることが可能になるが
、前記シフトレジスタＩＩＡ〜ＩＩＤからのデータを出
力している間は該シフトレジスタ１１Ａ〜１１Ｄに前記
クロックら号ＱＯ’か印加されるため、該シフトレジス
タＩＩＡ〜１１Ｄへのデータの入力は中断しなければな
らないという問題点かあった。

ところで、該データの入力か中断されることかあっても
、前記入力用クロックＱＯのクロックレートを大きくし
て、前記データ入力の中断時間を補うようにすれば、該
直列並列変換装置の動作速度を一定に維持することはで
きる。しかし、該入力用クロック信号ＱＯのクロックレ
ートか大きずぎると、該直列並列変換装置とデータ入力
手段との接続可能な距離が短くなったり、電波ノイズの
放出レベルが高くなったりするという新たな問題点が生
じる結果となった。

本発明は前述の問題点を解決するためになされたもので
ある。

（課題を解決するための手段および作用）前記の問題点
を解決するために、本発明は、外部からの直列入力デー
タを受入れる複数のシフトレジスタを有する第１のシフ
トレジスタ群と、前記複数のシフトレジスタからそれぞ
れ出力されるデータを受入れる、第２のシフトレジスタ
またはＦＩＦＯメそり群と、前記第２のシフトレジスタ
群またはＦＩＦＯメモリ群に対するデータの入力速度よ
り、前記第２のシフトレジスタまたはＦＩＦＯメモリか
らのデータ出力速度を遅くするためのクロック信号発生
手段とを具備した点に特徴かある。

上記構成を有する本発明においては、第２のシフトレジ
スタ群またはＦＩＦＯメそり群からのブタの出力は、入
力の際に使用されるクロック信号のパルスレートよりも
小さいパルスレートに従って行われ、しかも前記第１の
シフトレジスタ群に、外部からデータを受入れている間
にも、前記第２のシフトレジスタ群またはＦＩＦＯメモ
リ群からデータを出力することかできる。その結果、入
出力の速度か遅いにもかかわらす、限られた時間内で有
効にデータの入出力処理を行うことかできる。

（実施例）以下に図面を参照して、本発明の詳細な説明す第１図は
本発明の一実施例のブロック図であり、第２図は、該ブ
ロック図に示した直列並列変換装置によるクロック信号
と人出力データとの関係を示すタイムチャー１・である
。

第１図において、シフトレジスタ１５Ｂ〜１５Ｄで第１
のシフトレジスタ群が構成され、シフトレジスタ１５ａ
〜１５ｄで第２のシフトレジスタ群が構成されている。

該シフトレジスタ群を構成するそれぞれのシフトレジス
タは同じ容量（本実施例では１２８ビツト）を有してい
る。

外部からの画情報データは、第５図および第６図に関し
て後述する信号発生手段から出力される、入力用クロッ
ク信号Ｑ１の１パルス毎に、シフトレジスタ１５Ｂに入
力される。シフトレジスタ１５Ｂに人力されたデータは
、クロック信号Ｑ１に従い、順にシフトレジスタ１５Ｃ
および１５Ｄへとシフトされていく。入力データ数がシ
フトレジスタ１５Ｂ〜１５Ｄの記憶容量に達したところ
で、該シフトレジスタ１５Ｂ〜１５Ｄの内容はそれぞれ
シフ！・レジスタ１５ｂ〜１５ｄに転送される。そして
、該データの転送中に外部から入力されるデータはシフ
トレジスタ１５ａに人力される。

シフトレジスタ１５ａ〜１５ｄにそれぞれ１２８ビット
のデータが転送されると、今度は、シフトレジスタ１５
ａ〜１５ｄの出力イネーブル信号Ｑ３かオンになって、
出力用クロック信号Ｑ２の１パルス毎に、各シフトレジ
スタに対応する前記ＬＥＤ７を付勢するための周知の駆
動回路にデータが転送される。

次に上記直列並列変換装置の動作を第２図のタイムチャ
ートに従って説明する。

外部からのデータは入力用クロック信号Ｑ１に従って、
順次、シフトレジスタ１５Ｂ〜１５Ｄに入力される。該
データの３８４ビツト目が入力されるところ（Ｔ１点）
で、シフトレジスタ１５ａ〜１５ｄの出力イネーブル信
号Ｑ３がオフになり、次のクロック立上りエツジよりシ
フトレジスタ１５Ｂ〜１５Ｄの内容か、それぞれシフト
レジスタ１５ｂ〜１５ｄに転送され始め、同時に外部か
ら人力されるデータ（ビット“３８５″からのデ夕）は
シフトレジスタ１５ａに入力され始める。

この時点（Ｔ１点）でシフトレジスタ１５Ｄにはビット
“１〜１２８″、シフトレジスタ１５Ｃにはビット“１
２９〜２５６”、シフトレジスタ１５Ｂにはビット“２
５７〜３８４”のデータがそれぞれセットされる。前記
それぞれのデータがすべてシフトレジスタ１５ｂ〜１５
ｄに転送され、また外部からのデータ（ビット“３８５
〜５１２”）シフトレジスタ１５ａに人力され終わる時
点（Ｔ２点）で、出力イネーブル信号Ｑ３がオンとなる
。

出力イネーブル信号Ｑ３がオンになると、シフトレジス
タ１５ａ〜１５ｄのデータか出力され、前記ＬＥＤアレ
イヘッド３の前記ＬＥＤ駆動回路に転送される。該デー
タの転送は１３点で完了する。区間Ｔ２〜Ｔ３における
、データ転送のための出力用クロック信号Ｑ２のパルス
レートは、区間Ｔ１〜Ｔ２における、前記シフトレジス
タ１５Ｂ〜１５Ｄからシフトレジスタ１５ｂ〜１５ｄへ
のデータ転送のための出力用クロック信号Ｑ２のパルス
レート、あるいは外部からシフトレジスタ１５ａヘデー
タを入力するためのクロック信号Ｑ１のパルスレートよ
り小さくしである。

本実施例では、前記Ｔ２〜Ｔ３の期間は入力用クロック
Ｑ１の３８４クロック分に相当しており、前記シフトレ
ジスタ１５ａ〜１５ｄからのデータ出力が完了した時点
で、シフトレジスタ１５Ａ〜１５Ｄには次のラインのデ
ータ入力が完了している。

シフＩ・レジスタ１５ａ〜１５ｄからのデータ出力が完
了した時点（１３点）で、再びシフトレジスタ１５Ｂ〜
１５Ｄからシフトレジスタ１５ｂ〜１５ｄへのデータ転
送か開始され、シフトレジスタ１５ａには、外部からの
データ入力が開始される。

以上の動作が一定の処理時間、すなわち１１〜１３時間
毎に繰り返され、入力された直列データか順次並列デー
タに変換されて、ＬＥＤアレイヘット３の前記ＬＥＤ駆
動回路に出力されていくことになる。

なお、本実施例では、第２のシフトレジスタ群が、第１
のシフトレジスタ群のシフトレジスタ１５Ｂ〜１５Ｄと
同数のシフトレジスタ１５ｂ〜１５ｄおよび外部から入
力される直列入力データを受入れる１個のシフトレジス
タ１５ａから構成されている例を示した。本発明はこれ
に限定されず、例えば、１ラインのデータが３８４ビツ
トからなる場合は、第１図に示した回路からシフトレジ
スタ１５ａを取除いた回路によって処理することができ
る。

次に、前記入力用クロック信号Ｑ１、出力用クロック信
号Ｑ２および出力イネーブル信号Ｑ３の発生手段につい
て説明する。第５図は前記クロック信号発生手段の一例
を示すブロック図である。

同図において、基準クロック信号を発生する水晶発振器
１７から出力された基準クロック信号ＣＬＫは、１０２
４進カウンタ１８およびラッチ回路２０に入力され、１
０２４進カウンタ１８の出力は１０２４ワードＲＯＭ１
９に入力される。

１０２４進カウンタから出力される信号に基づいて、１
０２４ワードＲＯＭ１９のアドレスか決定され、該アド
レスに対応するデータ０１〜０３か、ラッチ回路２０の
Ｄ１〜Ｄ３にそれぞれ入力される。ラッチ回路２０は前
記１０２４ワードＲＯＭ１９の出力波形を整形するため
に設けられている。ランチ回路２０で整形された信号は
基準のクロック信号ＣＬ　Ｋの１パルス毎に、それぞれ
の１」的に使用されるクロック信号Ｑ１〜Ｑ３となって
出力される。

上記クロック発生手段の各構成部分の出力タイミングを
、第６図のタイムチャートに示した。

同図に示したように、水晶発振器１７から１パルス出力
される毎に、１０２４進カウンタ１８から１０２４ワー
ドＲＯＭＩ　９のアドレスか出力され、１０２４ワード
ＲＯＭ１９からは各アドレスの記憶内容に従って各出力
信号０１，０２，０３が出力される。出力信号０１，０
２，０３はラッチ回路２０で整形され、それぞれ、信号
Ｑｌ、Ｑ２Ｑ３となって出力される。

次に、本発明の第２実施例を説明する。第３図は該第２
実施例のブロック図であり、第４図は、該ブロック図に
示した直列並列変換装置によるクロック信号と入出力デ
ータとの関係を示すタイムチャートである。

第３図において、１６Ｂ〜１６Ｄは、前記シフトレジス
タ１５Ｂ〜１５Ｄと同等のシフトレジスタである。そし
て、前記シフトレジスタ１５ａ〜１５ｄに相当する部分
は、ＦＩＦＯメモリ１６ａ〜１６ｄで構成されている。

シフトレジスタ１６Ｂ〜１６Ｄへの外部からの画情報デ
ータの入力は、前記実施例と同様に行われる。そして、
シフトレジスタ１６Ｂ〜１６ＤからＦＩＦＯメモリ１６
ｂ〜１６ｄへのデータの転送、および外部からＦＩＦＯ
メモリ１６ａへのブタの入力はシフトインクロック信号
Ｑ２ａに従って行われる。

ＦＩＦＯメモリ１６ａ〜１６ｄにそれぞれ１２８ビツト
のデータが転送されると、今度は、ＦＩＦＯメモリ１６
ａ−１６ｄのンフトアウト信号Ｑ３ａの１パルス毎に、
各ＦＩＦＯメモリ１６ａ−１６ｄに対応する前記ＬＥＤ
７のＬＥＤ駆動回路にデータが転送される。

次に上記直列並列変換装置の動作を第４図のタイムチャ
ートに従って説明する。

外部からのデータは入力用クロック信号Ｑ１に従って、
順次、シフトレジスタ１６Ｂ〜１６Ｄに人力される。該
データの３８４ビツト目か人力されるところ（Ｔ４点）
で、ＦＩＦＯメモリ１６ａ〜１６ｄのシフトインクロッ
ク信号Ｑ２ａの１パルス毎にシフトレジスタ１５Ｂ〜１
５Ｄの内容か、それぞれＦＩＦＯメモリ１６ｂ〜１６ｄ
に転送され始め、同時に外部から入力されるデータ（ビ
ット“３８５からのデータ）はＦＩＦＯメモリ１６ａに
入力され始める。

この時点（Ｔ４点）では、シフトレジスタ１６Ｄにはビ
ット“１〜１２８″、シフトレジスタ１６Ｃにはビット
“１２９〜２５６”、シフトレジスタ１６Ｂにはビット
“２５７〜３８４”のデータかそれぞれセットされる。

１５点で前記それぞれのデータがすべてＦＩＦＯメモリ
１６ｂ〜１６ｄに転送され、また外部からのデータ（ビ
・ソト”３８５〜５１２”　）がＦＩＦＯメモリ１６ａ
に入力される。

１５点から所定の時間後に１６点てシフトアウトクロッ
ク信号Ｑ３ａがオンになると、ＦＩ、Ｆ、０メモリ１６
ａ〜１６ｄのデータが出力され、前記ＬＥＤアレイヘッ
ド３のＬＥＤ駆動回路に転送される。該データの転送は
１９点て完了するか、それより以前に、ＦＩＦＯメモリ
１．６ａ〜１６ｄへの２回目のデータの取込みが開始さ
れる。すなわち、１７点でシフトインクロック信号が発
生され、シフトレジスタ１６Ｂ〜１６Ｄの記憶内容がＦ
ＩＦＯメモリ１６ｂ〜１６ｄに転送され始め、外部から
のデータがＦＩＦＯメモリ１６ａへの入力も開始される
。１８点でＦＩＦＯメモリ１６ａ〜１６ｄへのデータの
取込みは終了する。

そして、前記ＦＩＦＯメモリ１６ａ−１６６から１回目
のデータ出力が終了した時点（１９点）ではすでに、該
ＦＩＦＯメモリ１６ａ〜１６ｄに対して次のデータの取
込みも終わっているので、ＦＩＦＯメモリ１６ａ〜１６
ｄから連続してデータの出力を行うことができる。

但し、該第２実施例に使用されるＦＩＦＯメモリ１６ａ
〜１６ｄのそれぞれの記憶容量は１２８ビツトより数ビ
ット分（該変形例では、１８点において、該ＦＩＦＯメ
モリ１６ａ〜１６ｄから未出力となっているビット数に
相当する）大きい容量を必要とする。

このように、該第２実施例ではＦＩＦＯメモリ１６ａ〜
１６ｄからのデータ出力の間（Ｔ６〜Ｔ９間）にも、前
記シフトレジスタ１６Ｂ〜１６Ｄから、ＦＩＦＯメモリ
１６ａ−１６ｄにデータを入力できる。その結果、ＦＩ
ＦＯメモリ１６ａ〜１６ｄからのデータ転送速度を遅く
して、一定の処理時間をフルに利用してデータの出力を
行うことができる。しかも前記ＦＩＦＯメモリ１６ａ〜
１６ｄからのデータ出力時間（Ｔ６〜Ｔ９）と同一時間
（Ｔ５〜Ｔ８間の経過時間）で外部からデータを入力で
きる。

なお、該第２実施例に使用される各クロック信号は、前
記第５図に関して説明した、クロック信号発生手段にお
いて、１０２４ワードＲＯＭ１９の内容を変形させたも
のを使用することによって得ることかできる。

本実施例によれば、上述の説明から明らかなように、当
該直列並列変換装置に外部からデータを入出力する際に
、予め決定されている一定の処理時間をフルに使用して
データの入出力が行える。

すなわち、従来よりもデータの入出力の速度を遅くして
いるにもかかわらず、従来と同じ一定の時間で、データ
の入力および出力の処理を行うことかできる。

なお、上記実施例において、第３図に示した回路例は、
第１図に示した回路例と比べて、データの転送速度をよ
り遅くできる点で優れている。しかし、第１図に示した
例は、メモリ容量、動作速度、消費電力などの設計条件
に合致した、適当なＦＩＦＯメモリが得られない場合に
は有用となる。

（発明の効果）以上の説明から明らかなように、本発明によれば、デー
タの入出力共に一定の処理時間を有効に使用して処理で
きる。その結果、データ転送速度の小さいコンピュータ
からのデータを受入れることができ、また、同様にデー
タ転送速度の小さいＬＥＤアレイヘッドにも接続してデ
ータを出力できるようになった。さらに、転送速度を遅
くできることによって伝送距離を長くでき、電波放射ノ
イズも低減できるという効果も達成される。

【図面の簡単な説明】

第１図は本発明の第１実施例を示すプロ・ンク図、第２
図は該第１実施例におけるクロック信号と、人出力デー
タ信号のタイムチャート、第３図は本発明の第２実施例
を示すブロック図、第４図は該第２実施例におけるクロ
ック信号と、入出力ブタ信号のタイムチャート、第５図
はクロック信号発生手段のブロック図、第６図は該クロ
ック信号発生手段の各信号の出力タイミングを示すタイ
ムチャート、第７図は従来技術のブロック図、第８図は
該従来技術のタイムチャート、第９図はＬＥＤプリンタ
の斜視図である。１・・・感光体、２・・・帯電コロトロン、３・・・Ｌ
ＥＤアレイヘッド、４・・・現像器、５・・・転写コロ
トロン、６・・・クリーニング装置、７・・・ＬＥＤ、
８・・・記録紙、１５Ｂ〜１５Ｄ、１６Ｂ〜１６Ｄ・・
第１のシフトレジスタ群、１５ａ〜１５ｄ・・・第２の
シフトレジスタ群、１６ａ〜１６ｄ・・・ＦＩＦＯメモ
リ群、１７・・・水晶発振器、１８・・カウンタ、１９
・・・ＲＯＭ、２０・・・ラッチ回路代理人　弁理士　
平木通人　外１名カベ、べべ、ば

Claims

【特許請求の範囲】

（１）外部からの直列入力データを受入れる複数のシフ
トレジスタを有する第１のシフトレジスタ群と、該複数
のシフトレジスタからそれぞれ出力されるデータを受入
れる、第２のシフトレジスタ群と、前記第２のシフトレ
ジスタ群に対するデータの入力速度より、前記第２のシ
フトレジスタ群から外部へデータを出力する速度を遅く
するためのクロック信号発生手段とを具備したことを特
徴とするデータ直列並列変換装置。
（２）外部からの直列入力データを受入れる複数のシフ
トレジスタを有するシフトレジスタ群と、該複数のシフ
トレジスタからそれぞれ出力されるデータを受入れる、
ＦＩＦＯメモリ群と、前記ＦＩＦＯメモリ群に対するデ
ータの入力速度より、前記ＦＩＦＯメモリ群から外部へ
データを出力する速度を遅くするためのクロック信号発
生手段とを具備したことを特徴するデータ直列並列変換
装置。