JPH02339A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路装置（以下ＩＣと略称する。）
に関し、特にバイポーラ型素子を含むＩＣを対象とする
。

バイポーラ型ＩＣにおいては素子間の電気的絶縁（アイ
ソレーション）を成すことは必須であり、その具体的方
法の一つとして、高集積化が図れる理由から半導体領域
をフィールド酸化膜と呼ばれる酸化膜（Ｓ　ｉ　Ｏ，膜
）で囲むアイソプレーナ法が現在多く採用されている。

このアイソプレーナ型ＩＣにおいてはフィールド酸化膜
下の半導体層によって電流が他の半導体領域へ導通しな
いようにチャンネルストッパを設ける必要がある。この
チャンネルストッパの形成にあたっては、例えば特公昭
５１−４３８号公報等に知られている方法によればチャ
ンネルストッパとフィールド酸化膜とを同一のマスクで
形成している。このチャネルストッパ形成時には基板表
面に予め形成されている基板と異なる導電型の埋込層と
の間の位置合わせを行う必要がある。例えば、第５図に
示すようなＰ型Ｓｉ基板１上にＮ÷埋込Ｍ２を介してＮ
型エピタキシャル層を形成し、選択酸化により形成した
フィールド酸化膜３でＰ型ベース４とＮ十型コレクタ（
コンタクト部）５とを分離したＮＰＮトランジスタを構
成する場合、チャネルストッパ６形成するためにＮ型埋
込層２に対するマスク合わせが必要になり、集積度向上
の妨げになるという欠点を有する。さらにはフィールド
酸化膜３下にマスクずれがあるとトランジスタのベース
側とコレクタ側とでアイソレーション耐圧の不均衡を生
じる、隣接する埋込層間の耐圧の値を確保するにはチャ
ネルストッパ領域６を小さくできないため集積度の向上
に困難である等の欠点がある。

なお、フィールド酸化膜下のチャンネルストッパを形成
する従来の他の技術が特開昭５４−１６２９７８号公報
に示されている。この例ではＰ型半導体基板上に多結晶
シリコン膜とシリコン窒化膜（Ｓｉ、Ｎ４）を順次形成
後、選択的にＳｉ３Ｎ４膜を除去し、これをマスクとし
て埋込層となるＮ型不純物を打込み、引き続き同一マス
クにより多結晶シリコン膜を選択酸化して酸化膜を設け
、マスクとなった窒化膜除去後、多結晶シリコン膜と酸
化膜との材質の違いを利用してＰ型不純物を基板表面に
打込みチャンネルストッパを形成している。しかしこの
方法によれば、（１）Ｎ＋型埋込層及び酸化膜形成時の
マスクとして多結晶シリコンを使用しているため、Ｎ型
不純物の横方向への拡散が大きく、そのため、Ｓｉ、Ｎ
４膜によるＮ型埋込層の位置の規定が難しく、又隣接す
る素子のコレクタ間の耐圧が劣る。（２）多結晶シリコ
ンの熱処理及び酸化によって、シリコン基板表面に積層
欠陥及び群生転移が生じたり、多結晶シリコンの結晶サ
イズが成長して大きくなるためシリコン基板表面の凹凸
がいちじるしくなる等の欠点がさけられない。

［発明が解決しようとする課題］ 本発明の目的とするところはバイポーラ型ＩＣの集積度
向上を図ることにある。

［課題を解決するための手段］ 本発明の構成は、半導体基板と、第１導電型半導体基板
一主面内に選択的に設けられている第１導電型の半導体
領域と、上記半導体基板内であって、上記第１導電型領
域に接して選択的に設けられた第１導電型とは反対の第
２導電型の半導体領域と、上記第１導電型の半導体領域
および第２導電型の半導体領域上に位置する半導体層と
、一部が上記第１導電型の半導体領域上に位置し、所望
の区画を成すようにその半導体層に選択的に設けられて
いる熱酸化膜と、その熱酸化膜によって区画された半導
体層内に設けられたバイポーラ素子形成領域とより構成
されてなり、上記第２導電型の半導体領域の一部は上記
第１導電型の半導体領域の端部上において張り出し、そ
してその第１導電型の半導体領域の端部上における熱酸
化膜の一部は落ち込んで形成されてなるものである。

以下１本発明を図面に示した実施例によって詳細に説明
する。

［実施例］ 第３Ａ図〜第３１図は本発明によるバイポーラＩＣの製
造プロセスを示す各工程の断面図であって、下記の工程
（Ａ）〜（Ｉ）に対応する。

（Ａ）　　高抵抗Ｐ−型Ｓｉ基板１１を用意し、熱酸化
によりその表面に９００人の薄いＳｉＯ□膜１２全１２
する。その上にＣＶＤ　（化学気相析出）法等により耐
酸化性の膜であるＳｉ、Ｎ４膜１３を１５００人厚に生
成した後、ホトレジストをマスクとするプラズマエツチ
ングを行い、Ｎ十埋込層を形成すべき部分１７）Ｓｉｎ
２膜１２、Ｓｉ、Ｎ４膜１３を選択的に除去する。

（Ｂ）　　上記Ｓｉ３Ｎ４膜１３をマスクにしてアンチ
モン（又はヒ素）を拡散によって表面不純物濃度がＩ　
Ｑ１９〜２０２０ａｔｏｍｓ／ｃｎ？になるように基板
に選択的に導入するとともに、基板１１の表面を熱酸化
する。これによって、Ｎ十型埋込層１４を約１゜５μｍ
の深さに形成するとともに、Ｎ十型埋込層１４上の基板
表面に４０００人の厚さの厚いＳｉＯ２膜１５膜形５す
る。すなわち、Ｎ十型埋込層１４と５ｉｎ２膜１５は同
一のマスクによって規定される。

（Ｃ）　　Ｓｉ、Ｎ、膜１３を除去した後、５ｉｎ２膜
１５と５ｉｎ２膜１２の膜厚の差を利用してＰ型チャン
ネルストッパ１６を形成する。すなわち、基板全面にボ
ロン（又は綿化ボロン）をイオン打ち込みする。このと
き、５ｉｎ２膜１５とＳｉＯ□膜１２膜島２には３１０
０人の膜厚差があるので、ボロンイオンは５ｉｎ２膜１
２がある領域では基板に達せず、一方、ＳｉＯ□膜１２
膜島２領域ではこの膜を透過して基板内に打込まれる。

この後、熱処理を行い１表面不純物濃度が１０１７ａｔ
ｏｍｓ／ｃｏ？どなるようにＰ型チャンネルストッパ１
６を形成する。

このように、Ｐ型チャンネルストッパ１６はＳｉｏ□膜
１５をマスクとして形成される。先に述べたように、５
ｉｎ２膜１５とＮ十型埋込層１４とは同一のマスクによ
って規定されたものであるから、Ｐ型チャンネルストッ
パ１６はＮ十型埋込層１４によってその位置が規定され
るに等しく、したがって、これら相互の位置は位置合わ
せするまでもなく自己整合的に規定される。

（Ｄ）ＨＦ系エツチング液によりＳｉＯ□膜１２膜島２
ＳｉＯ□膜１５をすべてエツチングによって除去する。

このとき、基板表面には図に示すような段差が生じる。

これは酸化膜形成のために費やされた基板のシリコン量
が異なるためである。

（Ｅ）　　基板全面にＮ−型ドープエピタキシャルシリ
コン層１．５μｍ〜２．０μｍの暑さに形成する。

このとき、上述の段差がそのままエピタキシャル層１７
の表面に現れる。

（Ｆ）　　酸化雰囲気中での熱処理によってエピタキシ
ャルシリコン層１７の表面にその表面酸化による９００
人の薄いＳｉｎ、膜１８を生成する。さらニＣＶ　Ｄ法
によるＳｉ、Ｎ４膜１９を１５００人の厚さに形成した
後、ホトエツチングにより、各半導体領域を絶縁分離す
るための５ｉｎ２からなるアイソレーション層を形成す
べき部分のＳｉ、Ｎ４膜をエツチングして除去する。

（Ｇ）　　酸化（ウェット）雰囲気中で熱処理を行うこ
とにより、Ｓｉ、Ｎ４膜１９の形成されていない部分の
エピタキシャル層１７を選択的に酸化して、フィールド
Ｓｉｎ、膜２０を１００００人の厚さに形成する。これ
は、各半導体領域を互いに絶縁分離するためのものであ
る。このとき、チャンネルストッパ１６が引き延ばされ
てフィールドＳｉＯ□膜２０に達しアイソレーションが
完成する。

（）Ｉ）　　Ｓｉ、Ｎ、膜１９を除去した後、新たに全
面ニＣＶ　Ｄ法によりＳｉ、Ｎ４膜２４を１４００人の
厚さに形成する。そして、コレクタ接続領域２１が形成
されるべき部分のＳｉ、Ｎ４膜を選択的にエツチングに
より除去し、露出したフィールド５（ｏ２膜をマスクと
してリンをイオン打込みし、引続き熱処理を行ってＮ中
型コレクタ接続領域２１を形成する。

（Ｉ）　　Ｓｉ、Ｎ４膜２４を全て取り除いた後、コレ
クタ接続領域２１を覆うようにホトレジストマスク（図
示せず）を形成してベース形成のためにボロンを全面に
イオン打込みし、引き続き熱処理を行い、深さ０．６μ
ｍ程度にＰ十型ベース領域２２を形成する。次いで、前
記ホトレジストマスクを除去した後、ＰＳＧ　（リン・
シリケート・ガラス）膜２５をＣＶＤ法により約３５０
０人の厚さに形成し、ホトエツチングによりベース表面
のＰＳＧ膜の一部を除去し、ヒ素をイオン打込みし、引
き続き熱処理を行うことにより深さ０．３５μｍのＮ十
エミッタ領域２３を形成する。

（Ｊ）　　最後に、各領域に対しコンタクトホールを開
窓し、アルミニウムを真空蒸着法によって蒸着し、引き
続きこれを所望の形状にパターニングして、各領域にオ
ーミックコンタクトするアルミニウム電極Ｅ、Ｂ、Ｃを
形成することで、第１図に示したように選択酸化膜２０
で区画された中にＮＰＮ型バイポーラトランジスタが完
成される。

［発明の効果］ 上記したような本発明によれば、次のような効果を得る
ことができる。

（１）高集積のバイポーラ型素子を含むＩＣが得られる
。

その理由は、半導体基板（高抵抗Ｐ−型Ｓｉ基板１１）
内であって、第１導電型の半導体領域（実施例ではＮ十
型埋込層１４）に接して第１導電型とは反対の第２導電
型の半導体領域（実施例ではＰ十型埋込層１６）が選択
的に設けられた構成であるためにある。これは前述の方
法により、第１導電型の半導体領域形成のためのマスク
と第２導電型の半導体領域形成のためのマスクとの別マ
スクが不要となったため、マスク合せを考慮する必要が
ない。すなわち、マスク合わせ余裕が不要であるととも
に、両埋込層は互い自己整合的に重なり合ったものであ
るため、この結果として集積度を大きく向上できる。以
下、この点につき更に詳しく述べる。

前述の方法によれば、チャンネルストッパとなるＰ生型
埋込層は厚い酸化膜１５によってその位置が規定される
。一方、この厚い酸化膜１５とＮ＋型埋込層１４とは共
通のマスク（ＳｉＯ２膜とＳｉ、Ｎ４膜）によってそれ
らの位置が規定される。

マスクに多結晶Ｓｉを使用しないためＮ十型埋込拡散で
Ｎ十型埋込拡散でＮ十型不純物の横への拡がりがない。

基板１１へのＰ÷型拡散（チャンネルストッパ形成）は
厚い酸化膜１４と薄い酸化膜１２の膜厚の差を利用して
制御よく行うことができる６したがって、Ｐ生型埋込層
はＮ中型埋込層によってその位置が規定されるに等しく
相互の位置は位置合わせをするまでもなく整合する。こ
のように予め形成されたＮ中型埋込層に対してＰ生型埋
込層を形成するときの位置合わせは不要で、したがって
マスク合わせ余裕をとる必要がない。

このようにマスク合わせ余裕が不要になる結果、第２図
と第６図とに対比的に示すパターンで明らかなように素
子を小さく形成でき、ＩＣの集積度が向上する。第２図
は本発明の場合、第６図は従来技術の場合のそれぞれ１
つのトランジスタのパターンを平面図で示している。ま
ず、第６図において、距離ＱＡはマスク合わせ余裕（＝
位置合わせの最大の誤差押１μｍ）であり、距離ＱＢは
Ｐ型のベース領域（Ｂ）とＰ中型埋込ｌ（Ｐ型チャンネ
ルストッパ）間の必要耐圧を得るための距離であり、距
離ＱＣは隣接トランジスタのコレクタ間の必要耐圧を得
るための距離である。一方、本発明によれば、第２図に
示すようにベース（Ｂ）。

コレクタ（Ｃ）は従来と同じ寸法であるが、両埋込層が
互いに自己整合的に重なり合ったものであるため、マス
ク合わせ余裕ＯＡだけ省略することができる。

（２）プロセスが簡略化できる。

上述のように、位置合わせの必要性が無くなったことに
より、第２導電型の半導体領域（実施例ではＰ中型埋込
層１６）形成のためのマスク形成工程を省略でき、プロ
セスが簡略化できる。

（３）高集積化を図りつつ、しかも耐圧を向上させるこ
とができる。

上記（１）の理由により第２導電型の半導体領域（Ｐ中
型埋込Ｍ１６）とバイポーラ型素子形成領域（Ｐ型ベー
ス領域）と間の距離のばらつきがなくなるので耐圧を向
上でき、信頼性を向上できる。

すなわち、第２導電型の半導体層（エピタキシャル層１
７）形成後に第２導電型の半導体領域（Ｐ中型のチャン
ネルストッパであるＰ十型埋込層１６）を形成する場合
よりも、第２導電型の半導体領域（Ｐ中型埋込層１６）
すなわちチャンネルストッパとバイポーラ素子形成領域
（Ｐ型ベース領域）との間の距離がとれ、耐圧を大きく
できる。以下、その理由を更に詳しく述べる。

前述の工程（Ｄ）から明らかなように、５ｉｎ２膜１５
．１６の除去後（第３Ｄ図）はＮ十型埋込層１４表面と
Ｐ生型埋込層（Ｐ十型チャンネルストッパ）１６表面と
に断差が生じ、この断差がエピタキシャル層１７の表面
にも現れる。この断差の存在が第３Ｇ図に示すようにＮ
中型埋込Ｍ１４の端部上におけるフィールド５ｉｎ２膜
２０の一部（２０ａ、２０ｂ）が落ち込み形成されるこ
とになる。この落ち込み形成されたフィールドＳ　ｉ　
Ｏ。

膜部分２０ａが、第３工図に示されたベース領域２２と
のアイソレーションマージンを拡大してくれる。すなわ
ち、フィールドＳ　ｉ　Ｏ２膜部分２０ａ、２０ｂがＰ
生型埋込層１６の横方向の拡がり拡散を抑えてくれる。

また、前述の本発明の製造プロセスからも明らかなよう
に、Ｎ中型埋込層１４がＰ生型埋込層１６よりも不純物
濃度が高いためにＰ÷型埋込層１６の横方向の拡がり拡
散を抑えてくれる。

したがって、集積度を向上させつつ、しかも耐圧を向上
させることができる。

（４）基板接合容量を減らすことができる。

すなわち、上記（１）にともない半導体基板とコレクタ
領域とのＰＮ接合面積を減らすことができるため、ＰＮ
接合容量（基板接合容量）を減らすことができる。

また、前述のようにＮ中型埋込層１４がＰ÷型埋込暦１
６よりも不純物濃度が高い、言い替えれば。

Ｐ生型埋込層１６はＮ中型埋込層１４よりも不純物濃度
が低い、そして、前述の工程（Ｇ）でチャンネルストッ
パ１６が引き延ばされることからも裏付けられるように
、Ｎ−型半導体層の不純物濃度はＰ中型埋込暦のそれよ
りもさらに低い。このため、両者間のＰＮ接合容量の増
大を避けることができる。

（５）半導体層の結晶欠陥が生じない。

Ｐ中型埋込暦形成のための不純物の導入は薄いＳ　ｉ　
Ｏ２膜を通して行われ、かつその後、Ｓｉｎ。

膜を取り除いてＰ十型埋込層の上に直接にエピタキシャ
ル成長を行うため、半導体層の結晶欠陥を生じることが
ない。又、結晶サイズの生長による半導体層表面の凹凸
も少なくなる。

（６）前述の本発明の実施例によれば、以上の他に、さ
らに集積度の向上に大きな効果を有する。

すなわち、アイソプレーナ法に代えてＬＯＧＯ５（Ｓｉ
選択低温酸化）法により形成したＳｉｏ２膜により素子
の絶縁分離をおこなっているので、Ｓｉ、Ｎ４膜マスク
下のシリコンのアンダーエッチがなく、したがってその
分マスクに余裕をとる必要がなく集積度を向上できる。

第３Ｆ図〜第３Ｇ図に示すようにアイソレーション５ｉ
ｎ２膜の形成時、Ｓｉ、Ｎ４マスクをエピタキシャル層
の凹部に形成するため、選択酸化によるバードヘッド（
Ｓｉ０２膜の突起部）の形成が緩和され、この上に形成
される配線の段切れがなくなる。このように本実施例に
よれば、先述のマスク合わせ余裕省略による集積度向上
の効果と合わせて、さらに相乗適な効果を奏しバイポー
ラ型ＩＣの集積度向上に極めて有効である。

［変形例］ 次に、本発明の第２の実施例として、素子間の絶縁分離
の方法としてＰＮ接合アイソレーションを利用した例に
ついて説明する。

この場合のプロセスは、先の実施例で述べた半導体基板
１１上にエピタキシャル半導体層１７を形成するまでの
工程（第３Ａ図〜第３Ｅ図）は同じプロセスを用いその
後半導体層１７の表面の一部に５ｉｎ２膜のホトレジス
ト処理による窓開エッチを行い、ボロン等を選択的に拡
散又はイオン打込みを行い半導体層表面からＰ生型埋込
層１６に達するＰ＋型絶縁分離領域２６を得る。

第４図はこのようなプロセスにより得られたＰ＋型絶縁
分離領域２６により囲まれたＮ型エピタキシャル層１７
表面にＰ十型ベース領域２２．Ｎ＋かたエピタキシャル
領域２３．Ｎ十型コレクタ取出し部２１を形成した構造
を示す。この実施例によれば、先述した実施例によって
得られる効果の他に次のような効果が得られる。特に、
高速性を要求されＩＣではエピタキシャル層１７は薄く
。

例えば１．５〜２．０μｍに形成されるので、ＰＮ接合
による分離方法の組み合わせによっても絶縁分離領域の
面積は殆ど変化なく高集積度のＩＣが得られる。また、
酸化膜による分離法（アイソプレーナ法）によった場合
と異なり、表面が平垣になり、配線層の断線防止などに
効都合である。

【図面の簡単な説明】

第１図は本発明のバイポーラＩＣを示す要部断面図。 第２図は本発明のバイポーラＩＣを示す要部平面図。 第３Ａ図〜第３■図は本発明によるＩＣの裂造プロセス
を示すための各工程の断面図。 第４図は本発明によるバイポーラＩＣの他の形態を示す
断面図。 第５図は従来技術により製造されたバイポーラＩＣの例
を示す要部断面図。 第６図は従来技術により製造されたバイポーラＩＣの例
を示す要部平面図。 １１・・・Ｐ−型シリコン基板、１２・・・薄い酸化膜
。 １３・・・シリコン窒化膜、１４・・・Ｎ中型埋込層、
１５・・・厚い酸化膜、１６・・・Ｐ十型チャンネルス
トッパ、１７・・・Ｎ−型エピタキシャル層、２０・・
・絶縁分離用のフィールド酸化膜、２１・・・Ｎ十型コ
レクタ接続領域、２２・・・Ｐ型ベース領域、２３・・
・Ｎ型エミッタ領域、２５・・・ＰＳＧ膜、２６・・・
Ｐ十型分離領域。 第 ３八 図 第 図 第 図 Ｅ 第 ３Ｃｒ 第 第 工 図 図 図 ／Ｃ 第 図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板と、第１導電型半導体基板一主面内に選
   択的に設けられている第１導電型の半導体領域と、上記
   半導体基板内であって、上記第１導電型領域に接して選
   択的に設けられた第１導電型とは反対の第２導電型の半
   導体領域と、上記第１導電型の半導体領域および第２導
   電型の半導体領域上に位置する半導体層と、一部が上記
   第１導電型の半導体領域上に位置し、所望の区画を成す
   ようにその半導体層に選択的に設けられている熱酸化膜
   と、その熱酸化膜によって区画された半導体層内に設け
   られたバイポーラ素子形成領域とより構成されてなり、
   上記第２導電型の半導体領域の一部は上記第１導電型の
   半導体領域の端部上において張り出し、そしてその第１
   導電型の半導体領域の端部上における熱酸化膜の一部は
   落ち込んで形成されてなることを特徴とする半導体集積
   回路装置。 ２、上記第２導電型半導体領域の表面不純物濃度は１０
   ＾１＾９〜１０＾２＾０ａｔｏｍｓ／ｃｍ＾３であり、
   上記第１導電型半導体領域の表面不純物濃度はその第２
   導電型半導体領域の表面不純物濃度よりも低い特許請求
   の範囲第１項記載の半導体集積回路装置。