JPH0234508B2

JPH0234508B2 -

Info

Publication number: JPH0234508B2
Application number: JP57057586A
Authority: JP
Inventors: Kiichi Matsuda; Toshihiro Pponma
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1982-04-07
Filing date: 1982-04-07
Publication date: 1990-08-03
Also published as: JPS58175366A

Description

【発明の詳細な説明】 (1) 発明の技術分野本発明は、一定速度で受信した可変長符号化信
号列を復号するための復号化回路に関するもので
ある。

(2) 技術の背景画像信号を符号化して伝送する時に帯域圧縮の
ために差分符号化方式が適用されている。この時
差分に応じてビツト長を変え更に符号化を容易に
するためにパターンも固定的に割当てて可変長の
符号とし、伝送する時は、伝送速度を一定とする
ために固定長の符号とする方式が実施されてい
る。このことを第１図を用いて説明する。ａ図の
如く、差分が、“＋10”の時“0001”、“＋５”の
時“001”、“＋２”の時“01”、“−２”の時”10
“、“−10”の時“1001”と固定的にパターンを割
当て、伝送する時は例えば８ビツトの固定長とし
て送信する。この固定長に変換する様子をｂ図に
示す。差分データを“＋10”、“＋５”、“＋２”、
“−２”、“−10”の順に送るとすると、最初は
“＋10”を表わす“0001”と“＋５”を表す
“001”と“＋２”を表わす“01”の内先頭の
“０”を送信バツフアにセツトして送信する。次
は“＋２”を表わす“01”の“１”と“−２”を
表わす“10”と“−10”を表わす“1001”を順に
送信バツフアにセツトする。

この様に固定長符号に変換して送信されたデー
タの復号は、パターンと差分とが対応しているの
で、パターンの検出を行なうことにより行なわれ
る。

(3) 従来技術及び問題点上記方式において、従来用いられている復号化
回路として、第２図ａ，ｂに示す構成が提案され
ている。まず、第２図ａの場合について、説明す
ると、図中１は入力端子、２はバツフアメモリ、
３は相拡張回路、４はマルチプレクサ、５は可変
長復号化器、６は出力端子、７は復号符号長管理
回路である。

バツフアメモリ２は入力端子１から入力された
定速度の固定符号を定速度のまま順次書き込みＫ
ビツト（例えば８ビツト）づつ並列に出力する様
にする。相拡張回路３はフリツプフロツプで構成
され、バツフアメモリ２から送られて来る信号を
交互に記憶し、2Kビツト分を並列出力する。マ
ルチプレクサ４は、復号符号長管理回路７からの
指示を受けて、相拡張回路３から送られてくる
2Kビツトの信号の中から次に復号されるべき符
号を先頭とする信号系列をＫビツト分の形で並列
に出力する。該マルチプレクサ４は、上記復号符
号長管理回路７からの指示（シフト量）１が与え
られると上記2Kビツトの信号を例えば下方向に
１ビツト分ワイヤード論理によつてシフトしＫビ
ツトの信号を並列に出力するようにされる。可変
長符号器５は、マルチプレクサ４より出力された
信号系列を入力して予め約束されている可変長符
号パターンを検出し、復号された符号を出力端子
６に出力し、該出力された符号の符号長を２進ｎ
ビツトで表して、復号符号長管理回路７に送出す
る。例えば出力された符号が５ビツトの符号長を
もつていれば「0101」の形で管理回路７に送出す
る。復号符号長管理回路７はそれ自体の出力値と
可変長復号器５から送られてくる信号とを加算す
る（ｎ＋１）ビツト加算器で構成され、その出力
値即ち加算結果は相拡張回路３の中に記憶されて
いる信号の内で現時点までに復号されているビツ
ト数を表している。この。加算結果は（ｎ＋１）
ビツトの２進数の形でマルチプレクサ４に送られ
該マルチプレクサ４において制御信号として使用
される。さらに復号符号管理回路７の出力の内ｎ
ビツト目の信号はバツフアメモリ２から読み出し
クロツクとして用いられ、（ｎ＋１）ビツト目で
あるNBSは相拡張回路３に対するクロツクとし
て使用される。なお上記においてＫビツトは2ⁿビ
ツトであると考えてよい。

説明を判り易くするため、例を挙げて説明す
る。今仮にバツフアメモリ２に対して符号長
「２」、「３」、「５」、「４」、……の如き可変長符
号
が順に格納され、フアーストイン・フアーストア
ウト形式で出力端子６から送出されてゆくものと
し、ｎ＝４、Ｋ＝2⁴＝16とする。

(1) この場合、上記符号長「２」、「３」、「５」、
「４」と「６」の最初の２ビツト分との16ビツ
ト分が図示上段のフリツプ・フロツプにセツト
され、符号長「６」の残る４ビツト、「１」、
「４」、「７」の16ビツト分が図示上段のフリツ
プ・フロツプにセツトされ、マルチプレクサ４
に供給される。

(2) この場合復号符号長管理回路７の（ｎ−１）
ビツト加算器の加算値は「00000」であり、こ
のためマルチプレクサ４は０シフト即ち入力信
号をシフトすることなく上記最初の符号長
「２」の可変長符号を先頭とする16ビツト分を
可変長復号器５に供給する。

(3) この状態で可変長復号器５は先ず符号長
「２」の符号を復号して出力端子６に出力する。
このとき同時に可変長復号器５は（ｎ＋１）ビ
ツト加算器に対して２進数「0010」を供給す
る。

(4) これにより（ｎ＋１）ビツト加算器により加
算結果は「00010」となり、その旨はマルチプ
レクサ４に通知される。これによりマルチプレ
クサ４は入力信号を２ビツト分シフトした形で
上記復号済みの符号長「２」を除去して符号長
「３」の可変長符号を先頭とする16ビツト分を
可変長復号器５に供給する。

(5) 可変長復号器５は、これにより符号長「３」
の符号を復号して出力端子６に出力し、同時に
（ｎ＋１）ビツト加算器に対して２進数「0010」
を供給する。

(6) これにより（ｎ＋１）ビツト加算器による加
算結果は「２」＋「３」即ち「00101」となり、
その旨はマルチプレクサ４に通知される。これ
によりマルチプレクサ４は上記と同様に入力信
号を５ビツト分シフトした形で符号済の上記符
号長「２」と「３」とを除去して符号長「５」
の可変長符号を先頭とする16ビツト分を可変長
復号器５に供給する。

(7) 可変長復号器５は、これにより符号長「５」
の符号を復号して出力端子６に出力し、同時に
（ｎ＋１）ビツト加算器に対して２進数「0101」
を供給する。

(8) これにより（ｎ＋１）ビツト加算器による加
算結果は「５」＋「５」即ち「01010」となり、
その旨はマルチプレクサ４に通知される。

(9) このとき（ｎ＋１）ビツト加算器の加算結果
においてｎビツト目即ちこの場合４ビツト目が
論理「１」に変化するので、この条件によりバ
ツフアメモリ２にクロツクが供給されて読み出
しが行われる。このとき（ｎ＋１）ビツト加算
器の加算結果において（ｎ＋１）ビツト目即ち
MSBは論理「０」にあたるので、図示下段の
フリツプ・フロツプに上記仮定した符号長
「３」を先頭にする16ビツト分がセツトされる。

(10) 上記(8)の処理においてマルチプレクサ４には
加算結果「01010」が通知され、マルチプレク
サ４は上記と同様に上記符号長「４」の符号を
先頭とする16ビツト分を可変長復号器５に供給
する。

(11) 可変長復号器５は、これにより符号長「４」
の符号を復号して出力端子６に出力し、同時に
（ｎ＋１）ビツト加算器に対して２進数「0100」
を供給する。

以上の様にして復号を行う。

ところが、この回路では、伝送路でビツト誤り
が生じると、例えば符号長「２」の可変長符号
が、符号長「２」では復号できない符号長「３」、
「４」の可変長符号として復号されることが生じ
た。ところが、一度はたまたま復号化されても、
次の符号からはパターンが一致しないので、復号
されなくなつてしまう欠点が生じる。

このために、第２図ｂに示す如き復号化回路も
提案されている。

この場合の動作について説明する。

受信信号はバツフアメモリ（BM）２０に一旦
格納され、ヘツダ（HD）検出部２１にフレーム
のヘツダ（ユニークワード）が検出されると送信
ワード数カウンタ２３に送信ワード数が格納され
る。一方、符号解読部２２では受信信号（デー
タ）中、可変長符号の解読に入り、受信ワード単
位で受信ワード数カウンタ２４に更新信号を送り
カウントを開始する。そして送信ワード数Ａと受
信ワード数Ｂとが一致するまで受信ワード数カウ
ンタ２４は更新され続ける。このとき受信データ
は可変長復号器にも送られる。そこで１フレーム
が受信完了、即ち、次のフレームのヘツダが検出
されたときに、送信ワード数カウンタ２３の値Ａ
と受信ワード数カウンタ２４の計数値Ｂの一致が
見られないときには、そのＡとＢとの大小関係に
より次の処理を行う。ＢがＡより小さいとき、擬
似情報送出回路２８は符号解読部２２へ、指示信
号を出し、未処理ワード数分の擬似信号を可変長
復号器へ送出する。またＢがＡより大きいときは
早読み回路２９により次の１フレーム分を早読み
するように指示信号を符号解読部２２へ出す。こ
れらの信号は前者はリセツト信号相当となり、後
者はデータ読み込みクロツク周期の変更等により
行われる。

すなわち第２図に示されたバツフアメモリ
（BM）２０に受信データを一旦格納し、受信フ
レームのヘツダ部HDの検出を行うことによつ
て、公知のフレーム同期方式によつて送信側との
フレーム同期が取られる。そして、固定データ部
の情報に基づいてフレーム内の可変長データ部の
復号化が行われる。この場合、受信側において、
データ誤りによりワード数が増減すると、送信ワ
ード数WDによつて指定される送信側ワード数と
受信ワード数とが一致しなくなり、送信部と受信
部とにおけるヘツダ部HDの位置の相対的関係が
ずれて、送信側と受信側とは同期外れの状態とな
る。

このような不連続を吸収するため前術のように
送信ワード数カウンタ２３の計数値Ａとじゆうん
ワード数カウンタ２４の計数値Ｂとの大小関係を
みて、未処理ワード数分の擬似情報を挿入する
か、または過剰となつたワード数分を次のフレー
ムで早読みすることによつて、不連続状態を解消
してさらに次のヘツダ部HDで送信側との同期を
取り直すものであり、これによつて再同期が行わ
れる。

ｃ図はｂ図の再同期回路における動作を説明す
る図である。同図においてイは送信情報を示し、
ロ，ハは受信側の動作を示している。またこれら
各図において↑印は各フレームのヘツダ部を示し
ている。

ｃ図イにおいて、A₁，A₂，A₃，……は送信さ
れた各フレームのワード数を示している。ロは符
号誤りを生じて受信側で処理されたたワード数が
少なくA₁＞B₁であつた場合を示している。この
場合は次のフレームにおいてまず（A₁−B₁）ワ
ードの擬似情報が処理された後、送信側ワード数
A₂と等しいワード数B₂の処理が受信側で行われ
て、そのフレームの終了時以後、送信側と受信側
の同期がとれる。

ハは符号誤りを生じて受信側で処理されたワー
ド数が多く、A₁＜B₁であつた場合を示している。
この場合は受信側におけるB₁ワードの処理終了
時、（B₁＜A₁）を未処理ワード数信号源２５に読
込んだのち、送信されたA₂ワード分の情報の早
読みを行う。ハにおいてB₂′はこのようにして早
読みされたワード数を示している。しかるのち
A₂−｛（B₁−A₁）＋B₂′｝だけ擬似情報を送出し、
次に送信された送信側のA₃に等しくB₃の処理を
行うことによつて、そのフレームの終了時以後、
送信側と受信側との同期がとれる。

ところが、この回路では、特殊符号を送出して
符号の切り拾てを行なうことが必要であるので、
制御が複雑になる問題があつた。

(4) 発明の目的本発明は、上記の点に鑑みてなされたもので、
ビツト誤まりが生じてもその波及をできるだけ小
さくできる復号化回路において、特殊符号検出時
に於ける制御を簡易化した復号化回路を提供する
ことを目的とするものである。

(5) 発明の構成上記目的は、可変長符号列に一定周期で特殊符
号を挿入した可変長符号化信号列を一定速度で受
信バツフアで受信し、該受信バツフアから予め定
められたビツト長単位で読み出して保持回路で保
持し、加算回路出力で示されるビツト位置を先頭
ビツトとして読み出し、ビツトパターンに応じて
復号器により復号するとともに各ビツトパターン
に対応するビツト数を該加算回路に入力して、前
回の読出し位置に加算し、該特殊符号を検出した
時は、該加算回路出力と該特殊符号の先頭ビツト
の該予め定められたビツト長内における位置との
比較を行い、加算回路出力ビツト位置＜特殊符号
出力ビツト位置のとき、従来通り、加算回路出力
を出力とする符号解読を続行し加算回路出力ビツ
ト位置≧特殊符号出力ビツト位置のとき、制御回
路をリセツトし、特殊符号に付加されている各ビ
ツト情報及び送出符号数等を解読するための制御
を行い、その後で実際に伝送された符号数n′と特
殊符号間に含まれるべき符号数ｎとの比較を行
い、n′がｎより小さい時、ｎとn′が等しくなるま
での該保持回路からの読み出しを停止し、n′が大
きい時は、前記予め定められたビツト長単位で読
取りを次の特殊符号を検出するまで行い、この時
点で前記予め定められたビツト長単位で読取つた
符号数n″とn′−ｎの値を加算した値とｎとの差の
符号数だけ読取りを停止する様にしたことを特徴
とする復号化回路によつて達成される。

(6) 発明の実施例本発明では、送信側で一定周期毎に、特殊符号
並びに特殊符号間の符号数を示す符号を挿入し、
この特殊符号を検出する毎に、保持回路からの読
出し位置を補正する。

以下第３図に従つて説明する。

図中８は制御回路、９は特殊符号検出回路、７
ａ，７ｂ，１０はフリツプフロツプ、７ｃは加算
器、SELはセレクタ、CMPは比較器、ORはオア
ゲート、AND１，AND２はアンドゲートであ
り、第２と同一部材には同一符号を付与してい
る。

動作を説明すると、入力端子１からの可変長符
号列をバツフアメモリ２にストアし、フリツプフ
ロツプ３に出力するとともに特殊符号検出回路９
に入力する。特殊符号は例えば12ビツトで構成
し、そのパターンとしては、「100000000001」と
する。特殊符号を検出していない時は、セレクタ
SELは加算器７ｃの出力をフリツプフロツプ７ａ
にセツトし、加算器７ｃにフイードバツクすると
ともにマルチプレクサ４に入力する。

一方特殊符号検出回路９で特殊符号を検出する
と、検出したことを示すビツトとＫビツト内での
特殊符号の先頭ビツトの位置をフリツプフロツプ
１０にセツトする。そして比較器CMPで加算器
出力とフリツプフロツプにセツトした特殊符号の
先頭ビツト位置とを比較する。加算器出力が小さ
い時は比較器CMP出力により、セレクタSELで
は、加算器出力をセレクトしフリツプフロツプ７
ａにセツトする。一方等しくなつた時又は加算器
出力が大きくなつた時は比較器CMPの出力によ
りフリツプフロツプ１０の出力をセレクトし、フ
リツプフロツプ７ａにセツトし、マルチプレクサ
４から特殊符号を読み出し可変長復号器５にセツ
トする。更に比較器出力はフリツプフロツプ７ｂ
にセツトされる。フリツプフロツプ７ｂの出力は
制御回路８並びにオアゲートOR、アンドゲート
AND１を介して、フリツプフロツプ３，１０に
入力する。制御回路８はフリツプフロツプ７ｂの
出力が入力されると、第４図に示す如き処理を行
なう。

すなわちａ図の熱く、n₁符号毎に特殊符号uw
を挿入して、送信すると仮定する。そして、前術
の如く、マルチプレクサ４から特殊符号uwを読
み出した場合、前回読み出した特殊符号からの符
号数を検定し、n₁であつた場合には可変長復号器
５内の符号長検出回路から特殊符号のビツト数を
強制的に出力する様にする。

これにより加算器出力は特殊符号の次の符号の
先頭ビツトのアドレスを示す様になる。

一方ｂ図の如く送出した符号数より受信した符
号数が少ない場合は、符号数の差（n₁−n₁′）だ
けアンドゲートAND２を閉じて、クロツクを禁
止し、加算器の更新を禁止する。そして可変長復
号器５への制御信号でn₁−n₁′個の符号を発生し
た時点で、符号長検出回路から特殊符号を強制的
に出力する。更にｃ図の如く、受信した符号数
n₁″がn₁より大きい場合は、可変長復号器から最
大固定符号長、図の例ではビツト数Ｋを連続し
て、次の特殊符号を検出するまで出力し、早読み
を行う。そして次の特殊符号を検出した時点で、
n₁−（n₁″−n₁＋n_x）符号だけ読取りを禁止する。

しかる後特殊符号のビツト数を出力させる。

(7) 発明の効果以上の如く本発明によれば、伝送路誤り等によ
り送信符号数と受信符号数に不一致が生じたと
き、解読開始ビツト位置を示す回路に特殊符号の
ビツト位置を入力することで誤りからの復帰が容
易になる。

【図面の簡単な説明】

第１図は、可変長符号は固定長符号に変換する
過程を示す図、第２図ａ，ｂ，ｃは従来の復号回
路及びその動作を示す図、第３図は本発明による
復号回路を示す図、第４図は本発明による復合回
路の動作を示す図である。図中２はバツフアメモリ、３，７ａ，７ｂ，１
０はフリツプフロツプ、４はマルチプレクサ、５
は可変長復号器、７は復号符号長管理回路、８は
制御回路、９は特殊符号検出回路である。

Claims

【特許請求の範囲】１可変長符号列に一定周期で特殊符号を挿入し
た可変長符号化信号列を受信バツフアに入力し、該受信バツフアから予め定められたビツト長ｋ
単位で読み出して保持回路で該予め定められたビ
ツト長ｋを連続して2k分保持し、マルチプレクサでは加算回路出力で示されるビ
ツト位置を先頭ビツトとして該予め定められたビ
ツト長単位で読み出し、ビツトパターンに応じて復号器により復号する
とともに各ビツトパターンに対応するビツト数を
該加算回路に入力して、前回のマルチプレクサか
らの読出し位置に加算することで可変長符号化信
号列を順次復号し、該特殊符号を検出して特殊符号の先頭ビツトの
該予め定められたビツト長内における位置を保持
し、比較器により、該加算回路出力と該特殊符号の
先頭ビツトの該予め定められたビツト長内におけ
る位置との比較を行ない、一致した時又は該加算器出力が大きくなつた時
に、該加算器に特殊符号の先頭ビツトの該予め定め
られたビツト長内における位置を設定し、前に特殊符号を検出してから復号された符号数
n′と特殊符号間に含まれるべき符号数ｎとの比較
を行ない、 n′がｎより小さい時、ｎとn′が等しくなるまで、該バツフアメモリか
らの読出しと、マルチプレクサからの読出し位置
の変更を停止し、 n′がｎより大きい時、可変長復号化器で復号化信号列を予め定められ
たビツト長単位で特殊符号を検出するまで読出
し、この後、前記予め定められたビツト長単位で読
取つた符号数をn^xとすると、2n−（n′＋n^x）で示
される符号数だけ符号の該バツフアメモリからの
読出しと、マルチプレクサからの読出し位置の変
更を停止するようにしたことを特徴とする復号化回路。