JPS58175366A - 復号化回路 - Google Patents
復号化回路Info
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- JPS58175366A JPS58175366A JP57057586A JP5758682A JPS58175366A JP S58175366 A JPS58175366 A JP S58175366A JP 57057586 A JP57057586 A JP 57057586A JP 5758682 A JP5758682 A JP 5758682A JP S58175366 A JPS58175366 A JP S58175366A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- Signal Processing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分計
本発明は、一定速度で受信した可変長符号化信号列を復
号するための復号化回路に関するものである。
号するための復号化回路に関するものである。
（２）技術の背景
１ｊｊｅ信号を符号化して伝送する時に帯域圧縮のため
に差分符号化方式が適用されている。この時差分に応じ
てビット長を変え艷に復号化を容易にするためにパター
ンも固定的に割当てて可変長の符号とし、送信する時は
、伝送連ｆｔ一定とする九めに固定長の符号とする方式
が実施されている０このことに第１図１−用いて説明す
る。（１）図の如く、養分が１＋１０″の時” ０００
１”、＋５の時”００１”、＋２（１）時＠０１’−２
０時”ＩＯ”、−１０ノ時＠１００１”と固定的にパタ
ーンを割当て、送信する時は例えば８ビツトの固定長と
して送信する。この固定長に変換する様子ｔ （ｂ）図
に示す。差分データｔ＠＋ｌｏ”。
に差分符号化方式が適用されている。この時差分に応じ
てビット長を変え艷に復号化を容易にするためにパター
ンも固定的に割当てて可変長の符号とし、送信する時は
、伝送連ｆｔ一定とする九めに固定長の符号とする方式
が実施されている０このことに第１図１−用いて説明す
る。（１）図の如く、養分が１＋１０″の時” ０００
１”、＋５の時”００１”、＋２（１）時＠０１’−２
０時”ＩＯ”、−１０ノ時＠１００１”と固定的にパタ
ーンを割当て、送信する時は例えば８ビツトの固定長と
して送信する。この固定長に変換する様子ｔ （ｂ）図
に示す。差分データｔ＠＋ｌｏ”。
”＋５”、 ”＋２″、−２″、 ”−１０’ノｌ
［Ｋ送るとすると、最初＃ｉ”＋１０”を表わす′″０
ｏ０１“と１＋５＠を表わす”００１’″と１＋２”を
表わす”０１“の内先頭の′″Ｏｍを送信バッファにセ
ットして送信する。
［Ｋ送るとすると、最初＃ｉ”＋１０”を表わす′″０
ｏ０１“と１＋５＠を表わす”００１’″と１＋２”を
表わす”０１“の内先頭の′″Ｏｍを送信バッファにセ
ットして送信する。
次は＋２を表わす１０１”の１１と１−２″ｔ−表わす
１１０″と−１０”を表わす１００１″を順に送信バッ
ファにセットする。
１１０″と−１０”を表わす１００１″を順に送信バッ
ファにセットする。
この様に固定長符号に変化して送信されたデータの＊号
は、パターンと差分とが対応しているので、パターンの
検出＋ｈなうことにより行なわれる０ （３）従来枝術及びｉｊ１題点 上記方式において、従来用いられている復号仕え 回路として、第１図に示す構成が提案されている〇すな
わち、図中１は入力端子、２はバッファメモリ、３は相
拡張回路、４はマルチプレクサ、５は可変長復号器、６
は出力端子、７け復号符号長管理回路である。
は、パターンと差分とが対応しているので、パターンの
検出＋ｈなうことにより行なわれる０ （３）従来枝術及びｉｊ１題点 上記方式において、従来用いられている復号仕え 回路として、第１図に示す構成が提案されている〇すな
わち、図中１は入力端子、２はバッファメモリ、３は相
拡張回路、４はマルチプレクサ、５は可変長復号器、６
は出力端子、７け復号符号長管理回路である。
パックァメモリハ入力端子１から入力された定速度の固
定符号を定速度のまま順次書き込みにビット（例えば８
ビツト）づつ並列に出方する様にする。相拡張回路３は
７リツプフロツプで構成され、バッファメモリ２から′
送′られて来る信号を交互に記憶し、２にビット分を並
列出力すゐ。マルチプレクサ４は、復号符号長管理回路
７がらの指示を受けて、相拡張回路３から送られてくる
２にビットの信号の中から次に復号されるべき符号を先
頭とする＠号系列をにビット分の形で並列に出力する。
定符号を定速度のまま順次書き込みにビット（例えば８
ビツト）づつ並列に出方する様にする。相拡張回路３は
７リツプフロツプで構成され、バッファメモリ２から′
送′られて来る信号を交互に記憶し、２にビット分を並
列出力すゐ。マルチプレクサ４は、復号符号長管理回路
７がらの指示を受けて、相拡張回路３から送られてくる
２にビットの信号の中から次に復号されるべき符号を先
頭とする＠号系列をにビット分の形で並列に出力する。
該マルチプレクサ４Ｆｉ、上記復号符号長管理回路７か
らの指示（シフト量）１が与えられると上記２にビット
の信号を例えば左方向に１ビｑゝ ット分ワイヤド論理によってシフトしにビットの信ｇを
並列に出力するようにされる。可変長復号ｔｉｓｔｉ、
マルチプレクサ４より出力された信号系タｔｉｔ−人力
して予め約束されている可変長符号パターンを検出し、
復号された符号を出力端子６に出力し、販出力された杓
−号の符号長を２Ｍｎビットで表して、復号符号長管理
回路７に送出する。例えば出力さｔた符号が５ビツトの
符号長をもっていれば「０１０１」の形で管理回路７に
送出する。
らの指示（シフト量）１が与えられると上記２にビット
の信号を例えば左方向に１ビｑゝ ット分ワイヤド論理によってシフトしにビットの信ｇを
並列に出力するようにされる。可変長復号ｔｉｓｔｉ、
マルチプレクサ４より出力された信号系タｔｉｔ−人力
して予め約束されている可変長符号パターンを検出し、
復号された符号を出力端子６に出力し、販出力された杓
−号の符号長を２Ｍｎビットで表して、復号符号長管理
回路７に送出する。例えば出力さｔた符号が５ビツトの
符号長をもっていれば「０１０１」の形で管理回路７に
送出する。
後号符号長ｆ＃埋回路７はそれ自体の出力値と可変長復
号器５から送られてくる信号と會加算する（ｎ＋１）ビ
ット加震器で構成され、その出力値即ち加算結果は相拡
張回路３の中に配憶されている信号の内で埃時点までに
信号芒れているビット数を表わしている。この加算器Ｇ
ｅｔ（ｎ＋１）ビットの２進数の杉でマルチプレクサ４
に送られ該マルチプレクサ４において制御信号として使
用される。
号器５から送られてくる信号と會加算する（ｎ＋１）ビ
ット加震器で構成され、その出力値即ち加算結果は相拡
張回路３の中に配憶されている信号の内で埃時点までに
信号芒れているビット数を表わしている。この加算器Ｇ
ｅｔ（ｎ＋１）ビットの２進数の杉でマルチプレクサ４
に送られ該マルチプレクサ４において制御信号として使
用される。
さらに復号符号長管理回路７の出力の内ｎビット目のイ
＝ｓはバッファメモリ２からの絖み出しクロックとして
用いられ、（ｎ＋１）ビット目であるＭＳＢＦ′ｉ相拡
張回鮎３に対するクロックとして使用される。なお上記
においてにビットは２（ｎ＋１）ビットであると考えて
よい。
＝ｓはバッファメモリ２からの絖み出しクロックとして
用いられ、（ｎ＋１）ビット目であるＭＳＢＦ′ｉ相拡
張回鮎３に対するクロックとして使用される。なお上記
においてにビットは２（ｎ＋１）ビットであると考えて
よい。
説明を判り易くするため、例を挙けて説明する。
今仮にバッファ・メモリ２に対して符号長「２」、「８
」、「５」、「４」、 ・の如き可変長符号がｌｉＫ
格納され、ファーストイン・ファーストアウト形式で出
力端子６から送出されてゆくものとし、ｎ＝３、Ｋ＝２
＝１６とする。
」、「５」、「４」、 ・の如き可変長符号がｌｉＫ
格納され、ファーストイン・ファーストアウト形式で出
力端子６から送出されてゆくものとし、ｎ＝３、Ｋ＝２
＝１６とする。
（１）この場合、上記符号長「２」、「３」、「５」、
「４」と「６」の最初の２ビツト分との１６ビツト分が
図示下段のフリラグ・フロップにセットされ、符号長「
６」の残る４ビツト、「１」、「４」、「７」の１６ビ
ツト分が図示上段の７リツプｅフロツプにセットされ、
マルチプレクサ４に供給される。
「４」と「６」の最初の２ビツト分との１６ビツト分が
図示下段のフリラグ・フロップにセットされ、符号長「
６」の残る４ビツト、「１」、「４」、「７」の１６ビ
ツト分が図示上段の７リツプｅフロツプにセットされ、
マルチプレクサ４に供給される。
（２）この場合復号符号長管理回路７の（ｎ＋１）ビッ
ト加算器の加算値は［０ＯＯＯＪであり、このためマル
チプレクサ４は０７フト即ち入力信号をシフトすること
なく上記最初の符号長「２」の可変長符号を先頭とする
１６ビツト分を復号器５に供給する。
ト加算器の加算値は［０ＯＯＯＪであり、このためマル
チプレクサ４は０７フト即ち入力信号をシフトすること
なく上記最初の符号長「２」の可変長符号を先頭とする
１６ビツト分を復号器５に供給する。
（３）この状態で可変長符号器５は先ず符号長１’２Ｊ
の符号を復号して出力端子６に出力する。このとき同時
に″ＯＩ角器５は（ｎ＋１）ビット加簀器に７ｔシて２
進数［００１０Ｊを供給する。
の符号を復号して出力端子６に出力する。このとき同時
に″ＯＩ角器５は（ｎ＋１）ビット加簀器に７ｔシて２
進数［００１０Ｊを供給する。
（４） こねにより（ｎ＋１）ビット加算器により加
算結果Ｆｉ［０００１Ｏ］となり、その旨はマルチプレ
クサ４に通知される。これによりマルチプレクサ４は入
力信号を２ビット分シフトした形で上記復号済みの符号
長「２」全除去して符号長「３」の可変符号會先顧とす
ゐ１６ビツト分を復号器５に供給する。
算結果Ｆｉ［０００１Ｏ］となり、その旨はマルチプレ
クサ４に通知される。これによりマルチプレクサ４は入
力信号を２ビット分シフトした形で上記復号済みの符号
長「２」全除去して符号長「３」の可変符号會先顧とす
ゐ１６ビツト分を復号器５に供給する。
（５）可変長復号器５は、これにより符号長「３」の符
号′ｆｒ後号して出力端子６に出力し、同時に（ｎ＋１
）ビット加ｊＩ器に対して２過数「０ＯＩＩＪを供給す
る。
号′ｆｒ後号して出力端子６に出力し、同時に（ｎ＋１
）ビット加ｊＩ器に対して２過数「０ＯＩＩＪを供給す
る。
（６） これによシ（ｎ＋１）ビット加算器による加
算結果Ｆｉｒ２Ｊ ＋ｒ３Ｊ即ち「００１０１」となり
、その旨はマルチプレクサ４ Ｋ通知されゐ。
算結果Ｆｉｒ２Ｊ ＋ｒ３Ｊ即ち「００１０１」となり
、その旨はマルチプレクサ４ Ｋ通知されゐ。
これによタマルチグレクサ４Ｆｉ上記と１Ｗｌｆ！ＩＩ
Ｋ入力傷４９′を５ビット分シフトした形で復号済みの
上記Ｏ！号長「２」と「３」とを除去して符号長「５」
の回置長符号を先−とする１６ビツト分を復号−５に供
給する０ （η 復号＠５Ｆｉ、これＫより符号長「５」の符号を
復号して出力端子６に出力し、同時に（ｎ−＋１）ビッ
ト加算器に対して２進数［０１０１Ｊを供給する。
Ｋ入力傷４９′を５ビット分シフトした形で復号済みの
上記Ｏ！号長「２」と「３」とを除去して符号長「５」
の回置長符号を先−とする１６ビツト分を復号−５に供
給する０ （η 復号＠５Ｆｉ、これＫより符号長「５」の符号を
復号して出力端子６に出力し、同時に（ｎ−＋１）ビッ
ト加算器に対して２進数［０１０１Ｊを供給する。
（８） これＫよＣ（ｎ＋１）ビット加算器による加
算結果はｒ５Ｊ ＋ｒ５Ｊ即ち「０１０１０ Ｊとなり
、その旨はマルチプレクサ４に通知される。
算結果はｒ５Ｊ ＋ｒ５Ｊ即ち「０１０１０ Ｊとなり
、その旨はマルチプレクサ４に通知される。
（９）このとき（ｎ＋１）ビット加算器の加算結果にお
いてｎビット目即ちこの場合４ビツト目が論理「１」に
変化するので、この条件によりバッファメモリ２にクロ
ックが供給されて読出しが行なわれる。このとき（ｎ＋
１）と、ト加算器の加算結果において（ｎ＋１）ビット
０卸ちＭＳＢＦｉ論理「０」Ｋあるので、図示下段の７
リツプ７０ツグに上記仮定した符号長「３」を先駒処す
る１６ビツト分がセットされる。
いてｎビット目即ちこの場合４ビツト目が論理「１」に
変化するので、この条件によりバッファメモリ２にクロ
ックが供給されて読出しが行なわれる。このとき（ｎ＋
１）と、ト加算器の加算結果において（ｎ＋１）ビット
０卸ちＭＳＢＦｉ論理「０」Ｋあるので、図示下段の７
リツプ７０ツグに上記仮定した符号長「３」を先駒処す
る１６ビツト分がセットされる。
（１＠ 上記（８）の処理においてマルチプレクサ４
には加算結果「０１０１０ Ｊが通知され、マルチグレ
クｆ４は上記と同様に上記符号長「４」の符号を先験と
する１６ビツト分を復号器５Ｖｃ供給する。
には加算結果「０１０１０ Ｊが通知され、マルチグレ
クｆ４は上記と同様に上記符号長「４」の符号を先験と
する１６ビツト分を復号器５Ｖｃ供給する。
（１リ 可変長復号器５Ｆｉ、これにより符号長「４
」の符号を復号して出力端子６に出力し、同時に（ｎ＋
１）ビット加算器に対して２進数「０１ｏＯ」を供給す
る。
」の符号を復号して出力端子６に出力し、同時に（ｎ＋
１）ビット加算器に対して２進数「０１ｏＯ」を供給す
る。
以上の様にして復号を行なう。
ところが、この回路では、伝送鮎でビット誤りが生じる
と、例えば符号長ｒ２Ｊの町ｆ長符号が、符号長「２」
では復号できないが符号長「３」。
と、例えば符号長ｒ２Ｊの町ｆ長符号が、符号長「２」
では復号できないが符号長「３」。
「４」の可蒼長符号としてｔ１号されることが生じる。
ところが、一度はたまたｔ復号化されても、次の相号か
らにパターンが一致しないので、復号さｈなくなってし
まう欠点がある。
らにパターンが一致しないので、復号さｈなくなってし
まう欠点がある。
（４）発明の１的
本発明は、上記の点に亀みてなされた吃ので、ビット−
まりが生じても（゛の敦及會できるだけ小さくできる復
号化回路を提供する仁と會１的とするものである。
まりが生じても（゛の敦及會できるだけ小さくできる復
号化回路を提供する仁と會１的とするものである。
（５）発明の偽成
上ｉｉＣ目的に、口」五長符号列に一足周期で％殊符号
ｒ挿入した１］変調符号化信号列を一定速度で受信バッ
ファで受信し、該受信バッファから予め定められたビッ
ト長単位で読み出して保持回路で保持し、加算回路出力
で示されるビット位置を先頭ビットとして読み出し、ビ
ットパターンに応じてｔ１４ｇｅにより復角するととも
に各ビットパターンに対応するビット数を該加算回路に
入力して、前回の読出し位置に加算し、骸特殊符号全検
出した時は、級力１算回路出力と該特殊符号の先験ビッ
トの該予め定められたビット長内における位置との比較
を行ない、一致した時又は該加Ｘ器出力が小さくなった
時に実際に伝送されたビットｎ′数と特殊符号間に含ま
れるべきビット数ｎとの比較を行ない、ｎ′がｎより小
さい時、ｎとｎ′が勢しくなるまで該保持回路からの読
出しを停止し ｎ／が大きい時は、前記予め定められた
ビット長単位で胱取りを次の特殊符号？検出するまで竹
ない、この時点でｎと前記予め定められたビット長単位
で胱堆りたビット数ｎ″とｎ’ −ｎの値を加算した櫨
とｎとの差のビット数だけＴＩＩｔ、取シ全停止する徐
にしたことを〜倣とする復号化回路によりて違成される
。
ｒ挿入した１］変調符号化信号列を一定速度で受信バッ
ファで受信し、該受信バッファから予め定められたビッ
ト長単位で読み出して保持回路で保持し、加算回路出力
で示されるビット位置を先頭ビットとして読み出し、ビ
ットパターンに応じてｔ１４ｇｅにより復角するととも
に各ビットパターンに対応するビット数を該加算回路に
入力して、前回の読出し位置に加算し、骸特殊符号全検
出した時は、級力１算回路出力と該特殊符号の先験ビッ
トの該予め定められたビット長内における位置との比較
を行ない、一致した時又は該加Ｘ器出力が小さくなった
時に実際に伝送されたビットｎ′数と特殊符号間に含ま
れるべきビット数ｎとの比較を行ない、ｎ′がｎより小
さい時、ｎとｎ′が勢しくなるまで該保持回路からの読
出しを停止し ｎ／が大きい時は、前記予め定められた
ビット長単位で胱取りを次の特殊符号？検出するまで竹
ない、この時点でｎと前記予め定められたビット長単位
で胱堆りたビット数ｎ″とｎ’ −ｎの値を加算した櫨
とｎとの差のビット数だけＴＩＩｔ、取シ全停止する徐
にしたことを〜倣とする復号化回路によりて違成される
。
（６）発明の実施例
本発明でに、送信側で一定周期毎に１特殊符号運びに％
殊符号間のビット数を示す符号ｔ７柳入し、この待株符
七倉輌出する毎に１保持ｌ路からめ読出し位置を補正す
る。
殊符号間のビット数を示す符号ｔ７柳入し、この待株符
七倉輌出する毎に１保持ｌ路からめ読出し位置を補正す
る。
以下第３図に従って説明する。
し１中８Ｆｉ制両回路、９＃′ｉ％株符号検出回路、７
ａ。
ａ。
７ｂ、ＩＯＨＯＨフリラグフロップＥＬＦｉセレクタ、
ＣＭ Ｐ ｈ比ｍｓ、０ＲＦｉ＃７ゲート、ＡＮＤＩ。
ＣＭ Ｐ ｈ比ｍｓ、０ＲＦｉ＃７ゲート、ＡＮＤＩ。
ＡＮＤ２はアンドゲートであり、ｗ７１．２図と同一部
材には同一符号を付与している。
材には同一符号を付与している。
動作を歌明すると、入力端子１がらの可変長符号列をバ
ッファメモリ２にストアし、フリップフロッグ３に出力
するとともにＶａ符号検出回路９に人力する。％泳杓号
は例えば１２ビツトで摘成し、そのパターンとしては、
ｒ １００００００００００１ Ｊとする。％殊符号
を検出していない時は、セレクタ５ＥＬｅ−を加ｘｉの
出力を７リツプフロツプ７ａにセットし、加算器にフィ
ードバックすゐとともにマルチプレクサ４に入力する。
ッファメモリ２にストアし、フリップフロッグ３に出力
するとともにＶａ符号検出回路９に人力する。％泳杓号
は例えば１２ビツトで摘成し、そのパターンとしては、
ｒ １００００００００００１ Ｊとする。％殊符号
を検出していない時は、セレクタ５ＥＬｅ−を加ｘｉの
出力を７リツプフロツプ７ａにセットし、加算器にフィ
ードバックすゐとともにマルチプレクサ４に入力する。
一方検出回路９で特殊符号を検出すると、検−出したこ
とを示すビットとにビット内での特殊符号の先頭ビット
の位ｔｋを７リツプフロツプ１ｏに★ッ卜する。そして
比較器ＣＭＰで加算器出方と７リツプフロツプにセット
した特殊符号の先願ビット位置とを比較する０加薯器出
方が小さい時は比較器ＣＭＰ出カにより、セレクタＳＥ
Ｌでは、加算器出力をセ□レクトし７リツグフロツプ７
ａＫセツトする。−去勢しくなった時又は加算器出力が
小さくなった時は比較餡ＣＭＰ出カにより７リツプフロ
ツプ１０の出刃をセレクトし、７す、プフロ、プ７ａＫ
セットし、マルチプレクｔ４から特殊符号′ｌｋｗｋ、
み出し可変長符号列６にセットする。
とを示すビットとにビット内での特殊符号の先頭ビット
の位ｔｋを７リツプフロツプ１ｏに★ッ卜する。そして
比較器ＣＭＰで加算器出方と７リツプフロツプにセット
した特殊符号の先願ビット位置とを比較する０加薯器出
方が小さい時は比較器ＣＭＰ出カにより、セレクタＳＥ
Ｌでは、加算器出力をセ□レクトし７リツグフロツプ７
ａＫセツトする。−去勢しくなった時又は加算器出力が
小さくなった時は比較餡ＣＭＰ出カにより７リツプフロ
ツプ１０の出刃をセレクトし、７す、プフロ、プ７ａＫ
セットし、マルチプレクｔ４から特殊符号′ｌｋｗｋ、
み出し可変長符号列６にセットする。
史に比ｆ器出力はフリップフロップ７ｂにセットされる
。フリップフロップ７ｂの出方は制御回路８並びにオア
ゲー）ＯＲ，アンドゲートＡＮＤＩ ’ｉ介して、フリ
ップフロッグ３．１０に人力する。
。フリップフロップ７ｂの出方は制御回路８並びにオア
ゲー）ＯＲ，アンドゲートＡＮＤＩ ’ｉ介して、フリ
ップフロッグ３．１０に人力する。
制御回路８ｉＪフリツプフｐツブ８の出方が入力される
と、第４図に示す如き処ｍを行なう。
と、第４図に示す如き処ｍを行なう。
すなわち（ａ）図の如く、ｎ１ビツト毎に！＃殊符号ｕ
ｗｔ−挿入して、送信すると仮定する。そして、前述の
如く、マルチプレクサ４がら％殊符号ＵＷを読み出した
場合、前回読出した特殊符号からのビット数を検足し、
ｎ１ビツトであった場合Ｋｔｉ、１’Ｌ＆長後号器５内
の符号長検出回路から特殊符号のビット畝ｆ強ｆｌｌＪ
的に出力する様にする。
ｗｔ−挿入して、送信すると仮定する。そして、前述の
如く、マルチプレクサ４がら％殊符号ＵＷを読み出した
場合、前回読出した特殊符号からのビット数を検足し、
ｎ１ビツトであった場合Ｋｔｉ、１’Ｌ＆長後号器５内
の符号長検出回路から特殊符号のビット畝ｆ強ｆｌｌＪ
的に出力する様にする。
これにより加算器出力は、特殊符号の次の符号の先頭ビ
ットのアドレスを示すｗになる。
ットのアドレスを示すｗになる。
一方（ｂＪ図の如く送出ビット数より受信したビット数
が少ない場合は、ビット数の差（ｎ＋ ｉ）だけアン
ドゲートＡＮＤ２ ’ｉ閉じて、クロックを禁止し、加
算器のＪｌ！新を禁止する。そして受信ビット数がｎｌ
になった時点で、符号長検出回路から％体符号のビット
数を強制的に出力する。史に（ｅ）図の如く、受信した
ビット数ｎｌ がｎｌ より大きい場合は、符号長検
出回路から最大固定符号長、図の例ではビット数Ｋｔ遅
続して、次の特殊符号を恨出するまで出力し、早読みを
行なう。そして久の％殊行号を検出した時点で、ｎ＋
（１Ｄｒ＋ｎｘ）ビットだけ読取９を禁止すゐ。
が少ない場合は、ビット数の差（ｎ＋ ｉ）だけアン
ドゲートＡＮＤ２ ’ｉ閉じて、クロックを禁止し、加
算器のＪｌ！新を禁止する。そして受信ビット数がｎｌ
になった時点で、符号長検出回路から％体符号のビット
数を強制的に出力する。史に（ｅ）図の如く、受信した
ビット数ｎｌ がｎｌ より大きい場合は、符号長検
出回路から最大固定符号長、図の例ではビット数Ｋｔ遅
続して、次の特殊符号を恨出するまで出力し、早読みを
行なう。そして久の％殊行号を検出した時点で、ｎ＋
（１Ｄｒ＋ｎｘ）ビットだけ読取９を禁止すゐ。
しかる後特殊符号のビット数を出力させる。
（７）発明の効果
以上の如く本発明によれば、特殊符号を一定周期で挿入
し、この特殊符号を検出すゐたびに１続出しアドルスを
一定の値にセットする様にしているため、ビット−ｉシ
による影響を従来に比較して少なくすることが可能とな
る。
し、この特殊符号を検出すゐたびに１続出しアドルスを
一定の値にセットする様にしているため、ビット−ｉシ
による影響を従来に比較して少なくすることが可能とな
る。
第１図は、可変長符号を固定長符号に変換する過程を示
す図、ｗ！、２図は従来のり号回路を示す図、第３図は
本発明による復号回路を示す図、第４図は本発明による
復号回路の動作を示す図である。 図中２Ｆｉ＝Ｑ）ファメモリ、３． ７ｍ、 ７ｂ、
１０はフリラグ１９１ツブ、４Ｆｉｗルチプレクサ、５
は可変長復号器、７は復号符号長管理回路、８は制（ｉ
Ｋｌ（ロ）路、９は特殊符号検出回路である。
す図、ｗ！、２図は従来のり号回路を示す図、第３図は
本発明による復号回路を示す図、第４図は本発明による
復号回路の動作を示す図である。 図中２Ｆｉ＝Ｑ）ファメモリ、３． ７ｍ、 ７ｂ、
１０はフリラグ１９１ツブ、４Ｆｉｗルチプレクサ、５
は可変長復号器、７は復号符号長管理回路、８は制（ｉ
Ｋｌ（ロ）路、９は特殊符号検出回路である。
Claims (1)
- 可変長符号列に一定周期で特殊符号を挿入した可変調符
号化信号列を一定速度で受信ノ（ツファで受信し、該受
信バッファから予め定められたビット長単位で読み出し
て保持回路で保持し、加算回路出力で示されるビット位
置を先−ビットとして絖み出し、ピットノ（ターンに応
じて復号器により復号するとともに各ピットノ（ターン
に対応するビット数を該加算回路に入力して、前回の吸
出し位置に加算し、ｔｆ％殊符号を検出した時は、比較
赫により、該加算回路出力と訪特殊符号の先餉ピッくな
った時に実際に伝送され九ビｒ）ｎ’数と特殊符号間に
含まれるべきビット数ｎとの比軟ｔｈないｎ′がｎよシ
小さい時、ｎとｎ′が等しくなるまで該保持回路からの
軌出し會停止し ｎ ／が大きい時は、前記予め定めら
れたビット長単位で読取ルを次の特殊符号を検出するま
で行ない、この時点でｎと前記予め定められたビット長
巣位で読取ったビット数ｎ＃とｎ’ −ｎの値を加算し
た値とｎとの差のビット数だｆｆａ取りを停止する様に
したことｔ４９黴とする復号化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57057586A JPS58175366A (ja) | 1982-04-07 | 1982-04-07 | 復号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57057586A JPS58175366A (ja) | 1982-04-07 | 1982-04-07 | 復号化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58175366A true JPS58175366A (ja) | 1983-10-14 |
| JPH0234508B2 JPH0234508B2 (ja) | 1990-08-03 |
Family
ID=13059945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57057586A Granted JPS58175366A (ja) | 1982-04-07 | 1982-04-07 | 復号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58175366A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04167624A (ja) * | 1990-03-22 | 1992-06-15 | Nippon Columbia Co Ltd | 符号変換方法 |
-
1982
- 1982-04-07 JP JP57057586A patent/JPS58175366A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04167624A (ja) * | 1990-03-22 | 1992-06-15 | Nippon Columbia Co Ltd | 符号変換方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0234508B2 (ja) | 1990-08-03 |
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