JPH0235382A - 集積回路の検査プログラムの作成方法及び集積回路の検査方法 - Google Patents
集積回路の検査プログラムの作成方法及び集積回路の検査方法Info
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- JPH0235382A JPH0235382A JP63183568A JP18356888A JPH0235382A JP H0235382 A JPH0235382 A JP H0235382A JP 63183568 A JP63183568 A JP 63183568A JP 18356888 A JP18356888 A JP 18356888A JP H0235382 A JPH0235382 A JP H0235382A
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- JP
- Japan
- Prior art keywords
- test
- program
- lsi
- tested
- integrated circuit
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- Testing Electric Properties And Detecting Electric Faults (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の目的
（産業上の利用分野）
本発明は、カスタムＩＣ等の集積回路の検査プログラム
の作成方法及び集積回路の検査方法に関するものである
。
の作成方法及び集積回路の検査方法に関するものである
。
（従来の技術）
一般に被検査ＩＣのテストは、入出力電流、入出力電圧
及び電源等の直流特性を評価するＤＣテストや時間軸特
性を検査するＡＣテスト、時間的に変化する論理記号を
パターン発生器から被検査ＩＣに入力してその出力特性
を評価するダイナミックファンクショナルテス１−１時
間的に変化しない論理記号を入力してその出力特性を評
価するスタティックファンクショナルテストなど各種の
テストからなる。そして、被検査ＩＣに対応した複雑な
検査パターンを予め設定し、テスタに接続されているフ
ァイルシステムに記憶させておき、その都度検査時に上
記検査パターンプログラムをロードして検査を行うのが
通例である。
及び電源等の直流特性を評価するＤＣテストや時間軸特
性を検査するＡＣテスト、時間的に変化する論理記号を
パターン発生器から被検査ＩＣに入力してその出力特性
を評価するダイナミックファンクショナルテス１−１時
間的に変化しない論理記号を入力してその出力特性を評
価するスタティックファンクショナルテストなど各種の
テストからなる。そして、被検査ＩＣに対応した複雑な
検査パターンを予め設定し、テスタに接続されているフ
ァイルシステムに記憶させておき、その都度検査時に上
記検査パターンプログラムをロードして検査を行うのが
通例である。
近年、ゲートアレーなどのカスタムＩＣが急速に普及し
、ニーズに合わせてＩＣの複雑化・個別化が一層進む傾
向にあるが、このようなカスタムＩＣの検査においても
、従来の検査ＬＳＩバタンの設計手順をもって対処して
おり、ＣＡＤシステムなどを用いて複雑な検査ＬＳＩパ
ターンを作成する場合においても、そのテスト用プログ
ラムの作成に非常に多くの日数をかけ、その内容によっ
ては結局不可能な場合も発生する。
、ニーズに合わせてＩＣの複雑化・個別化が一層進む傾
向にあるが、このようなカスタムＩＣの検査においても
、従来の検査ＬＳＩバタンの設計手順をもって対処して
おり、ＣＡＤシステムなどを用いて複雑な検査ＬＳＩパ
ターンを作成する場合においても、そのテスト用プログ
ラムの作成に非常に多くの日数をかけ、その内容によっ
ては結局不可能な場合も発生する。
又、」二記に対応して検査するステーションにおいても
、被検査ＩＣの入出力端子にテスタを結線して、前記の
テスト用プログラムに従い検査を行う。
、被検査ＩＣの入出力端子にテスタを結線して、前記の
テスト用プログラムに従い検査を行う。
（発明が解決しようとする課題）
しかしながら、顧客のニーズに合わせたカスタムＩＣの
一層の高集積化・個別化が進んだ現状では、既に個別の
カスタムＩＣに対応した検査パターンの設計は極めて困
難で、例えＣＡＤシステムを用いたとしても、時間的・
費用的に対応しきれず、莫大な検査コストがかかるとい
う課題がある。
一層の高集積化・個別化が進んだ現状では、既に個別の
カスタムＩＣに対応した検査パターンの設計は極めて困
難で、例えＣＡＤシステムを用いたとしても、時間的・
費用的に対応しきれず、莫大な検査コストがかかるとい
う課題がある。
しかも、カスタムＩＣは更に高集積化し複雑化してきて
おり、検査パターン設計も困難さを増しており、早暁不
可能に近くなるという課題がある。
おり、検査パターン設計も困難さを増しており、早暁不
可能に近くなるという課題がある。
本発明は、」二連の実情に鑑み発明されたもので、被検
査ＩＣのデス１〜パターンの設計を容易にし、カスタム
ＩＣなどの更なる高集積化にも十分対応し得る集積回路
の検査方法及びその検査プログラムの作成方法を提供せ
んとするものである。
査ＩＣのデス１〜パターンの設計を容易にし、カスタム
ＩＣなどの更なる高集積化にも十分対応し得る集積回路
の検査方法及びその検査プログラムの作成方法を提供せ
んとするものである。
（課題を解決するための手段）
本発明は、」二連の課題を解決するため、被検査ＩＣ用
の測定プログラムを予め複数の要素プログラムに分割し
て記憶させておき、被検査ＩＣに応して適宜に各要素プ
ログラムを選択・組合せて被検査ＩＣ用測定プログラム
を設定できる方法を採用した。
の測定プログラムを予め複数の要素プログラムに分割し
て記憶させておき、被検査ＩＣに応して適宜に各要素プ
ログラムを選択・組合せて被検査ＩＣ用測定プログラム
を設定できる方法を採用した。
また、集積回路の検査において、被検査ＩＣのパターン
の測定領域を複数に区分し、この各測定領域毎に検査す
る方法とした。このように分割された測定領域間の結線
は」二記測定領域とは別に検査するのが好ましい。
の測定領域を複数に区分し、この各測定領域毎に検査す
る方法とした。このように分割された測定領域間の結線
は」二記測定領域とは別に検査するのが好ましい。
更に、集積回路の検査において、被検査ＩＣのパターン
の測定領域の複数区分に対応して、被検査ＩＣのＡＣテ
ストの特性を劣化させることなくテストさせるために、
テスタの入力部の測定針の最短距離の位置に低負荷容量
のバッファ回路を設定すべく、テスト用のプローブカー
ドアッシィにテスト用バッファ素子を実装したテスト回
路の構成方法を採用した。
の測定領域の複数区分に対応して、被検査ＩＣのＡＣテ
ストの特性を劣化させることなくテストさせるために、
テスタの入力部の測定針の最短距離の位置に低負荷容量
のバッファ回路を設定すべく、テスト用のプローブカー
ドアッシィにテスト用バッファ素子を実装したテスト回
路の構成方法を採用した。
（作用）
被検査ＩＣのパターンの測定領域を複数に区分するので
、各々の測定領域においてはパターンの集積度は比較的
緩やかで画一的であり、予め複数の要素プログラムに分
割して記憶させた各種検査パターンを適宜選択組合せて
、被検査ＩＣに対応する測定プロクラムを作成し、この
作成した８１す定プログラムで検査し得る。従って、カ
スタムＩＣであっても速やかに検査用プログラムを設定
することが可能であり、要求に即応した検査を行うこと
ができ、被検査ＩＣに対応した複雑な検査パターンを多
くの日数をかけて設計する必要がない。
、各々の測定領域においてはパターンの集積度は比較的
緩やかで画一的であり、予め複数の要素プログラムに分
割して記憶させた各種検査パターンを適宜選択組合せて
、被検査ＩＣに対応する測定プロクラムを作成し、この
作成した８１す定プログラムで検査し得る。従って、カ
スタムＩＣであっても速やかに検査用プログラムを設定
することが可能であり、要求に即応した検査を行うこと
ができ、被検査ＩＣに対応した複雑な検査パターンを多
くの日数をかけて設計する必要がない。
なお、分割区分したパターン間の結線部分の検査は導通
の有無だけであるから、そのプログラム作成も非常に簡
単である。
の有無だけであるから、そのプログラム作成も非常に簡
単である。
（実施例）
以下１本発明の実施例を図面を参照しつつ説明する。
第１図は本発明の一実施例に係る集積回路においてｎ個
に区分されたＬＳＩのパターンのブロック図であり、Ｂ
、、Ｂ２・・・・Ｂｎの回路に区分できるものとする。
に区分されたＬＳＩのパターンのブロック図であり、Ｂ
、、Ｂ２・・・・Ｂｎの回路に区分できるものとする。
このとき、各ブロックＢ１゜Ｂ７・・・・Ｂｎのうちの
Ｌ□、Ｂ２・・・・Ｌｎは各々標準化された、すなわち
、既に要素回路として登録されているＬＳＩ又は簡単し
こテストプログラムが設定可能なＬＳＩとする。Ｇ、、
Ｇ２・・・Ｇｎは、各ブロックのＬＳＩ Ｌｌ、Ｂ２・
・・Ｌｎをテストする際に出力側をオーブンに設定する
ためのゲート回路とする。
Ｌ□、Ｂ２・・・・Ｌｎは各々標準化された、すなわち
、既に要素回路として登録されているＬＳＩ又は簡単し
こテストプログラムが設定可能なＬＳＩとする。Ｇ、、
Ｇ２・・・Ｇｎは、各ブロックのＬＳＩ Ｌｌ、Ｂ２・
・・Ｌｎをテストする際に出力側をオーブンに設定する
ためのゲート回路とする。
ＬＳＩＬ、をテストする時には、ゲー１〜Ｇ＋、＋６２
を開き、ＬＳＩＢ２をテストする時にはゲトＧ工、Ｇ３
を開く。同様にして、他のＬＳＩＬ３゜Ｂ４・・・・Ｌ
ｎについても各々周辺のゲート回路を開き、テストを実
行する。従って、被検査Ｌｓ■のテストプログラムの作
成は、■要素回路Ｌ１とゲート回路Ｇ工、Ｇ２、■要素
回路Ｌ２とグー１〜回路Ｇユ、Ｇ３、■・・・・の各デ
ス１〜プログラムを作成すれば完成することになる。又
、必要に従い、被検査ＬＳＩのスタティックファンクシ
ゴンテス１〜のテストプログラムのみ設定し、各ブロッ
ク間の結線チエツクができるようにすれば万全である。
を開き、ＬＳＩＢ２をテストする時にはゲトＧ工、Ｇ３
を開く。同様にして、他のＬＳＩＬ３゜Ｂ４・・・・Ｌ
ｎについても各々周辺のゲート回路を開き、テストを実
行する。従って、被検査Ｌｓ■のテストプログラムの作
成は、■要素回路Ｌ１とゲート回路Ｇ工、Ｇ２、■要素
回路Ｌ２とグー１〜回路Ｇユ、Ｇ３、■・・・・の各デ
ス１〜プログラムを作成すれば完成することになる。又
、必要に従い、被検査ＬＳＩのスタティックファンクシ
ゴンテス１〜のテストプログラムのみ設定し、各ブロッ
ク間の結線チエツクができるようにすれば万全である。
次に、上記において設定されたテストプログラムに従い
、テス１へを実行する際、被検査ＬＳ Ｉの各ブロック
のデス１−プログラムが早急にロー１＜でき、更に必要
によりユーザプログラムに従い自由にセレクトできるこ
とが重要である。第２図に本発明におけるテストプログ
ラムのファイル接続を含むテスタの系統図を示す。
、テス１へを実行する際、被検査ＬＳ Ｉの各ブロック
のデス１−プログラムが早急にロー１＜でき、更に必要
によりユーザプログラムに従い自由にセレクトできるこ
とが重要である。第２図に本発明におけるテストプログ
ラムのファイル接続を含むテスタの系統図を示す。
同図において、Ｔ１がテスタのメインプロセッサであり
、Ｔ３．Ｔ４がテスｌ〜プログラム用ファイルユニット
である。Ｔ２はプログラム編集用ＣＰＵユニットであり
、それに接続されている端末機により操作、表示される
。Ｔ□にて処理されたテストプログラムパターンは、パ
ターンジェネレータＴ５に送られ、更に各テストピンに
対応したパターンに変換されて、ドライバ／コンパレー
タユニッ１−Ｔ６に送られる。このドライバ／コンパシ
タユニットＴ６は、一般に被検査ＬＳＩの近くに設置さ
れ、ＬＳ丁をドライブし、その出力信号を受ける。本実
施例の場合、被検査ＬＳＩ用テストプログラムは、−括
してＴ４にファイルされ、Ｔ、との間はバス接続により
、ハイスピードでデータを転送することが可能な形式と
する。また、ファイルユニッ１−Ｔ３は、多品種ＬＳＩ
に対応して、必要な複数品種のテストプログラムをファ
イルする。
、Ｔ３．Ｔ４がテスｌ〜プログラム用ファイルユニット
である。Ｔ２はプログラム編集用ＣＰＵユニットであり
、それに接続されている端末機により操作、表示される
。Ｔ□にて処理されたテストプログラムパターンは、パ
ターンジェネレータＴ５に送られ、更に各テストピンに
対応したパターンに変換されて、ドライバ／コンパレー
タユニッ１−Ｔ６に送られる。このドライバ／コンパシ
タユニットＴ６は、一般に被検査ＬＳＩの近くに設置さ
れ、ＬＳ丁をドライブし、その出力信号を受ける。本実
施例の場合、被検査ＬＳＩ用テストプログラムは、−括
してＴ４にファイルされ、Ｔ、との間はバス接続により
、ハイスピードでデータを転送することが可能な形式と
する。また、ファイルユニッ１−Ｔ３は、多品種ＬＳＩ
に対応して、必要な複数品種のテストプログラムをファ
イルする。
上記本実施例による本発明のテストプログラムに従い被
検査ＬＳＩをテストする際には、Ｔ２にて設定されたユ
ーザプログラムに従い、Ｔ、にてＴ４のファイルデータ
を呼び出し、各ブロックのテストプログラム単位で順に
Ｔ５に転送することになる。
検査ＬＳＩをテストする際には、Ｔ２にて設定されたユ
ーザプログラムに従い、Ｔ、にてＴ４のファイルデータ
を呼び出し、各ブロックのテストプログラム単位で順に
Ｔ５に転送することになる。
第３図は、本発明の検査方法に従い、ウニハブ０−バに
てウエハテス１〜を実行したときのテスタ側の概略シー
ケンスフローチャートの一例を示し、１個の被検査ＬＳ
Ｉ（デバイス）をテストする際、ブロックＢ ｘ、
、 Ｂ ２・・・・Ｂｎに区分された要素テストプログ
ラムにより、各分割された要素回路を順にテストしてい
ることを示している。ブロックＢ１．Ｂ２・・・・Ｂｎ
の順でテストを実行し、その都度各要素回路周辺のゲー
ト回路を開放して、周辺の回路からの電気的影響を防ぐ
。ブロックＢｎのテスト終了後、ＬＳＩの入出力ピンの
みを使用してブロック間結線プログラムを走らせ、ファ
ンクションテス１へを実行する。これにより、１デバイ
スのＬＳＩのテストが完了することになる。
てウエハテス１〜を実行したときのテスタ側の概略シー
ケンスフローチャートの一例を示し、１個の被検査ＬＳ
Ｉ（デバイス）をテストする際、ブロックＢ ｘ、
、 Ｂ ２・・・・Ｂｎに区分された要素テストプログ
ラムにより、各分割された要素回路を順にテストしてい
ることを示している。ブロックＢ１．Ｂ２・・・・Ｂｎ
の順でテストを実行し、その都度各要素回路周辺のゲー
ト回路を開放して、周辺の回路からの電気的影響を防ぐ
。ブロックＢｎのテスト終了後、ＬＳＩの入出力ピンの
みを使用してブロック間結線プログラムを走らせ、ファ
ンクションテス１へを実行する。これにより、１デバイ
スのＬＳＩのテストが完了することになる。
本発明の構想に従い、集積回路をテストする場合は、被
検査ＬＳＩのパターンの集積度が高いほど、そのテスト
プログラムの作成及びテストに問題が発生した場合の対
応処置において効果があがる。この場合に、Ｂｊ、、Ｂ
２・・・・Ｂｎに区分された要素回路をテストするため
の入出力端子は、当然ウェハ上の内部パターン内に設定
され、更にテスト時の負荷容量は制限される。この負荷
容量の制限値は、その回路の規格により決定されるもの
であり、各ブロックＢ１．Ｂ２・・・・Ｂｎのナス１−
出力のリンギング現象を押える他、完成ＬＳＩのファン
クションテス１〜を行う時にテスト結果に支障を起こさ
せないためのものである。
検査ＬＳＩのパターンの集積度が高いほど、そのテスト
プログラムの作成及びテストに問題が発生した場合の対
応処置において効果があがる。この場合に、Ｂｊ、、Ｂ
２・・・・Ｂｎに区分された要素回路をテストするため
の入出力端子は、当然ウェハ上の内部パターン内に設定
され、更にテスト時の負荷容量は制限される。この負荷
容量の制限値は、その回路の規格により決定されるもの
であり、各ブロックＢ１．Ｂ２・・・・Ｂｎのナス１−
出力のリンギング現象を押える他、完成ＬＳＩのファン
クションテス１〜を行う時にテスト結果に支障を起こさ
せないためのものである。
第４図は、ウェハテストにおける被検査ＬＳＩ周辺の概
略構造図であり、図中１はテスタのドライバ／コンパレ
ータユニット（テストヘッド）、３はカードアダプタ・
・アラシイ、４はプローブカードであり、ウエハプロー
バのＸＹＺＯステージ７に設置された試料台６にバキュ
ームタイトされたＬＳＩウェハ５にプローブカード４の
針先がコンタクトされることを示している。この場合、
般にプローブカード４の４先からドライバ／コンパレー
タユニット１内のピンエレクトロニクスカド１−１のコ
ネクタまでの配線長さは約６０〜８０ｃｍとなる。従っ
て、使用する線材しこよっても差はあるが、数１．ＯＦ
Ｆの線路容量が負荷されるのは避けられない。本実施例
においては、この負荷容量を最大１０ＰＦ、およそ数Ｐ
Ｆに押えるために、第４図のカードアダプタ・アラシイ
３に数１００個のバッファ素子３−３を実装し、プロー
ブカド４の針先からテスタ側をみた場合の負荷容量を低
下させることができた。上述したように、被検査ＩＣを
複数に分割区分して検査するためには、被検査ＬＳＩの
内部にテスト用バットを設定し、それらのパッドにテス
タを接続して検査する必要があり、このため被検査ＬＳ
ＩのＡＣテストの特性を劣化させることなくテストさせ
るためには、テスタの入力部の測定ピンの最短距離の位
置に低負荷容量のこのようなバッファ回路を設定するの
が有効である。
略構造図であり、図中１はテスタのドライバ／コンパレ
ータユニット（テストヘッド）、３はカードアダプタ・
・アラシイ、４はプローブカードであり、ウエハプロー
バのＸＹＺＯステージ７に設置された試料台６にバキュ
ームタイトされたＬＳＩウェハ５にプローブカード４の
針先がコンタクトされることを示している。この場合、
般にプローブカード４の４先からドライバ／コンパレー
タユニット１内のピンエレクトロニクスカド１−１のコ
ネクタまでの配線長さは約６０〜８０ｃｍとなる。従っ
て、使用する線材しこよっても差はあるが、数１．ＯＦ
Ｆの線路容量が負荷されるのは避けられない。本実施例
においては、この負荷容量を最大１０ＰＦ、およそ数Ｐ
Ｆに押えるために、第４図のカードアダプタ・アラシイ
３に数１００個のバッファ素子３−３を実装し、プロー
ブカド４の針先からテスタ側をみた場合の負荷容量を低
下させることができた。上述したように、被検査ＩＣを
複数に分割区分して検査するためには、被検査ＬＳＩの
内部にテスト用バットを設定し、それらのパッドにテス
タを接続して検査する必要があり、このため被検査ＬＳ
ＩのＡＣテストの特性を劣化させることなくテストさせ
るためには、テスタの入力部の測定ピンの最短距離の位
置に低負荷容量のこのようなバッファ回路を設定するの
が有効である。
なお、同図中、３−１はテストヘット側のパフォーマン
スボード２にコンタクトするポゴピンボード、３−２は
テストするデバイス（被検査ＬＳＩ）の品種に対応して
配線される配線アラシイ、３−４はプローブカード４を
正接接続するコネクタボードであり、バッファ素子３−
３は、具体的にはコネクタボード３−４に実装される。
スボード２にコンタクトするポゴピンボード、３−２は
テストするデバイス（被検査ＬＳＩ）の品種に対応して
配線される配線アラシイ、３−４はプローブカード４を
正接接続するコネクタボードであり、バッファ素子３−
３は、具体的にはコネクタボード３−４に実装される。
このように、第４図に示すような構造にカー１−アダプ
タ・アラシイ３を設定すれば、性能上も満足できるパタ
ーン内部のテストが可能になる。
タ・アラシイ３を設定すれば、性能上も満足できるパタ
ーン内部のテストが可能になる。
発明の詳細
な説明したところから明らかなように、本発明方法によ
れば、カスタムＩＣ等の複雑化・個別化した被測定ＩＣ
であっても、その被測定ＩＣのテストパターンプログラ
ムの設計が極めて容易となり、速やかに作成することが
可能となる。また、テスタの構成及びカートアダプタ・
アラシイを本発明の方式に設定することにより、安定し
たテスト結果を得ることができる。従って、カスタムＩ
Ｃ等の集積回路の更なる高集積化にも十分対応して検査
し得る等の効果を有する。
れば、カスタムＩＣ等の複雑化・個別化した被測定ＩＣ
であっても、その被測定ＩＣのテストパターンプログラ
ムの設計が極めて容易となり、速やかに作成することが
可能となる。また、テスタの構成及びカートアダプタ・
アラシイを本発明の方式に設定することにより、安定し
たテスト結果を得ることができる。従って、カスタムＩ
Ｃ等の集積回路の更なる高集積化にも十分対応して検査
し得る等の効果を有する。
第１図は本発明に係る被検査ＬＳＩを区分した回路系統
の一実施例を示す回路系統図、第２図は本発明における
テスタ系統の一実施例を示す系統図、第３図は本発明に
おける被検査ＬＳＩのウェハテストの概略シーケンスフ
ローチャートの一例、第４図はウエハテス１〜における
被検査ＬＳＩ周辺の要部概略図である。 Ｌ１＋ Ｌ２ ” ・・Ｌｎ ；要素回路、Ｇ１．Ｇ２
・・・・Ｇｍ；各要素回路の周辺ゲート回路、Ｂ 、−
、Ｂ ２・・・Ｂｎ；区分したブロック、Ｔ、・・・・
メインプロセッサ、Ｔ２・・・・編集用ＣＰＵ、 Ｔ３
・・・・トータルテストプログラムファイルユニット、
Ｔ４・・・・被検査ＬＳＩ用テストプログラムファイル
ユニット、Ｔ５・・・・パターンジェネレータ、Ｔ６・
・・・ドライバ／コンパレータユニット、１・・・・ド
ライバ／コンパレータユニット（テストヘッド）、２・
・・・パフォーマンスポード、３・・・・カードアダプ
タ・アラシイ、３−１・・・・ポゴピンボード、３−２
・・・・品種対応の配線アラシイ、３−３・・・・実装
ブッファ素子、３−４・・・・コネクタボード、４・・
・・プローブカド、５・・・・被検査ＬＳＩウェハ、６
・・・・試料台、７・・・・ｘｙｚθステージ。
の一実施例を示す回路系統図、第２図は本発明における
テスタ系統の一実施例を示す系統図、第３図は本発明に
おける被検査ＬＳＩのウェハテストの概略シーケンスフ
ローチャートの一例、第４図はウエハテス１〜における
被検査ＬＳＩ周辺の要部概略図である。 Ｌ１＋ Ｌ２ ” ・・Ｌｎ ；要素回路、Ｇ１．Ｇ２
・・・・Ｇｍ；各要素回路の周辺ゲート回路、Ｂ 、−
、Ｂ ２・・・Ｂｎ；区分したブロック、Ｔ、・・・・
メインプロセッサ、Ｔ２・・・・編集用ＣＰＵ、 Ｔ３
・・・・トータルテストプログラムファイルユニット、
Ｔ４・・・・被検査ＬＳＩ用テストプログラムファイル
ユニット、Ｔ５・・・・パターンジェネレータ、Ｔ６・
・・・ドライバ／コンパレータユニット、１・・・・ド
ライバ／コンパレータユニット（テストヘッド）、２・
・・・パフォーマンスポード、３・・・・カードアダプ
タ・アラシイ、３−１・・・・ポゴピンボード、３−２
・・・・品種対応の配線アラシイ、３−３・・・・実装
ブッファ素子、３−４・・・・コネクタボード、４・・
・・プローブカド、５・・・・被検査ＬＳＩウェハ、６
・・・・試料台、７・・・・ｘｙｚθステージ。
Claims (3)
- （１）被検査ＩＣ用の測定プログラムを予め複数の要素
プログラムに分割して記憶させておき、被検査ＩＣに応
じて適宜に各要素プログラムを組合せて被検査ＩＣ用測
定プログラムを設定できるようにした集積回路の検査プ
ログラムの作成方法。 - （２）集積回路の検査において、被検査ＩＣのパターン
の測定領域を複数に区分し、この各測定領域毎に検査す
るようにした集積回路の検査方法。 - （３）集積回路の検査において、請求項２記載のパター
ンの測定領域の複数区分に対応して、テスト用のプロー
ブカードアッシィにテスト用バッファ素子を実装したテ
スト回路の構成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63183568A JPH0235382A (ja) | 1988-07-25 | 1988-07-25 | 集積回路の検査プログラムの作成方法及び集積回路の検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63183568A JPH0235382A (ja) | 1988-07-25 | 1988-07-25 | 集積回路の検査プログラムの作成方法及び集積回路の検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0235382A true JPH0235382A (ja) | 1990-02-05 |
Family
ID=16138084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63183568A Pending JPH0235382A (ja) | 1988-07-25 | 1988-07-25 | 集積回路の検査プログラムの作成方法及び集積回路の検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0235382A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04203987A (ja) * | 1990-11-29 | 1992-07-24 | Mitsubishi Electric Corp | 半導体電気特性検査装置 |
| JP2008537593A (ja) * | 2005-03-28 | 2008-09-18 | フォームファクター， インコーポレイテッド | ウエハのプローブ応用のアクティブ診断インターフェース |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61272668A (ja) * | 1985-05-29 | 1986-12-02 | Toshiba Corp | システムｌｓｉ |
| JPS62150182A (ja) * | 1985-12-25 | 1987-07-04 | Nec Corp | 集積回路の試験方式 |
-
1988
- 1988-07-25 JP JP63183568A patent/JPH0235382A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61272668A (ja) * | 1985-05-29 | 1986-12-02 | Toshiba Corp | システムｌｓｉ |
| JPS62150182A (ja) * | 1985-12-25 | 1987-07-04 | Nec Corp | 集積回路の試験方式 |
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| JPH04203987A (ja) * | 1990-11-29 | 1992-07-24 | Mitsubishi Electric Corp | 半導体電気特性検査装置 |
| JP2008537593A (ja) * | 2005-03-28 | 2008-09-18 | フォームファクター， インコーポレイテッド | ウエハのプローブ応用のアクティブ診断インターフェース |
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