JPH0235698A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0235698A JPH0235698A JP63186012A JP18601288A JPH0235698A JP H0235698 A JPH0235698 A JP H0235698A JP 63186012 A JP63186012 A JP 63186012A JP 18601288 A JP18601288 A JP 18601288A JP H0235698 A JPH0235698 A JP H0235698A
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- JP
- Japan
- Prior art keywords
- word line
- circuit
- fuse
- redundant
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体記憶装置の不良のメモリセルを救済する
ための冗長回路に間し、特に不良のワード線を置換する
タイプの半導体記憶装置のアクセスタイムの改善に関す
る。
ための冗長回路に間し、特に不良のワード線を置換する
タイプの半導体記憶装置のアクセスタイムの改善に関す
る。
［従来の技術］
まず、従来の半導体記憶装置について図面を用いて説明
する。第４図が従来のアドレス人力〜ワード線を示す回
路図、第５図が冗長回路図、第６図が第４図、第５図の
動作を説明するための波形図である。
する。第４図が従来のアドレス人力〜ワード線を示す回
路図、第５図が冗長回路図、第６図が第４図、第５図の
動作を説明するための波形図である。
第４図において、ＡＩ、 Ａ２． ・・・Ａｎはア
ドレス入力で、それぞれインバータ２段を有するアドレ
スバッファを持ち、その出力はＡＩ’ λ１’、 Ａ
２’、 Ａ２’、 ・＝Ａｎ’、 Ａｎ’となる。次に
そのアドレスバッファの出力はＮＡＮＤ回路で構成され
るＲＯＷ（ロウ）デコーダに入力される。ＲＯＷデコー
ダの出力はインバータ２段及び容量Ｃで構成されるデイ
レイ回路に入力される。デイレイ回路の出力及び後述す
るπニー信号を入力とするＮＯＲ回路がワード線駆動回
路で、出力がワード線ＷＬとなる。メモリセルはワード
線ＷＬ及びビット線対ＢＬ、！ｎにそれぞれ接続されて
おり、ビット線の終端にはビット線負荷回鮪が接続され
ている。
ドレス入力で、それぞれインバータ２段を有するアドレ
スバッファを持ち、その出力はＡＩ’ λ１’、 Ａ
２’、 Ａ２’、 ・＝Ａｎ’、 Ａｎ’となる。次に
そのアドレスバッファの出力はＮＡＮＤ回路で構成され
るＲＯＷ（ロウ）デコーダに入力される。ＲＯＷデコー
ダの出力はインバータ２段及び容量Ｃで構成されるデイ
レイ回路に入力される。デイレイ回路の出力及び後述す
るπニー信号を入力とするＮＯＲ回路がワード線駆動回
路で、出力がワード線ＷＬとなる。メモリセルはワード
線ＷＬ及びビット線対ＢＬ、！ｎにそれぞれ接続されて
おり、ビット線の終端にはビット線負荷回鮪が接続され
ている。
次に第５図の従来の冗長回路について説明する。
冗長ワード線使用判定回路は、ヒユーズ、インバータ、
Ｎチャンネル型パノｌ０９ＦＥＴ （Ｎへ＝Ｉ ＯＳ
）により構成され、冗長ワード線を使用する場合は、ヒ
ユーズを切断することにより、冗長ワード線判定回路の
出力が高レベルとなる。また冗長ワード線を開用しない
場合はその逆となる。
Ｎチャンネル型パノｌ０９ＦＥＴ （Ｎへ＝Ｉ ＯＳ
）により構成され、冗長ワード線を使用する場合は、ヒ
ユーズを切断することにより、冗長ワード線判定回路の
出力が高レベルとなる。また冗長ワード線を開用しない
場合はその逆となる。
冗長ワード線アドレス検出回路は、ヒユーズ、インバー
タ２段、Ｎチャンネル型ＭＯ５ＦＥＴ （ＮＭＯ９）３
個、Ｐチャンネル型ＭＯ５ＦＥＴ （ＰＭＯＳ）２個で
構成され、ヒユーズを切断するか、否かにより、不良と
なるアドレス番地をプログラムする。
タ２段、Ｎチャンネル型ＭＯ５ＦＥＴ （ＮＭＯ９）３
個、Ｐチャンネル型ＭＯ５ＦＥＴ （ＰＭＯＳ）２個で
構成され、ヒユーズを切断するか、否かにより、不良と
なるアドレス番地をプログラムする。
冗長ワード線使用判定回路及び冗長ワード線アドレス検
出回路の出力を入力とするＮ Ａ Ｎ Ｄ回路がある。
出回路の出力を入力とするＮ Ａ Ｎ Ｄ回路がある。
このＮＡＮＤ回路の出力を人力とするインバータが２個
有り、この出力がそれぞれ冗長ワード線ＲＷＬおよびπ
エフとなる。
有り、この出力がそれぞれ冗長ワード線ＲＷＬおよびπ
エフとなる。
次に第４図、第５図の動作について第６図の波形図を用
いて説明する。まずアドレス入力信号Ａ（ｉ＝１〜ｎ）
が時刻１０で反転すると、インバータのデイレイにより
時刻ｔ１でＡｉ’、Ａ、下が反転する。選択されたＲＯ
Ｗデコーダ、すなわち入力かすべて高レベルとなるＲ
ＯＷデコーダの出力は時刻ｔ２て高レベルから低レベル
に反転する。次にデイレイ回路の出力は時刻ｔ３で高レ
ベルから低レベルに反転し、時刻ｔ４でワード線ＷＬは
低レベルから高レベルに反転し、選択状態となる（図の
実線部分）。以上、アドレス入力から正規ワード線ＷＬ
が選択されるまでについて説明した。
いて説明する。まずアドレス入力信号Ａ（ｉ＝１〜ｎ）
が時刻１０で反転すると、インバータのデイレイにより
時刻ｔ１でＡｉ’、Ａ、下が反転する。選択されたＲＯ
Ｗデコーダ、すなわち入力かすべて高レベルとなるＲ
ＯＷデコーダの出力は時刻ｔ２て高レベルから低レベル
に反転する。次にデイレイ回路の出力は時刻ｔ３で高レ
ベルから低レベルに反転し、時刻ｔ４でワード線ＷＬは
低レベルから高レベルに反転し、選択状態となる（図の
実線部分）。以上、アドレス入力から正規ワード線ＷＬ
が選択されるまでについて説明した。
次に冗長ワード線ＲＷＬが選択される場合（図の破線部
分）は■が高レベルとなるため、第４図のワード線駆動
回路の出力は強制的に低レベルとなり、正規ワード線Ｗ
Ｌは低レベルの状態、すなわち非選択の状態を保持する
。
分）は■が高レベルとなるため、第４図のワード線駆動
回路の出力は強制的に低レベルとなり、正規ワード線Ｗ
Ｌは低レベルの状態、すなわち非選択の状態を保持する
。
ここで第４図におけるデイレイ回路が必要な理由につい
て説明する。アドレス人力Ａｉが反転してから、正規ワ
ード線ＷＬおよび■π信号が低レベルから高レベルに反
転するまでにはある一定の時間が必要であり、これらを
それぞれＴＷＬ、 ＴＲＥとする。もし、Ｔ〜ＶＬ＜
ＴＲＥなる関係がある場合、冗長ワード線Ｒ’、Ｖ Ｌ
を選択した場合、同時に正規ワード線ＷＬが選択されて
しまい、ワード線のマルチセレクトが発生し、問題とな
る。従って、Ｔ〜ＶＬ＞ＴＲＥの関係を保つ必要があり
、これに対応して第４図に示すデイレイ回路が必要とな
る。
て説明する。アドレス人力Ａｉが反転してから、正規ワ
ード線ＷＬおよび■π信号が低レベルから高レベルに反
転するまでにはある一定の時間が必要であり、これらを
それぞれＴＷＬ、 ＴＲＥとする。もし、Ｔ〜ＶＬ＜
ＴＲＥなる関係がある場合、冗長ワード線Ｒ’、Ｖ Ｌ
を選択した場合、同時に正規ワード線ＷＬが選択されて
しまい、ワード線のマルチセレクトが発生し、問題とな
る。従って、Ｔ〜ＶＬ＞ＴＲＥの関係を保つ必要があり
、これに対応して第４図に示すデイレイ回路が必要とな
る。
［発明が解決しようとする問題点コ
上述した従来の半導体記憶装置は、正規ワード線と冗長
ワード線とのマルチセレクトを避けるために、アドレス
人力〜ワード線間にデイレイ回路を設ける必要があり、
アクセスタイムが遅れるという欠点がある。
ワード線とのマルチセレクトを避けるために、アドレス
人力〜ワード線間にデイレイ回路を設ける必要があり、
アクセスタイムが遅れるという欠点がある。
〔発明の従来技術に対する相違点］
上述した従来の半導体記憶装置に対し、本発明はアドレ
ス人力〜ワード線間にデイレイ回路を設ける必要がなく
、アクセスタイムを速くすること［問題点を解決するた
めの手段］ 本発明の半導体記憶装置は、ワード線駆動回路とワード
線との間にヒユーズを挿入し、ワード線を予備のワード
線に置換する場合、ヒユーズを切断することを特徴とし
ている。
ス人力〜ワード線間にデイレイ回路を設ける必要がなく
、アクセスタイムを速くすること［問題点を解決するた
めの手段］ 本発明の半導体記憶装置は、ワード線駆動回路とワード
線との間にヒユーズを挿入し、ワード線を予備のワード
線に置換する場合、ヒユーズを切断することを特徴とし
ている。
［実施例］
次に、本発明について図面を参照して説明する。
第１図は本発明の第１実施例の回路図であり、第３図が
第１図の動作を説明するための波形図である。第１図に
おいて、従来例第４図と同一部分は同じ符号をつけてそ
の説明は省略する。従来例第４図から第１図への変更点
はデイレイ回路を削除し、ワード線駆動回路１をＮＯＲ
回路からインバータ１００，１０１に変更し、ワード線
駆動回路１とワード線との間にヒユーズ１０２，１０３
を挿入した点のみであ石。次に冗長回路（図示していな
い）は従来例第５図と全く同一であるため説明は省略す
る。
第１図の動作を説明するための波形図である。第１図に
おいて、従来例第４図と同一部分は同じ符号をつけてそ
の説明は省略する。従来例第４図から第１図への変更点
はデイレイ回路を削除し、ワード線駆動回路１をＮＯＲ
回路からインバータ１００，１０１に変更し、ワード線
駆動回路１とワード線との間にヒユーズ１０２，１０３
を挿入した点のみであ石。次に冗長回路（図示していな
い）は従来例第５図と全く同一であるため説明は省略す
る。
第３図の動作波形についても、従来例と同様であるので
、その説明は省略する。
、その説明は省略する。
次に、正規ワード線〜ＶＬを冗長ワード線Ｒ’、ＶＬに
置換する場合は、正規ワード線ＷＬに接続されたヒユー
ズを切断ずれはよい。従って、冗長ワード線Ｒ〜ＶＬが
選択された場合にも、正規ワード線は選択されず、ワー
ド線のマルチセレクトは発生しない。
置換する場合は、正規ワード線ＷＬに接続されたヒユー
ズを切断ずれはよい。従って、冗長ワード線Ｒ〜ＶＬが
選択された場合にも、正規ワード線は選択されず、ワー
ド線のマルチセレクトは発生しない。
以上のように本発明においては、デイレイ回路が無いに
もかかわらず、正規ワード線ＷＬと冗長ワード線Ｒ’ｖ
Ｖ Ｌとのマルチセレクトは発生しない。
もかかわらず、正規ワード線ＷＬと冗長ワード線Ｒ’ｖ
Ｖ Ｌとのマルチセレクトは発生しない。
第２図は本発明の第２実施例の回路図である。
この実施例ではワード線ＷＬにワード線フローティング
防止回路としてインバータ２個のフリップフロップを接
続しているため、ワードＸＷＬがフローティングになら
ないという利点がある。
防止回路としてインバータ２個のフリップフロップを接
続しているため、ワードＸＷＬがフローティングになら
ないという利点がある。
［発明の効果コ
以上説明したように本発明は、ワード線駆動回路とワー
ド線との間にヒユーズを挿入し、ワード線を予備のワー
ド線に置換する場合は、そのヒユーズを切断することに
より、デイレイ回路を用いることなしに、ワード線と予
備のワード線とのマルチセレクトを避けることが可能で
、アクセスタイムを高速にすることができる効果がある
。
ド線との間にヒユーズを挿入し、ワード線を予備のワー
ド線に置換する場合は、そのヒユーズを切断することに
より、デイレイ回路を用いることなしに、ワード線と予
備のワード線とのマルチセレクトを避けることが可能で
、アクセスタイムを高速にすることができる効果がある
。
第１図は本発明の第１実施例を示す回路図、第２図は本
発明の第２実施例を示す回路図、第３図は第１図の動作
波形図、第４図、第５図は従来例をそれぞれ示す回路図
、第６図は第４図、第５図の回路の動作を示す波形図で
ある。 １・・・・・・・・・・・・・ワード線駆動回路、１０
０、 １０１ ・・・・・・・インバータ、１０２．１
０３・・・・・・・ヒユーズ、ＢＬ、 丁■・・・・・
・・・・ビット線、ＷＬ・・・・・・・・・・・・正規
ワード線、ＲＷＬ・・・・・・・・・・・冗長ワード線
。
発明の第２実施例を示す回路図、第３図は第１図の動作
波形図、第４図、第５図は従来例をそれぞれ示す回路図
、第６図は第４図、第５図の回路の動作を示す波形図で
ある。 １・・・・・・・・・・・・・ワード線駆動回路、１０
０、 １０１ ・・・・・・・インバータ、１０２．１
０３・・・・・・・ヒユーズ、ＢＬ、 丁■・・・・・
・・・・ビット線、ＷＬ・・・・・・・・・・・・正規
ワード線、ＲＷＬ・・・・・・・・・・・冗長ワード線
。
Claims (1)
- 行方向と列方向とに配列された多数のメモリセルを有し
、不良のメモリセルが接続されているワード線を予備の
ワード線に置換することにより不良を救済することが可
能な冗長回路を有する半導体記憶装置において、ワード
線駆動回路と前記ワード線との間にヒューズを挿入し、
前記ワード線を予備のワード線に置換する場合、前記ヒ
ューズを切断することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63186012A JPH0235698A (ja) | 1988-07-26 | 1988-07-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63186012A JPH0235698A (ja) | 1988-07-26 | 1988-07-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0235698A true JPH0235698A (ja) | 1990-02-06 |
Family
ID=16180835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63186012A Pending JPH0235698A (ja) | 1988-07-26 | 1988-07-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0235698A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5568433A (en) * | 1995-06-19 | 1996-10-22 | International Business Machines Corporation | Memory array having redundant word line |
| US9283781B2 (en) | 2008-06-26 | 2016-03-15 | Sato Holdings Kabushiki Kaisha | Cutting apparatus |
-
1988
- 1988-07-26 JP JP63186012A patent/JPH0235698A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5568433A (en) * | 1995-06-19 | 1996-10-22 | International Business Machines Corporation | Memory array having redundant word line |
| US9283781B2 (en) | 2008-06-26 | 2016-03-15 | Sato Holdings Kabushiki Kaisha | Cutting apparatus |
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