JPH02356A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、半導体記憶回路装置、特に記憶情報の書き
込み及び消去が可能な半導体不揮発性記憶素子を使用し
た半導体記憶回路装置の如き半導体装置に関する。

半導体不揮発性記憶素子として、ゲート絶縁膜中のトラ
ップを利用する形式またはフローティングゲートを利用
する形式とされた絶縁ゲート電界（以下余白） 効果トランジスタが公知である。この種の絶縁ゲート電
界効果トランジスタにおいては、トンネル効果により、
またはアノ２（ランシエ降伏によって生じたホット・キ
ャリアにより上記ゲート絶縁膜中のトラップ又はフロー
ティングゲートに電荷が注入されろと、そのしきい値電
圧が一方の安定な値から他方の安定な値に変化する。上
記の一方のしきい値電圧となっている状態が例えば２進
信号の０と対応させられ、他方のしきい値電圧となって
いる状態が２進信号の１と対応させられる。

上記の電荷は適当な方法により除去することが可能であ
る。

従って、上記の種類の絶縁ゲート型電界効果トランジス
タは記憶情報の書き込み及び消去が可能な不揮発性記憶
素子として使用できる利点を持うている。

上記の半導体不揮発性記憶素子は、その複数個が例えば
半導体基板上に規則的に配置され、記憶情報の読み出し
もしくは書き込みのために選択される。

上記の半導体不揮発性記憶素子は、記憶情報の読み出し
に必要とされる信号レベルに対し、書き込み時に例えば
上記信号レベルの数倍にも達する高電圧の高レベル信号
を必要とする。

しかしながら、回路素子の特性によって信号レペンが制
限を受けることが有るので、半導体記憶回路装置は上記
の高レベル信号のために特に考慮された回路装置を必要
とする。

また、半導体記憶回路装置は、上記の高レベル信号を処
理する回路装置の使用によって全体の構成が複雑化する
ので、使用する半導体基板が大型化しないようにし、か
つ動作速度等の性能が害されないように考慮されなけれ
ばならない。

また、一方、かかる半導体回路装置は絶縁ゲート型電界
効果トランジスタを主体として実現されることが要求さ
れるが、回路構成及び機能向上のために一部バイポーラ
トランジスタを使用することも要求され、かかる半導体
回路装置を一枚の半導体基板に形成した所謂半導体集積
回路装置として実現することが要求される。そして、か
かる半導体集積回路装置としては製造プロセスの効率化
を図る必要があり、従ってできる丈簡単な製造プロセス
で上記電子回路を実現することが要求される。

従って、この発明の１つの目的は、半導体不揮発性゛記
憶素子を使用した動作速度の速い半導体記憶回路装置を
提供することにある。

この発明の他の目的は、半導体不揮発性記憶素子を使用
した小型化できる半導体記憶回路装置を提供することに
ある。

この発明の他の目的は、半導体基板上に、おいて個々の
回路装置が望ましい位置に配置された半導体記憶回路装
置を提供することにある。

この発明の他の目的は、ゲート絶縁膜のトラップを利用
する絶縁ゲート電界効果トランジスタのように電気的に
記憶情報の書き込み及び消去ができる半導体不揮発性記
憶素子を使用した新規な半導体記憶回路装置を提供する
ことにある。

この発明の他の目的は、電気的に記憶情報の書き込み及
び消去ができる半導体不揮発性記憶素子に達する構造と
された半導体記憶回路装置を提供することにある。

この発明の他の目的は、高電圧信号の処理に適する回路
装置を提供することにある。

この発明の他の目的は、破壊の起りにくい回路装置゛を
提供することにある。

この発明の他の目的は、バイポーラトランジスタと絶縁
ゲート型電界効果トランジスタを含む新規な回路装置を
提供することにある。

この発明の更に他の目的は、上記種々の電子回路装置を
実現するための半導体記憶回路装置の製造方法を提供す
ることにある。

以上述べた種々の本発明の目的及び構成は、以下の詳細
な説明及び添付図面より明らかとなるであろう。

以下、この発明を実施例に基づいて詳細に説明する。

特に制限されないが、以下の実施例においては、半導体
不揮発性記憶素子として、極めて薄いシリコン酸化膜（
ｏｗｉｄｅ　）と、この酸化膜Ω上に形成ナイトライド された比較的厚いシリコン窒化ｆｆ１（Ｎｉｔｒｉｄｅ
）との２層構造のゲート絶縁膜を持つ絶縁ゲート電界効
果トランジスタ（以下ＭＮＯ８と称する）を使用する。

このＭＮＯＳに対しては、記憶情報の書き込みだけでな
く消去も電気的に行なうことができる。

第１２図は、ＭＮＯＳの断面図を示している。

同図において、ｐ型シリコン領域１０表面に互いに隔て
られてｎ型ソース領域２及びドレイン領域３が形成され
、上記ソース・ドレイン領域２，３間のｐ型シリコン領
域１０表面に、例えば厚さ２０Ａのシリコン酸化膜４と
厚さ５００Ａのシリコン窒化膜５とからなるゲート絶縁
膜を介してｎ型多結晶シリコンからなるゲート電極が形
成されている。上記ｐ型シリコン領域１は、ＭＮＯＳの
基本ゲート領域を構成する。

消去状態もしくは記憶情報が曹き込まれていない状態で
は、ＭＮＯＳのゲート電圧ＶＧ対ドレイン電流ＩＤ特性
は、例えば第１３図の曲線へのようになっており、その
しきい値電圧は４ポルトの負電圧（以下−４Ｖのように
記する）になりている。

記憶情報の書き込み又は消去のために１ゲート絶縁膜に
は、トンネル現象によりキャリヤの注入が生ずるような
高電界が作用させられる。

書き込み動作において、基体ゲート１には、例えばはＶ
回路の接地電位のＯｖが印加され、ゲート６には、例え
ば＋２５Ｖの高電圧が印加される。

ソース領域２及びドレイン領域３には、書き込むべき情
報に応じてはｙＯｖの低電圧又は＋２０Ｖのような高電
圧が印加される。

ソース領域２とドレイン領域３との間のシリコン領域１
表面には、上記ゲート６の正の高電圧に応じてチャンネ
ル７が誘導される。このチャンネル７の電位はソース領
域２及びドレイン領域３の電位と等しくなる。

ソース領域２及びドレイン領域３に上記のようにＯｖの
電圧が印加されるとゲート絶ＭＭには上記ゲート６の高
電圧に応じた高電界が作用する。

その結果、ゲート絶縁膜にはトンネル現象によりチャン
ネル７からキャリアとしての電子が注入さｔＬ６．ＭＮ
Ｏ８１７）ＶＧ−ＩＤ特性は第１３図１１ｆｌｄＡから
Ｂに変化する。しきい値電圧は前記の一４■から例えば
＋１■に変化する。

ソース領域２及びドレイン領域３に上記のように＋２０
Ｖが印加された場合、ゲート６とチャンネル７との間の
電位差が数Ｖに減少する。このような低電位差では、ト
ンネル現象による電子の注入を起させるには不充分とな
る。そのため、ＭＮＯＳの特性は第１３図の曲線Ａから
変化しない。

半導体記憶回路装置においては、１つのディジット線に
複数のＭＮＯＳが結合される。上記の書き込み動作にお
いて、選択されるＭＮＯＳには上記のような電圧が印加
される。非選択とされるＭＮＯＳのゲートにははｙＯＶ
の電圧が加えられるかもしくはソース領域及びドレイン
領域に前記の＋２０Ｖのような高電圧が印加される。

記憶情報の消去は、ゲート絶縁膜に上記の書き込みにお
ける電界に対し逆方向の高電界を作用させることにより
行なわれる。この逆方向の高電界によりトンネル現象が
生じ、ゲート絶縁膜にキャリヤとしての正孔が流入され
る。前記の書き込み時に注入された電子が上記の正孔に
よって中和され、その結果ＭＮＯ８の特性は第１３図の
曲線Ｂから再び曲ａｈにもどされる。

この実施例に従うと、上記の消去のために１例えば基体
ゲート１にＯｖを加えながらゲート６に負の高電圧を加
える構成をとる代りに、後述からより明確になるように
ゲート６にＯｖを加えながら基体ゲートｌに＋２５Ｖの
ような正の高電圧を加える構成とする。上記のように基
体ゲート１に正の高電圧を加える構成とすることによっ
て、ゲート６に高電圧を印加するための回路構成を単純
にすることができるようになる。また、書き込み及び消
去のために同一極性の高電圧を利用できるようになり、
その結果、半導体記憶回路装置の外部端子数及び半導体
記憶回路装置を電動するための電源数を少なくできる。

ＭＮＯＳの特性が上記第１３図の曲線Ａ又はＢのいずれ
か一方になるので、ＭＮＯＳの記憶情報の読み出しは、
例えばゲート電圧ＶＧがＯｖであるときのソース・ドレ
イン間の導通状態を検出することにより行なわれる。単
一極性の信号により１つのディジット線に結合された複
数のＭＮＯ８の１つを選択できるようにするために、単
位の記憶要素（以下メモリセルと称する）は、第１４図
に等価回路を示すように、ＭＮＯ８ＱＩとこれに直列接
続されたスイッチ用絶縁ゲート電界効果トランジスタ（
以下スイッチ用ＭＩＳＦＥＴと称する）Ｑ２とから構成
される。読み出し時、ＭＮＯ８ＱＬのゲート電圧はＯｖ
に維持され、スイッチ用ＭＩＳＦＥＴのゲート電圧は、
選択信号によってＯｖ又は＋５■のような正電圧とされ
る。

第１図は、実施例の半導体記憶回路装置の回路を示して
いる。

この実施例の記憶回路は、Ｘデコーダ、Ｘデコーダ、制
御回路等の比較的低電圧の信号を形成する回路と、誉き
込み回路、消去回路等の比較的高電圧の信号を形成する
回路とを含んでいる。

特に制限されないが、上記の低電圧信号を形成する回路
のために電源端子ｖＣＣに、＋５ｖの低電源電圧が供給
される。上記電源電圧に応じて、低電圧信号のハイレベ
ルは、はｒ＋ｓｖとされ、ロウレベルははｙ回路の接地
電位のＯｖとされる。

上記書き込み回路、消去回路等の回路のために、回路装
置に高電圧端子ＶＰＰが設けられる。この高電圧端子■
ＰＰには、回路装置に書き込み動作をさせるとき及び消
去動作をさせるとき、はｙ＋２５Ｖのような高電圧が供
給される。上記の高電圧に応じて、高電圧信号のハイレ
ベルははｙ＋２５Ｖもしくは＋２０Ｖとされ、ロウレベ
ルははｒ。

Ｖとされる。

第１図において、ＭＡはメモリアレイであり、マトリク
ス配置されたメモリセルＭＳ１１ないしＭＳ２２を含ん
でいる。

同一の行に配置されたメモリセルＭＳＩＩ、ＭＳ１２の
それぞれのスイッチ用ＭＩＳＦＥＴＱ２のゲートは、第
２ワード巌Ｗ１１に共通接続され、それぞれのＭＮＯＳ
　Ｑ　１のゲートは、第２ワード線に共通接続されてい
る。同様に、他の同一の行に配置されたメモリセルＭＳ
　２１．　ＭＳ　２２ノｘイッチ用ＭＩＳＦＥＴ及びＭ
ＮＯ８のゲートはそれぞれ第１ワード線Ｗ２１．第２ワ
ード線Ｗ２２に共通接続されている。

同一の列に配置されたメモリセルＭＳＩＩ、Ｍ３２１の
スイッチ用ＭＩＳＦＥＴＱ２のドレインはディジット線
Ｄ１に共通接続され、ＭＮＯ３のソースは基準電位、１
ｉＥＤＩＫ共通接続されている。

同一に他の同一の列に配置されたメモリセルＭＳ１２、
ＭＳ２２のスイッチ用ＭＩＳＦＥＴのドレイン及びＭＮ
Ｏ８のソースはそれぞれディジット線り２．基準電位＠
ＥＤ２に共通接続されている。

この実施例に従うと、基体ゲートに正の高電圧を印加す
ることによってＭＮＯ８の記憶情報を消去する構成をと
るので、メモリセルを形成する半導体領域は、次に説明
するＸデコーダ、Ｘデコーダ等の周辺回路を形成する半
導体領域と電気的に分断される。上記の半導体領域は後
で説明するように、例えばｎ型半導体基板表面に形成さ
れたｐ型ウェル領域から構成される。

上記の消去のために、個々のメモリセルをそれぞれ独立
のウェル領域に形成したり、同じ行もしくは列に配置さ
れるメモリセルな共通のウェル領域に形成したりするこ
とができるが、この実施例では、メモリセルの全体すな
わちメモリアレイＭＡを１つの共通なウェル領域に形成
する。

第１図において、ＭＷＥＩ、Ｌは、メモリアレイＭＡの
共通の基体ゲートとしてのウェル領域に接続される。

上記第１ワード線Ｗｌｌ、Ｗ２１は、それぞれＸデコー
ダＭＤＩ、ＸＤ２の出力端子に接続され、ＩＥ２１７−
ド線Ｗ１２．　Ｗ２２ハ、誉き込みｒｍｍｗＡｌ、ＷＡ
２の出力端子に接続されている。

ＸデコーダＭＤＩは、図示のように、電源ＶＣＣと出力
端子との間に接続されゲート・ソース間が短絡されたデ
イプレッション型負荷ＭＩＳＦＥＴＱ３と、出力端子と
アース端子間に接続され、それぞれのゲートにアドレス
バッファＢＯないしＢ６からの非反転出力もしくは反転
出力を受けるエンハンスメントｆｆ１Ｍｌ５ＦＥＴＱ４
ないしＱ６とからなり、実質的にノア回路を構成してい
る。ＸデコーダＸＤＩは、選択され【いないときアドレ
ス入力線ａＯないしａ６の少なくとも１つにおける信号
のハイレベルにより、ワード線ＷｌｌにほぼＯＶのロウ
レベル信号を出力し、選択されたとき、アドレス入力線
ａＯないしａ６におけるすべての信号がロウレベルとな
り、はｒ５Ｖのハイレベル信号を出力する。

ＸデコーダＸＤ２は、接続するアドレス入力源が異なる
点を除いて上記ＸデコーダＸＤＩと同一構成にされる。

なお、第１図において、ＭＩＳＦＥＴＱ３のようなデイ
プレッション型ＭＩＳＦＥＴは、図示のようにエンハン
スメント型ＭＩＳＦＥＴと異なった記号で標記されてい
る。

書き込み回路ＷＡＩは、第１ワード線Ｗｌｌと出力端子
（第２ワード１ｆｄＷ１２）との間に直列接続されたＭ
ＩＳＦＥＴＱＩ５．Ｑ１６と、上記出力端子と書き込み
及び消去時に前記の＋２５Ｖの電圧が加えられる電源端
子ＶＰＰとの間に接続されたＭＩＳＦＥＴＱＩ９と、上
記出力端子と接地端子との間に直列接続されたＭＩＳＦ
ＥＴＱＩ７゜Ｑ１８とからなる。上記ＭＩＳＦＥＴＱＩ
５のゲートは書き込み制御線Ｗｌに接続され、ＭＩＳＦ
ＥＴＱＩ８のゲートは読み出し及び消去制御１ｖｐＫ接
続され、更にＭＩＳＦＥＴＱＩ６及びＱ１８のゲートは
電源端子ｖＣＣに接続されている。

後で説明する構成の制御回路ＣＲＬにより、誉き込み動
作以外において、上記書き込み制御縁Ｗノの信号ははｙ
Ｏｖのロウレベルとされ、制御線７下の信号ははＸ＋Ｓ
Ｖのハイレベルとされている。従りてＭＩＳＦＥＴＱＩ
　５はオフ状態にあり、これに対しＭＩＳＦＥＴＱｌＢ
はオン状態にある。出力端子（第２ワード１Ｗ１２）は
、直列接続のＭＩＳＦＥＴＱＩ１７とＱ１８とを介して
回路の接地端子に接続され１、そのためはｒｏｖにされ
る。

書き込み動作において、電源端子ＶＰＰに＋２５Ｖの高
電圧が加えられ、書き込み制御線ＷＩ！に、ＭＩ　５Ｆ
ＥＴＱＩ　５をオン状態にさせるようはｙ＋５ｖのハイ
レベル信号が加えられ、制御線ｖｐに、ＭＩ　５ＦＥＴ
ＱＩ　８をオフ状態にさせるようはｒｏｖの信号が加え
られる。

上記のＭＩ　５ＦＥＴＱＩ　５のオン状態とＭＩＳＦＥ
ＴＱＩ８のオフ状態とによって、第２ワード線Ｗ１２の
信号レベルが第１ワード線Ｗｌｌの信号レベルに応じて
決められるようになる。

すなわち、第１ワード１ｉＦＪＷ１１を選択するよう、
ＸデコーダＸＤ１の駆動用ＭＩＳＦＥＴＱ４ないしＱ６
がすべてオフ状態にされているなら、ＭＩＳＦＥＴＱＩ
６．Ｑ１５及び上記駆動用ＭＩＳＦＥＴＱ４ないしＱ６
の電流経路は構成されない。

従ッＹ−１第２’７−）’＃Ｗ１２に、はＭＩＳＦＥＴ
ＱＩ９を介しては父電源端子ＶＰＰの＋２５Ｖが現われ
る。すなわち、選択された第１ワード森にほに＋５Ｖが
加わることに対応して、選択されたワード線にはｒ＋２
５Ｖの電圧が加わることになる。

第一１ワード！！！Ｗｌ　１が非選択なら、すなわちＸ
デコーダＸＤＩの駆動用ＭＩＳＦＥＴＱ４ないしＱ６の
少なくとも１つがオン状態とされているなら、ＭＩＳＦ
ＥＴＱＩ６．Ｑ１５及び上記駆動用ＭＩＳＦＥＴＱ４な
いしＱ６を介して出力端子（第２ワード＃Ｗｔ２）を接
地する電流経路が形成される。その結果、上記出力端子
ははｙＯＶにされる。

上記書き込み回路ＷＡＩにおいて、ゲートに定常的に電
源電圧ｖＣＣを受けるＭＩＳＦＥＴＱＩ６、Ｑ１７は、
第２ワードＩＩＪＷ１２に加わる高電圧信号がＭＩＳＦ
ＥＴＱＩ　５又はＱ１８のブレークダウンによって制限
されてしまうことを防ぐために使用される。

すなわち、例えばＭＩＳＦＥＴＱｘ７を省略した場合、
ＭＩＳＦＥＴＱＩ８のドレインＤに第２ワード＄Ｗ１２
の高電圧（＋２５Ｖ）が印加されることＫなる。上記Ｍ
ＩＳＦＥＴＱＩ　８のゲートには、前記のように制御線
ｖｐからはｙＯｖの低電圧が加わっているので、このＭ
ＩＳＦＥＴＱＩ８のドレイン接合の囲りに広がるべき空
乏層が、ゲートの近傍においてこのゲートの低電圧によ
って制限されることになる。その結果、Ｍ　Ｉ　Ｓ　Ｆ
　ＥＴＱｌＢのドレイン接合は、比較的低電圧でブレー
クダウンするようになる。

図示のようＫＭＩＳＦＥＴＱＩ　７を設けると、ＭＩ　
５ＦＥＴＱＩ　８のドレインに加わる電圧は、電源電圧
ＶＣＣからＭＩＳＦＥＴＱＩ７のしきい値電圧だけ増加
した値の電圧にクランプされる。

その結果、ＭＩＳＦＥＴＱＩ　８のブレークダウンが防
止される。ＭＩＳＦＥＴＱＩ７は、そのゲートが電源■
ＣＣに接続されているので比較的高いドレイン耐圧を持
つことになる。

ＭＩＳＦＥＴＱＩ６も上記ＭＩＳＦＥＴＱＩ　７と同様
な理由により【使用される。

この実施例を従うと、前記のようなウェル領域を使用す
る構成が有効に利用される。

書き込み回路ＷＡＩにおける負荷ＭＩＳＦＥＴＱ１９は
、他のＭＩ　５ＦＥＴＱＩ　５ないしＱ１８などのＭ　
Ｉ　Ｓ　Ｆ　Ｅ　Ｔを形成するウェル領域に対し独立し
たウェル領域に形成される。すなわち、ＭＩＳ＝、ＦＥ
ＴＱ１９の基本ゲートは、他のＭＩＳＦＥＴの基体ゲー
トから電気的に分離される。

上記負荷ＭＩＳＦＥＴＱ１９は、図示のようにその基体
ゲートとソースとが短絡されており、基体ゲートからソ
ース・ドレイン間のチャンネルに高′亀圧が作用しない
ようにされている。

図示の接続に対し、基体ゲートが他のＭＩＳＦＥＴと同
様に接地端子に接続されている場合、出力端子（第２ワ
ード１Ｗ１２）で必要とする電圧が大きいので、基板バ
イアス効果によるＭ　Ｉ　８　ＦＥＴＱ１９のしきい値
電圧の増加が他の低電圧を処理するためのＭＩＳＦＥＴ
に比べて着るしく大きくなる。その結果、上記の出力端
子（第２ワード巌Ｗ１２）で必要とする電圧に対し、高
電圧端子ＶＰＰに供給する電圧を大幅に大きくしなけれ
ばならなくなる。

これに対し、図示の接続の場合、基体ゲートの電圧がソ
ースの電圧と等しくなるので、基板バイアス効果による
ＭＩＳＦＥＴＱＩ　９のしきい値電圧の増加を実質的に
無視できるようになる。その結果、高電圧端子ＶＰＰに
供給する高電圧を比較的小さくすることができるように
なる。

上記のように、高電圧端子ＶＰＰに供給する電圧を低下
させても良い構成とすることにより、この高電圧端子Ｖ
ＰＰが接続される各種のｐｎ接合の耐圧を異常に高くす
ることが必要なくなるかもしくはｐｎ接合における各種
の望ましくないリーク電流を減少させることができる。

さらに、高電圧端子ＶＰＰに接続する配線からの電界に
よって半導体表面に望ましくない寄生チャンネルが誘起
されてしまうことを防ぐことができる。

メモリアレイＭＡの各基準電位線ＥＤｔ、ＥＤ２は、書
き込み禁止回路ＩＨＡＩに接続されている。

書き込み禁止回路ＩＨＡＩにおいて、基準電位ＷＥＤ１
と接地端子との間に直列接続されたＭＩＳＦＥＴＱ２０
とＱ２１とが単位スイッチ回路を構成している。この単
位スイッチ回路におゆるＭＩＳＦＥＴＱ２１は制御回路
ＣＲＬから制御線ｒを介し【制御信号を受ける。上記制
御信号は、記憶情報の読み出し動作のとき上記ＭＩＳＦ
ＥＴＱれ、蓄き込み動作及び消去動作のときオフ状態と
するようＯｖのレベルとされる。

従って、上記単位スイッチ回路は、読み出し動作のとき
上記基準電位ａＥＤ１をはｙｏｖにする。

上記基準電位＃ＥＤ１と高電圧信号ＷＪＩＩＨＶとの間
にＭＩＳＦＥＴＱ２２が接続されている。上記高電圧信
号１ＩＨＶには、後述する書き込み禁止電圧発生回路Ｉ
ＨＡ２から、書き込み動作及び消去動作の時はＷ＋２０
Ｖの高電圧レベルとされ、読み出し動作のときはｒｏｖ
とされる信号が印加される。

従って、書き込み動作及び消去動作において、上記単位
スイッチ回路のＭＩ　５ＦＥＴＱ２１がオフ状態にされ
ると、基準電位線ＥＤＩには、Ｍ　ｌ５ＦＥＴＱ２２を
介して上記高電圧信号線ＩＨＶから高電圧が印加される
。

基準電位ｍＦＤ２と接地端子との間にはＭＩＳＦＥＴＱ
２３とＱ２４とからなる前記と同様な単位スイッチ回路
が接続され、基準電位線ＥＤ２とが接続される。

上記書き込み禁止回路ＩＨＡＩにおいて、ゲートに＋５
Ｖの１Ｊｔ詠電圧ＶＣＣを受けるＭＩＳＦＥＴＱ２０．
Ｑ２３＋−！、、基準電位）ＩＥＤＩ、ＥＤ２に上記の
ような高電圧が加えられるので、前記の誉ぎ込み回路Ｗ
ＡＩにおいて設けたＭＩＳＦＥＴＱＩ６．Ｑ１７と同様
な理由で使用される。

ＭＩＳＦＥＴＱ２２．Ｑ２５は、前記ＭＩＳＦＥＴＱ１
９と同様に、基板バイアス効果によるしきい値電圧の増
加を防ぎ、高電圧信号線ＩＨＶの高電圧に対し、基準電
位線ＥＤＩ、ＥＤ２の電圧が低下しないようにするため
に、独立のウェル領域に形成される。

メモリアレイＭＡの各ディジットｉＤ１．Ｄ２と共通デ
ィジットＷＪｃＤとの間にＹゲート回路ＹＧＯが接続さ
れる。

Ｙゲート回路ＹＧＯにおいて、ディジット線ＤＩと共通
デイツク）＃ｊＣＤとの間に直列接続されたＭＩＳＦＥ
ＴＱＩ　１とＱ１２とは単位ゲート回路を構成し、Ｙデ
コーダＭＤＩの出力に応じて上記ディジット線Ｄ１と共
通デイツク）ｉｃＤとを結合する。同様に、ＭＩＳＦＥ
ＴＱＩ　３とＱ１４とが他の単位ゲート回路を構成し、
この単位ゲート回路はＹデコーダＹＤ２の出力に応じて
デイツク）ｉＤ２と共通ディジット機を結合する。

書き込み動作時及び消去動作時に各ディジット線Ｄｉ、
Ｄ２に高電圧信号が現われるので、上記Ｙゲート回路Ｙ
ＧＯにおける単位スイッチ回路は。

図示のようにゲートに＋５■の１１源電圧を受けるＭＩ
ＳＦＥＴＱＩ２．Ｑ１４を使用する。

ＹデコーダＭＤＩ、ＹＤ２は、前記ＸデコーダＭＤＩ、
ＸＤ２と類似の構成とされ、アドレスバッファＢ７ない
しＢＩＯから出力するアドレス信号Ａ７ないしＡ１０の
非反転信号ａ７ないしａｌ。

及び反転信号ａ７ないしａｌｏを選択的に受けることに
より、それぞれの出力線Ｙｌ、Ｙ２に、選択時に＋５ｖ
のノ・イレペルとなり、非選択時ＫＯＶとなるデコード
１百号を出力する。

Ｙゲート回路ＹＧＯに接続した共通ディジット線ＣＤに
は、センス回路ＩＯ８及びデータ入力回路ＩＯＷが接続
される。

センス回路ＩＯ８は、図示のようにゲートソース間が接
続された負荷ＭＩＳＦＥＴＱ４７と、ゲ−）Ｋ制御Ｈｒ
からの信号を受けるスイッチＭＩＳＦＢＴＱ４８とから
なる。纒み出し動作において、ｓｒにおける信号が＋５
ｖのハイレベルとされることによって上記スイッチＭＩ
ＳＦＥＴＱ４８がオン状態とされる。

上記センス回路ＩＯ８の出力が、インバータエ１４．１
１５．ノア回路ＮＲ３，ＮＲ４及びＭＩＳＦＥＴＱ４９
．Ｑ５０からなる出力バッファ回路ＩＯＲに供給される
。

出力バッファ回路ＩＯＨにおいて、ノア回路ＮＲ３，Ｎ
Ｒ４のそれぞれの一方の入力端子は制御線Ｃ８Ｉに接続
されている。上記制ＨｉＣ８１の信号は、読み出し動作
時にＯｖのロウレベルとされ、書き込み及び消去動作時
に＋５Ｖのノ１イレベルとされる。上記ノア回路ＮＲ３
の他方の入力端子はインバータＩＮＩ　４の出力端子に
接続され。

ＮＲ４の他方の入力端子は上記インバータｌＮ１４の出
力を受けるインバータＩＮＩ　５の出力端子に接続され
ている。

従クズ、上記ノア回路ＮＲ３とＮＲ４は、読み出し動作
時に、互いに逆相の信号を出力する。直列接続されたＭ
ＩＳＦＥＴＱ４９とＱ５０とは、上記ノア回路ＮＲ３と
ＮＲ４とによってプッシュプル駆動される。

制御１ｃｓ１の信号がノ・イレベルなら、上記ノア回路
ＮＲ３とＮＲ４が、いずれもＯｖのロウレベル信号を出
力し、ＭＩＳＦＥＴＱ４９及びＱ５０の両方がオフ状態
にされる。上記出力パラフッ回路ＩＯＨの出力端子は、
入出力端子ＰＯＩＣ接続されている。上記のＭＩ　５Ｆ
ＥＴＱ４９及びＱ５０の同時のオフ状態において、出力
バラフッ回路はその出力インピーダンスが着るしく高く
なり、従って入出力端子ＰＯに加わる入力信号を制限し
ない。

上記出力２２７７回路ＩＯＲにおいて、電源端子ｖＣＣ
と出力端子との間に接続される上記ＭＩＳＦＥＴＱ４９
は、他のＭＩＳＦＥＴのウェル領域とは独立のウェル領
域に形成される。基体ゲートとしてのウェル領域は、そ
のソースに接続される。その結果、基板バイアス効果に
よるしきい値電圧の増加が実質的に無くなるので、出力
バッファ回路ＩＯＲは、はＳ：電源電圧■ＣＣのハイレ
ベル信号を出力できるようになる。

データ入力回路ＩＯＷは、図示のように入力バッファ回
路ＩＮＩ　６と、この人力バッファ回路の出力によって
制御されるＭＩ　５ＦＥＴＱ５１と、このＭＩＳＦＥＴ
Ｑ５１のドレインと共通デイツク）線ＣＤとの間に接続
され、ゲートに制御線Ｗｌからの信号を受けるＭＩ　５
ＦＥＴＱ５２とから構成されている。

書き込み禁止電圧発生回路ＩＨＡ２は、図示のようにＭ
ＩＳＦＥＴＱ２６ないしＱ３６から構成されている。上
記ＭＩＳＦＥＴＱ２６ないしＱ２８は、第１の高電圧イ
ンバータを構成し、制御線Ｗｌからの低電圧系の制御信
号を受けることにより、出力端子、すなわちＭＩＳＦＥ
ＴＱ２７のドレインに高電圧系の信号を出力する。図示
の接続によりその出力信号レベルはは％：ＯｖからＶＰ
Ｐまで変化する。ＭＩＳＦＥＴＱ２９ないしＱ３１は第
２の高電圧インバータを構成し、上記第１の高電圧イン
バータと同じ信号を受けることによりＭＩＳＦＥＴＱ３
０のドレインに高電圧系の信号を出力する。その出力信
号レベルははｒ＋５Ｖ（ＶＣＣ）からｖＰＰまで変化す
る。ＭＩＳＦＥＴＱ３２ないしＱ３６は、高電圧プッシ
ュプル回路を構成している。上記第１．第２の高電圧イ
ンバータ及びプッシュプル出力回路において制御信号を
受けるＭＩＳＦＥＴＱ２Ｂ、Ｑ３１．Ｑ３６とそれぞれ
の出力端子との間に接続され、ゲートに＋５ｖの電源電
圧を受けるＭＩＳＦＥＴＱ２７゜Ｑ３０．Ｑ３５は、前
記のＭＩＳＦＥＴＱ１６゜Ｑ１７等と同様に、回路の高
出力電圧を保証するために使用される。第１及び第２の
高電圧インバータにおける負荷ＭＩＳＦＥＴＱ２６．Ｑ
２９は、図示のように、基体ゲートがそれぞれのソース
に歩続され、基板バイアス効果による出力電圧の低下を
無くし、プッシュプル出力回路のＭＩＳＦＥＴＱ３３及
びＱ３２．Ｑ３４を充分に駆動できるように構成されて
いる。

上記プッシュプル出力回路において、ＭＩＳＦＥＴＱ３
２は、第１の高電圧インバータの出力がはｒｏｖである
ときにＭＩＳＦＥＴＱ３３のドレインに加わる電圧を制
限するために使用される。

すなわち、第１の高電圧インバータの出力がはｙＯｖで
あるとき、第２の高電圧インバータはその基準電位が＋
５ｖの低電圧とされているので、＋５ｖを出力する。そ
ノ結果、ＭＩ　５ＦＥＴＱ３２１７）ゲ−）Ｋ＋５Ｖが
印加され、ＭＩＳＦＥＴＱ３３のドレイン電圧が制限さ
れることになる。ＭＩＳＦＥＴＱ３４は、第１．第２の
高電圧インバータの出力が高電圧になったことにより出
力細工ＨＶが＋２０Ｖの高電圧にされた後、上記第１゜
第２の高電圧インバータの出力がはｙＯｖのロウレベル
になったとき、出力線ＩＨＶからＭＩＳＦＥＴＱ３３の
ソースに加わる高電圧を制限するために使用される。そ
の結果、スイッチ動作させられるＭＩ　５ＦＥＴＱ３３
のソース及びドレイン接合の不所望なブレークダウンが
防止される。

消去回路ＥＲ３は、ＭＩＳＦＥＴＱ４０ないしＱ４２か
らなるｉ％’！圧−（ｙパ−タと、ＭＩＳＦＥＴＱ４３
ないしＱ４６及びバイポーラトランジスタＱ４４とから
なるプッシュプル回路とによって構成されている。上記
高電圧インバータは、前記書き込み禁止電圧発生回路Ｉ
ＨＡ２と同様な構成とされている。

上記プッシュプル出力回路において、バイポーラトラン
ジスタＱ４４とＭＩ　５ＦＥＴＱ４３は並列接続され、
上記高電圧インバータの出力によって駆動される。メモ
リアレイを形成するウェル領域は、後で説明する回路装
置の構造から明らかなように、消去回路に対し、重い容
量性負荷を構成する。従って、消去回路ＥＲ３は、高速
の消去動作を行なわせるために、充分低い出力インピー
ダンス特性を持つことが必要とされる。バイポーラトラ
ンジスタは、半導体集積回路装置において、比較的小型
寸法（面積）で形成されてもＭＩＳＦＥＴに対し充分低
い動作抵抗特性を示す。従って、図示のようにバイポー
ラトランジスタＱ４４を出力トランジスタとする消去回
路ＥＲ３は、半導体集積回路装置に小面積で形成されて
もメモリアレイＭＡのウェル領域を充分高速で駆動する
。上記ＭＩＳＦＥＴとともに同一半導体基板上に形成さ
れるバイポーラトランジスタの構造、製法は後で説明さ
れる。

上記消去回路ＥＲ８において、バイポーラトランジスタ
Ｑ４４のみを使用する場合、このバイポーラトランジス
タのしきい値電圧（ベース・エミッタ間電圧）が、例え
ば０．６ｖあるので、ＭＩＳＦＥＴＱ４０ないしＱ４２
からなる上記高電圧インバータがはｙ電源電圧■ＰＰの
信号を出力しても出力ｍｌに出力される電圧信号が上記
トランジスタＱ４４のしきい値電圧だけ低下する。

図示の消去回路ＥＲ８は、基体ゲートが上記高電圧イン
バータの負荷ＭＩＳＦＥＴＱ４０の基体ゲートと一体に
され、この基体ゲートとともにゲートが上記負荷ＭＩＳ
ＦＥＴＱ４０のソース、すなわち高電圧インバータの出
力端子に接続されたデイプレッション型ＭＩ　５ＦＥＴ
Ｑ４３を上記バイポーラトランジスタＱ４４と並列に接
続している。上記ＭＩ　５ＦＥＴＱ４３は、基体ゲート
の高電位がはｙ電源電圧ＶＰＰまで上昇するので、基板
バイアス効果によるしきい値電圧の増加が実質的にない
、従りて、出力ｍｌにおける高電圧は、上記ＭＩ　５Ｆ
ＥＴＱ４３１Ｃよってはｒｖｔ源電圧ＶＰＰまで上昇さ
せられるようになる。

上記ＭＩＳＦＥＴＱ４３の基体ゲートは、図示の接続か
らそのソース、すなわち出力ＲＩＩＩＣ接続されても良
い、このよ５ＫＬだ場合でも基板バイアス効果による出
力線！の出力レベルが低下してしまうことを防ぐことが
できる。しかしながら、このようにすると、回路装置の
構造上、ＭＩＳＦＥＴＱ４０の基体ゲートとしてのウェ
ル領域とＱ４３の基体ゲートとしてのウェル領域とを共
通にできなく、互いに分離しなければならなくなる。

ウェル領域の相互に所定の間隔が必要であるので、必要
とする半導体基板の面積を増加させなげればならないと
いう不利益を生じる。

制御回路ＣＲＬは、インバータＩＮＩないし工Ｎ１２、
ナンド回路ＮＡＩないしＮＡ４、ノア回路ＮＲＩ、ＮＲ
２および直列接続のＭＩＳＦＥＴＱ３７ないしＱ３９か
らなる。この制御回路ＣＲＬは、外部端子ＰＧＭ、Ｃ８
及びＶＰＰＫそれぞれ書き込み制御信号、チップ選択信
号、舊き込み及び消去信号を受け、前記書き込み禁止電
圧発生回路Ｉ）（Ａ２からの出力信号を受けることによ
り線ｃ　ｓ　１＊　　ｒ　ｓ　ＷＪ　ｐ　Ｗ　ｌ及びｖ
ｐに制御信号を出力する。

上記端子ＶＰＰに供給される信号は前記書き込み回路Ｗ
ＡＩ、ＷＡ２、書き込み禁止電圧発生回路ＩＨＡ２及び
消去回路ＥＲ８に対する電源電圧として共用される＋２
５Ｖの高電圧系の信号である。

制御回路ＣＲＬは、上記端子ＶＰＰの信号が所定レベル
以上になりたときだけ省き込み又は消去動作の制御を行
なうよう、上記のようなＭＩＳＦＥＴＱ３７ないしＱ３
９からなるレベルシフト回路を含んでいる。

上記第１図の半導体記憶回路の動作は第２図ないし第４
図のタイミングチャートを使用して次のように説明され
る。なお、第２図は読み出し動作のタイミングチャート
を示し、第３図は消去動作のタイミングチャートを示し
ている。更に第４図は誓き込み動作のタイばングチャー
トを示している。

読み出し動作においては、端子ＰＧＭにおける書き込み
制御信号がはｙＯｖのロウレベルとされている。また端
子ＶＰＰは、はｒｏｖにされるかもしくはフローティン
グにされており、ゲートに＋５　Ｖ（７）を圧Ｖ　ＣＣ
を受はティるＭＩＳＦＥＴＱ３９のドレインにははｒｏ
ｖの賽き込み及び消去制御信号が現われている。

上記端子ＶＰＰＫおけるロウレベルの書き込み制御信号
及びＭＩ　５ＦＥＴＱ３９のドレインにおけるロウレベ
ルの書き込み及び消去信号により、制ａ騎、ｒ’、Ｗｌ
及びｖｐＫおける信号は、ハイレベルになっており、Ｗ
Ｊにおける信号はロウレベルになっている。

従って、メモリアレイＭＡの各基準電位線ＥＤ１．ＥＤ
２は書き込み禁止回路ＩＨＡＩによっては父Ｏ■にされ
ており、各第２ワード線Ｗ１２゜Ｗ２２も同様に書き込
み回路ＷＡＩ、ＷＡ２によってはｒｏｖにされている。

タイミングは特に制限されないが、例えば時刻１０にお
いて、アドレス入力端子ＡＯないしＡ１０における信号
が選択するメモリセルに対応してセットされる。例えば
、選択するメモリセルがＭＳｌｌであるとすると、アド
レスバッファＢＯないしＢ６の出力によってＸデコーダ
ＸＤ１の出力がハイレベルとなり、またアドレスデコー
ダＢ７ないしＢＩＯの出力によってＹデコーダＭＤＩの
出力がハイレベルとなる。

その結果、メモリセルＭＳＩＩのＭＮＯ８ＱＩのドレイ
ンと共通ディジット線ＣＤとの間にＭＩＳＦＥＴＱ　　
１．ＱＩＯ，ディジット線Ｄ１及びスイッチ用ＭＩＳＦ
ＥＴＱ２を介する電流経路が形成される。また、制御線
ｔにおける信号のハイレベルによって、共通ディジット
線ＣＤとセンス回路ＩＯ３の負荷ＭＩ　５ＦＥＴＱ４７
との間に電流経路が形成される。

メモリセルＭＳＩＩのＭＮＯＳ　Ｑ　１が第１３図Ａの
特性のようにオン状態となっているなら、センス回路Ｉ
Ｏ３の出力線は、上記電流経路とＭＮＯ８ＱＩを介して
接地されることなる。その結果、センス回路ＩＯ３の出
力線はロウレベルになる。

上記メモリセルＭＳＩＩのＭＮＯ３ＱＩが第１３図Ｂの
特性のようにオフ状態となりているなら、負荷ＭＩ　５
ＦＥＴＱ４７に対する電流経路が構成されず、その結果
、センス回路ＩＯ８の出力線はハイレベルとなる。

時刻ｔ１において、端子Ｃ８におけるチップ選択信号が
ハイレベルからロウレベルにされることによって、はｙ
同時刻ｔ２において制御線Ｃ８Ｉにおける信号がロウレ
ベルになる。その結果、出力バッファ回路ＩＯＲは、高
出力インピーダンス状態から上記センス回路ＩＯ８の出
力レベルに応じた信号を出力するようになる。例えばセ
ンス回路ＩＯ８がハイレベル信号を出力しているなら出
力バッファ回路ＩＯＲは、出力端子にハイレベル信号を
出力する。

時刻ｔ３においてチップ選択信号がロウレベルからハイ
レベルにもどると、はｙ同時刻ｔ４において制御線Ｃ８
１の信号がロウレベルからハイレベルになり、これに応
じて、出力バッファ回路■ＯＲは再び高出力インピーダ
ンス状態になる。

消去動作のために、予め端子ＶＰＰに＋２５Ｖの書き込
み及び消去信号が加えられ、端子Ｃ８にＯｖのロウレベ
ルのチップ選択信号が加えられる。

制御線７下における信号は、上記レベルのチップ選択信
号によってハイレベルとなっており、従って書き込み回
路ＷＡＩ、ＷＡ２は第２ワード線Ｗ１２．Ｗ２２をはｒ
ｏｖにしている。

第３図のように、時刻ｔｌｏにおいて書き込み制御信号
がハイレベルにされると、これに応じてナンド回路ＮＡ
４の出力がロウレベルになる。上記ナンド回路ＮＡ４の
ロウレベル信号により【消去回路ＥＲ８は、そのＭＩＳ
ＦＥＴＱ４２及びＱ４６がオフ状態となるので、出力線
ｌに＋２５の高電圧を出力する。

前記のように第２ワード線Ｗ１２．Ｗ２２における＜Ｋ
号がＯｖにされているので、消去回路ＥＲ８の出力によ
ってウェル領域ＷＥＬＬが＋２５Ｖの高電圧とされると
メモリアレイのＭ　Ｎ　ＯＳのゲート絶ＭＵに消去のた
めの高電圧が加えられることになる。

上記ウェル領域の正電圧は、メモリセルのＭＮＯ８Ｑ１
及びスイッチ用ＭＩ　５ＦＥＴＱ２のソース接合及びド
レイン接合を順方向にバイアスする方向にある。従って
、基準電位線ＥＤＩ、ＥＤ２、デイツク）鞠Ｄ１．Ｄ２
の少なくとも１つと回路の接地端子との間に電流経路が
形成されているとウェル領域に加えるべき電圧は低下し
てしまう。

図示の回路は、上記のウェル領域の電圧の低下を防ぐよ
う、次のように動作する。

制御線ｔｋおける信号は、上記時刻ｔｌｏとはｙ同じ時
刻ｔｌｌにおいて上記書き込み制御信号がハイレベルに
なることに対応してロウレベルになる。

上記制御ｍｒにおける信号によって書き込み禁止回路Ｉ
ＨＡＩのＭＩＳＦＥＴＱ２１．Ｑ２４及び書き込み禁止
電圧発生回路ＩＨＡ２のＭＩＳ、ＦＥＴＱ３６がオフ状
態とされる。その結果、メモリアレイの各基準電位線Ｅ
ＤＩ、ＥＤ２は夾質的に７０−ティングされる。

制御ａＷｌにおける信号は、チップ選択信号のロウレベ
ルに応じてロウレベルになりている。従って共通デイク
タ）線ＣＤに接続するデータ入力回路ＩＯＷにおゆるＭ
Ｉ　５ＦＥＴＱ５２はオフ状態にある。他方、上記共通
デイツク）ｉｃＤに接続するセンス回路ＩＯ８における
ＭＩＳＦＥＴＱ４８は、上記制御線ｒにおける信号によ
ってオフ状態になる。

共通ディジット１ｌｌｃＤの７０−ティングによりて、
Ｙゲー）ＹＧＯの動作Ｋかかわらずに、メモリアレイＭ
Ａの各デイツク）ＭＤＩ、Ｄ２はフローティングになる
。

時刻ｔｌｌにおいて、端子ＰＧＭにおける信号がロウレ
ベルにもどると、これに応じて、消去回路ＥＲ８の出力
もロウレベルにもどる。

消去動作が上記のように、チップ選択状態において行な
われるのに対し、書き込み動作はチップ非選択状態、す
なわち端子Ｃ８の信号のロウレベルにおいて行なわれる
。書き込み動作のために、予め端子ＶＰＰに＋２５Ｖの
書き込み及び消去信号が加えられる。

時刻ｔ２０において例えばメモリセルＭＳＩＩを選択す
るようアドレス信号ａがセットされる。

すなわち、ＸデコーダＸＤＩによって第１ワード線Ｗｌ
ｌがハイレベルとされ、ＹデコーダＭＤＩによってｉｙ
ｌがハイレベルとされる。

時刻ｔ２１において、書き込むべき情報が端子ＰＯに加
えられる。書き込むべき情報がＯなら、端子ＰＯはＯｖ
にされ、これに応じてデータ入力回路ＩＯＷのＭＩ　５
ＦＥＴＱ５１は、入力７１７７回路ｌＮ１６から＋５ｖ
のハイレベル信号を受け、オン状態となる。書き込む情
報が１、すなわち例えば＋５■なら、上記ＭＩＳＦＥＴ
Ｑ５　ｌは入力パッファ回路ＩＮＩ　６から出力するＯ
ｖによってオフ状態になる。

時刻ｔ２２において端子ＰＧＭの書き込み制御信号がハ
イレベルになると、制御回路ＣＲＬにおけるインバータ
ＩＮＩ、ＩＮ２及びノア回路ＮＲ２によって生ずる若干
の遅延時間の後の時刻ｔ２３に制御ａＹにおける信号が
ロウレベルになる。その結果、書き込み禁止回路ＩＨＡ
ＩのＭＩＳＦＥＴＱ２１．Ｑ２４、書き込み禁止電圧発
生回路工ＨＡ２のＭＩ　５ＦＥＴＱ３６及びセンス回路
ＩＯ８のＭＩ　５ＦＥＴＱ４８がオフ状態となる。

上記時刻ｔ２３から若干の遅延時間の後の時刻ｔ２４に
おいて、制御線Ｗｅの信号がロウレベルになる。上記制
御線Ｗｅの信号により、書き込み禁止電圧発生回路ＩＨ
Ａ２は線ＩＨＶにはｙ＋２０■の高電圧を出力するよう
になり、これに応じて、メモリアレイの各基準電位線Ｂ
ＤＩｐＥＤ２は上記の＋２０Ｖになる。

上記時刻ｔ２４とはｙ同時刻において、制＃線Ｗｅの信
号はハイレベルになる。これに応じて、データ入力回路
２０ＷのＭＩ　５ＦＥＴＱ５２がオン状態にされる。同
じ時刻において、書き込み回路ＷＡＩ、ＷＡ２のＭＩＳ
ＦＥＴＱＩ　５がオン状態にされる。

上記書き込み禁止電圧発生回路ＩＩ（Ａ２の出力線ＩＨ
Ｖの信号が充分に高電圧になると、この線ＩＨＶの信号
を受ける制御回路ＣＲＬは、時刻ｔ２５において制御線
ｖＰにロウレベルの信号を出力する。上記の制御線ｖＰ
における信号は次に説明するように、書き込み開始信号
とされる。上記のよ５に、線ＩＨＶの信号が充分な書き
込み禁止レベルとなった後に書き込み開始信号を出力さ
せる構成とすることにより、選択しないメモリセルに誤
って情報が書き込まれてしまうことを防止することがで
きる。

上記のように、制御ｉｖＰにおける信号がロウレベルに
なることによって、杏き込み回路ＷＡＩ。

ＷＡ２のＭＩＳＦＥＴＱＩ８はオフ状態になる。

書き込み回路ＷＡＩは、第１ワード１ｌＷ１１が選択さ
れはｒ＋５Ｖとされているので、第２ワード１Ｗ１２に
はＭ＋２５Ｖの高電圧を出力する。

書き込み回路ＷＡ２は、第１ワード線Ｗ２１が非選択で
ありほぼＯｖとされているのでこれに応じて第２ワード
ｍＷ２２にほぼＯｖを出力する。

選択すべきメモリセルＭＳＩＩにおけるＭＮＯ８ＱＩは
、スイッチ用ＭＩＳＦＥＴＱ２、ディジット線Ｄ１、Ｙ
ゲートＹＧＯのＭＩ　５ＦＥＴＱ１２、Ｑｌｌ、共通デ
ィジット線ＣＤ及びＭＩ　５ＦＥＴＱ５２を介して入力
パッファ回路ｌＮ１６の出力を受けるＭＩＳＦＥＴＱ５
１に結合される。薔き込むべき情報が１であるなら、上
記ＭＩＳＦＥＴＱ５１のオン状態によって、メモリセル
ＭＳ１１におけるＭＮＯ８ＱＩは、そのドレイン及びソ
ースがほぼ０■となり、そのゲート（第２ワード線Ｗ２
２）の高電圧によってゲート絶縁膜中に電子が注入され
る。書き込むべき情報が０であるなら、上記ＭＩＳＦＥ
ＴＱ５１のオフ状態によって上記メモリセルＭＳＩＩに
おけるＭＮＯＳ　Ｑ　１のソース及びドレインが前記書
き込み禁止′ば圧発生回路ＩＨＡ２の＋２０Ｖにされる
。従って上記のような電子は注入されない。同一デイツ
ク）？ｆｓＤ１に結合される他の行のメモリセルＭＳ２
１には、第２ワード線Ｗ２２の信号が前記のようにほぼ
Ｏｖとされるので、情報は書き込まれない。

他のデイツクｌＤ２は、対応するＹゲートＹＧＯＫおけ
るＭＩＳＦＥＴＱＩ　３がオフ状態であるので、書き込
み禁止電圧発生回路ＩＨＡ２の出力によって＋２０ＶＩ
Ｃ維持される。

端子ＰＧＭにおける書き込み制御信号が時刻ｔ２６にお
いてロウレベルになると、第３図に示すように、それぞ
れ時刻ｔ２７．ｔ２８．ｔ２９において制御線ｖＰ、ｗ
ｅ、ｒにおける信号がハイレベルとなる。それに応じて
、第２ワード線ｗ　１２、基準電位１ＥＤ１の信号もほ
ぼＯになる。

本発明の半導体記憶回路は、例えば１６にビットのよう
な比較的大容量にされ得る。

第５図は、第１図の回路を使用した半導体記憶回路のブ
ロック図を示している。

第５図において、メモリアレイＭＡは、例えば１２８行
×１２８列に配置された１６３８４個のメモリセルを含
んでいる。上記メモリアレイＭＡに対し、アドレスバッ
ファＢＯないしＢ６からの７ビツトのアドレス入力信号
を受けることにより１２８のメモリセル行を選択するＸ
デコーダＸＤが設けられる。また、メモリセル列の１６
個ずつを選択する８個のＹゲー）ＹＧＯないしＹＯ２が
設けられ、これらのＹゲートは、アドレスバッファＢ７
ないしＢＩＯからの４ビツトのアドレス入力信号を受け
るＹデコーダＹＤによって制御される。上記ＹゲートＹ
ＧＯないしＹＯ２に対応して、それぞれ第１図のような
センス回路、出力バッファ回路及びデータ入力回路を含
む入出力回路ＩＯないしＩ７が設けられている。各メモ
リセル列のそれぞれに対応して第１図のよ５なＭＩ　５
ＦＥＴＱ２０ないしＱ２２を含み、かつ１個の書き込み
禁止電圧発生回路を含む書き込み禁止回路ＩＨＡが設げ
られ、メモリセル行に対応して書き込み回路ＷＡが設げ
られる。更に、制御回路ＣＲＬ及び消去回路ＥＲ８が設
けられる。

従って、第５図の半導体記憶回路は、１１ビツトすなわ
ち２０４８個の番地に８ビツトの情報を記憶する。

上記のように・メモリセルをＭＮＯ８とスイッチ用ＭＩ
ＳＦＥＴとによって構成し、Ｘデコーダと書き込み回路
とを相互において独立の回路とすることによって、Ｘデ
コーダの構成を単純にすることができる。そのため、Ｘ
デコーダによるワード線の選択を高速化することが容易
になり、高速動作の記憶回路を提供することができるよ
うになる。

書き込み禁止回路におけるＭＩＳＦＥＴＱ２２゜Ｑ２５
のソースは、第１図のように基準電位ｉ！ｉ！１ｌＥＤ
ｉ、ＥＤ２に接続される代りに例えばデイツク）線Ｄ１
１、Ｄ２に接続されても良い、上記のようにした場合で
もメモリアレイに書き込み禁止電圧を供給することが可
能である。しかしながら、上記のようにすると、各ディ
ジット線ＤＩ、Ｄ２に上記ＭＩＳＦＥＴＱ２２．Ｑ２５
の接合容量、配線容り等の浮遊容量が結合することにな
り、その結果記憶情報の読み出し時及び書き込み時に、
各家イジツト憩の信号変化速度が制限されるので注意が
必要となる。第１図のようにＭＩＳＦＥＴＱ２２．Ｑ２
５を基準電位１１ｉ１ＥＤ１．ＥＤ２に接続する場合、
ディジット線の信号変化速度を大きくすることができる
。

上記のような各回路は、半導体集積回路技術によって、
１つの半導体基板上に形成される。

この発明に従うと、上記のような各回路は、回路特性を
制限しないようにし、また使用する半導体基板の大きさ
を増加させないような配置において半導体基板上に形成
される。

第６図は、シリコン基板１上に形成される各回路及び配
線のための領域のパターンを示している同図において、
ＸデコーダＸＤが基板１０表面の中央に配置されている
。メモリプレイは、ＭＡｌとＭＡ２の２つに分けられ、
その一方ＭＡＩは上記ＸデコーダＸＤの左側に配置され
、他方ＭＡ２は右側に配置されている。

上記メモリアレイＭＡＬをはさんだ左側には書き込み回
路ＷＡａが配置され、同様にメモリアレイＭ、Ａ　２を
はさんだ右側に書き込み回路ＷＡ６が配置されている。

メモリアレイＭＡＬの上方にはＹゲートＹＧａが配置さ
れ、同様にメモリアレイＭＡ２の上方にはＹゲー）ＹＧ
ｂが配置されている。上記Ｙゲー）ＹＧａとＹＧｂとの
中間、すなわちＸデコーダＸＤの上方には、Ｙデコーダ
ＹＤが配置されている。

上記メモリアレイ、Ｘデコーダ、書き込み回路。

Ｙゲート及びＸデコーダの周辺は打点で示したような配
線領域ＷＩＲとされている。

配線領域ＷＩＲをはさんで上記メモリアレイＭＡｌ、Ｍ
Ａ２のそれぞれの下方には、書き込み禁止回路ＩＨＡａ
、ＩＨＡｂが配置されている。

基板１０表面の周囲には、入出力回路ＩＯ，制御回路Ｃ
ＲＬＩ及びＣＲＬ２．入力バッ７ア回路ＡＩないしＡ１
２が配置されている。また、上記周囲には、各種の入力
端子、出力端子を回路装置外の端子に接続するためのボ
ンディングバラ）Ｐ工ないしＰ２６が配置されている。

前記第５図の回路を構成するために、メモリアレイＭＡ
　１及びＭＡ２は、それぞれ１２８行Ｘ６４行の大きさ
とされる。メモリアレイＭＡＬとＭＡ２の対応する第１
ワード祿は、ＸデコーダＸＤによって同時に選択される
ようＫされる。上記Ｘデコーダｘｂの入力線は、配線領
域ＷＩＲの配線を介して、上記基板１の周囲に配置され
た入力バッファ回路に接続される。

ＹゲートＹＧａとＹＧｂとは、ＹデコーダＹＤの出力に
よって同時にそれぞれ対応するメモリアレイＭＡＩ、Ｍ
Ａ２のディジット線を選択するようにされている。上記
Ｙゲー）ＹＧａ、ＹＧｂは、配線領域ＷＩＲの配線を介
して入出力回路工０に接続される。

書き込み禁止回路ＩＨＡａ及びＩＨＡｂは、それぞれ配
線領域ＷＩＲの配線を介して対応するメモリアレイＭＡ
Ｉ、ＭＡ２の基準電位線に接続される。

前記のように、この発明の実施例では、メモリプレイ及
びその周辺回路のためにウェル領域を使用する。

第７図は、第６図の回路配置に対応して、シリコン基板
１０表面に形成されるウェル領域のパターンを示してい
る。第８図は、上記第７図のＡ−Ａ視断面図を示してい
る。

第７図、第８図において、メモリアレイを形成するため
に、ｎ型シリコン基板１の表面にそれぞれ独立したＰ温
つェル領域１０ａ、１０ｂが形成されている。

上記ウェル領域１０　ａ、　　１０　ｂの周囲には、こ
れと離されてＸデコーダ、Ｙデコ〒ダ、Ｙゲート。

書き込み回路、書き込み禁止回路、入出力回路。

入力バッファ回路及び制御回路等の周辺回路を形成する
ためのＰ型りエル領域１１が形成されている。

第７図の上方には、紙面の都合上大きい大きさで示され
ているが、第１図の出力２２７７回路ＩＯＲにおけるＭ
Ｉ　５ＦＥＴＱ４９のようにソースと基体ゲートとを接
続するＭＩＳＦＥＴを形成するために、上記のＰ型ウェ
ル領域１１から離されて独立したＰ型ウェル領域１１ａ
ないしｌｌｂが形成されている。

上記Ｐ型ウェル領域１０ａの左側及び１０ｂの右側には
、同様に第１図の書き込み回路ＷＡＩにおけるＱ１９の
ようなＭＩＳＦＥＴを形成するために、それぞれ独立し
たＰ型ウェル領域１１ｃないしｌｉｄ及びｌｉｅないし
ｌｌｆが形成されている。更に、第７図の紙面の下方に
は、第１図の書き込み禁止回路ＩＨＡＩ、書き込み禁止
電圧発生回路ＩＨＡ２等の同様な独立な基体ゲートを必
要とするＭＩＳＦＥＴを形成するために、それぞれ他の
Ｐ型ウェル領域から独立したＰ型ウェル領域１１ｇない
しｌｌｈ及び１１１ないしｌｌｊが形成されている。

第７図及び第８図では図示していないが、後で説明する
ＭＩＳＦＥＴを形成するために、Ｐ型ウェル領域１１内
の所定部分Ｋｎ型シリコン基板１が露出するようにされ
る。

この実施例に従うと、上記のようにｎ型シリコン基板１
上に各種のＰ型ウェル領域を形成する構成をとるので、
半導体記憶回路装置のための各種の有効なトランジスタ
等の素子を形成することができる。

例えば、複数のＰ型ウェル領域の相互間のｎ型シリコン
基板１の表面に後述するように、不純物のイオン打込み
法等によって寄生チャンネルを防止するためのチャンネ
ルストッパが形成されるのでこのチャンネルストッパが
有効に利用される。

すなわち、例えば第９図は、高耐圧特性が得られるＭ　
Ｉ　Ｓ　Ｆ　Ｅ　Ｔの断面図を示している。同図におい
て、ｌ１ｍはＰ型ウェル領域、２１は、上記ウェル領域
１１ｍの一部にまたがるようにして基板１０表面に形成
されたｎ型チャンネルストッパ、９５．９６はｎｆｉソ
ース領域、ドレイン領域。

６３はシリコン酸化物からなるゲート絶縁膜、６０は、
ＭＩＳＦＥＴ等の素子を形成する領域以外の基板１及び
ウェル領域の表面を覆う厚いシリコン酸化膜、８４はｎ
型多結晶シリコンからなるゲート電極、１２０は、例え
ばリンシリケートガラスをらなる絶縁膜、１２１，１２
２はそれぞれ例え＼ ば蒸着アルミニウムからなるドレイン電極、ソース電極
である。

以下余白 第９図において、ＭＩＳＦＥＴの実質的なドレイン領域
は電極１２１を接触させるための領域９Ｓとチャンネル
ストッパ２１とによって構成されている。上記チャンネ
ルストッパ２１はｎ型基板１の表面に寄生チャンネルが
誘起されないようにするためのものであり、比較的低不
純物濃度とされる。従って、Ｐ型ウェル領域１１ｍの上
にまで延ばされた部分のチャンネルストッパ２１は、電
極１２１を接触させるための領域９５よりも充分に高比
抵抗になる。第９図のＭＩＳＦＥＴは、上記のようにチ
ャンネルストッパをドレイン領域の一部としているので
、大きいドレイン耐圧となる。

従って、実施例においては、ｎ型基板１を高電圧端子Ｖ
ＰＰ　（第１図参照）に接続し、この高電圧端子ＶＰＰ
にドレインが接続されているＭＩＳＦＥＴの上記第９図
の構造のＭＩＳＦＥＴとする。

すなわち、第１図の書き込み禁止電圧発生回路ＩＨＡ２
におけるデイプレッジ目ン型ＭＩ　５ＦＥＴＱ２６、Ｑ
２９、Ｑ３２、書き込み回路ＷＡＩ、ＷＡ２におけるデ
イプレッション型ＭＩＳＦＥＴＱ１９、消去回路ＥＲ８
におけるデイプレッジ舊ン型ＭＩ　５ＦＥＴＱ４０．Ｑ
４３及び制御回路ＣＲＬ内のレベルシフト回路もしくは
電圧分割回路（Ｑ３７〜Ｑ３９）Ｋおケルエンノ・ンス
メント型ＭＩ　５ＦＥＴＱ３７を上記第９図の構造のＭ
ＩＳＦＥＴとする。

なお、上記デイプレッション型ＭＩＳＦＥＴは、後の説
明からより明確になるように、ゲート電極８４の下のＰ
型ウェル領域１１ｍの表面にＰ型不純物、例えば硼素を
イオン打ち込みすることにより形成される。

第１０図は、ｎｐｎ　）ランジスタの断面図を示してい
る。同図において、ｎ型基板１は、上記トランジスタの
コレクタ領域とされ、Ｐ整つェル領域り１ｎ！ｔペース
領域とされ、ｎ＋型領領域９７エミッタ領域とされる。

上記ｎ＋型預領９７は、ＭＩ　５ＦＥＴのソース領域及
びドレイン領域とするための領域と同時に形成される。

上記ｎｐｎ）ランジスタは、第１図の消去回路ＥＲ８に
おいて使用される。

上記のＭＮＯＳ及び各種のＭＩＳＦＥＴは、アルミニウ
ムゲートな持つような構造とされても良いが、前述した
ようなシリコンゲートな持つ構造とされる方が望ましい
。

従って、以下においてシリコンゲート技術によって上記
各回路を構成する素子及び配線の構造を詳細に説明する
に当り、理解をより容易にするために、先ず製造方法に
ついて説明する。

以下、第１１図囚乃至０に基づいて、−枚の半導体基板
上にＭＮＯ８素子、エンハンスメント型ＭＯ８素子、デ
プリシｌン型ＭＯ８素子及びバイポーラトランジスタを
形成する際の製造プロセスについて詳細に説明する。

囚　基板ウェハｌとして（１００）結晶面を有するｎ型
単結晶、抵抗率８〜１２ΩｃＩｎ（不純物濃度約５Ｘ１
０”帰一３）のシリコン（Ｓｉ）ウェハな用いる。この
クエへの抵抗率は、低い不純物濃度のウェルを再現性よ
く形成するためには、出来るだけ大きい（不純物濃度が
小さい）ものが好ましいが、ここで示すＥＡＲＯＭ　（
ＥｌｅｃｔｒｉｃａｌｌｙＡｌｔｅｒａｂｌｅ　Ｒｅａ
ｄ　０ｎｌｙ　Ｍｅｍｏｒｙ　：電気的に書換え可能な
読出し専用メモリ）の実施例では、ウェルの不純物濃度
を約３　Ｘ　１０”ａｎ　”程度に設定したため、上記
の程度の不純物濃度のシリコン（Ｓｉ）ウェハを用いる
。

第１１図（ト）に示すようＫこのシリコンウェハ１の表
面を適当な洗浄液（ｏ　、　−Ｈ，Ｓ　Ｏ，液あるいは
ＨＦ液）で洗浄したのち、熱酸化法により約５０　ｎｍ
のシリコン酸化膜（Ｓｉ０１）２を形成し、引き続きＣ
ＶＤ　（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉ
ｔｉｏｎ：化学蒸着）法により、シリコンナイトライド
（Ｓｉ３Ｎ４）膜３を約１００〜１４０ｎｍの厚さに形
成する。このＳｉ、Ｎ４膜形成法は、常圧縦型ＣＶＤ装
置、常圧横型ＣＶＤ装置および低圧横型ＣＶＤ装置など
で比較を行なったが特に大差は見られなかった。しかし
、低圧ＣＶＤ装置で行なったものが最も膜厚の均一性が
よく、ウェハ内で±３％以内に入っており、微細加工上
都合がよい。堆積温度は、各法によって若干の差はある
がいずれも７００〜１０００℃の温度範囲が適当である
。

この結果は以下に用いたＳｉ、Ｎ４膜形成に対しても同
様である。

■　次にこのシリコンナイトライド膜３の上に写真食刻
法（ホトエツチング法）によりウェルな形成する領域以
外の部分（ウェルとウェルの間）にのみホトレジスト膜
４を形成する。つまり、ウェルを形成する領域の表面は
、Ｓｉ、Ｎ、膜が露出している。この状態で、プラズマ
エツチング法により、露出して〜・る部分のＳｉ、Ｎ、
膜を除去し、第１１図■に示すように表面に５ｉ０１膜
２を露出させる。この後、上記レジスト膜４をマスクと
して、レジスト膜のない部分のＳｉ基板中へ、表面に露
出し℃いるＳｉｎ、膜２を通して、ボロン（Ｂ）イオン
を、エネルギー７５ＫｅＶ、）−タルドーズ３Ｘ１０”
α！で打込みＰ型半導体領域５，６を形成する。

０　この後、上記レジスト膜４を除去した後、ドライ（
乾燥した）酸素（０り中で、ウェル拡散を行なう。ポロ
ンはＳｉ中でアクセプタ形の不純物となるためＰ型ウェ
ルが形成される。１２００℃で１６時間拡散した結果、
形成されたＰ型ウェル（１０，１１）は、表面濃度３Ｘ
１０”傭−３、拡散深さ約６μｍとなる。但し、この値
は、４探針法により表面シート抵抗を測定した結果、お
よびスティンエツチング法により拡散深さを測定した結
果から、ウェルの不純物分布がガウス分布であることを
仮定して求めた値である。ウェル拡散を酸素中で行なう
のは、低濃度で均一なウェルを形成するためである。

ウェル拡散が終了した時点では、第１１図０に示すよう
に、ウェル１０，１１表面上には約０．８５μｍのシリ
コン酸化膜（１２、１３）が形成されており、５ｉｌＮ
４膜３表面には１０μｍ程度の酸化膜が形成されている
。そこで、全面Ｓ　ｉｏ、エツチングで、約５０　ｎｍ
の５ｉｆｔ膜を除去することにより、ウェル表面には、
約０．８μｍの厚いシリコン酸化膜１２．１３が残り、
ウェル間には、５ｉｌＮ、膜３表面が露出する。

■　次にＳｉ、Ｎ、膜３を例えば熱リン酸（Ｈ８ＰＯ４
）液などを用いてエツチング除去し、ウェル間に、最初
に形成した約５０　ｎｍのＳｉｎ、膜（第１１図（［）
１４　、１５　、１６）を露出する。この状態では、ウ
ェル上に約０．８μｍ、シェル間には約５０ｎｍのＳ　
ｉｏ、膜が形成されている。この状態で、全面にリン（
Ｐ）イオンの打込みをエネルギー１２５ＫｅＶ、　ドー
ズ量ｌＸｌ０”傭−！で行なう。この場合、ウェル上の
厚いＳｉｎ、膜１２．１３がマスクの役目を果し、ウェ
ル領域の周辺部を除いてはウェル内へはリンのイオン打
込みはされず、ウェル間には、リンのイオン打込みがな
され、Ｎ型半導体領域２０，２１．２２が形成される。

なお、上記ウェル拡散時にマスクとして用いたＳｉ、Ｎ
４膜の端部から、横方向にもウェルが拡散時に拡がり、
約６μ工程の差がＳｉ３Ｎ、膜端部（つまり、ウェル上
の厚いＳ　ｉｏｎ膜端部）とウェル端部に存在する。つ
まり、上記のリンのイオン打込層はウェル端部からウェ
ル内へ約６μｍの所まで形成されている。また、このリ
ンのイオン打込層は、最終的な熱工程を通した後に測定
すると、深さが約１μ工程度となっている。

このように、自己整合的にウェル間にリンイオン打込み
を行なうことにより、ウェル（Ｐ型）間の導通を防止す
ることができるため、以下このリン打込層２０，２１．
２２をＳ　Ａ　Ｐ　（Ｓｅｌｆ　Ａｌ　ｉ−ｇｎｅｄ　
Ｐ　ｃｈａｕｎｅｌ　ｆｉｅｌｄ　ｉｏｎ　１ｎｓｐｌ
ａｕｔａｔｉｏｎ）層と呼ぶ。

上述のように、ｐ型ウェル拡散領域を５ｉｓＮａ膜をマ
スクとして酸化性雰囲気での加熱処理によって形成し、
ウェル表面に形成された厚い酸化膜をマスクとしてウェ
ル間のＮ型基板表面に各ウェルにまたがってＮ型不純物
を打込みウェル間チャネル発生防止用のＳＡＰ層を形成
するという方法を採用することによって、マスク枚数を
増やすことなくウェル間のイオン打込みができ、又ウェ
ル拡散領域とウェル間のイオン打込層とは自己整合的に
形成することができる。以下この技術をＳＡＰ法と称す
。

この後、Ｓｉ基板表面に形成されているＳｉｎ。

膜（１２，１３および１４，１５．１６）をすべて除去
する。この状態では、Ｓｉ基板表面に、ｐ型？エル領域
（１０，１１）およびｎ型（基板ｎ型不純物濃度よりも
大きい不純物濃度をもつ）領域（２０，２１，２２）が
形成され、さらに、この両者の境界には、約０．４〜０
．５μｍの凹凸１７（段差）が形成されている。この段
差を利用して、次のホトエツチング工程のマスク合せを
行なうことができる。

次に通常、いわゆるＬＯＣＯ８（Ｌｏｃａｌ　０ｘｉ−
ｃｌａｔｉｏｎ　ｏｆ　５ｉｌｉｃｏｎ　）酸化と呼ば
れている工程を行なう。

■　まず、上記したように、Ｓｉ表面のＳ　ｉｏ、膜を
すべて除去したのち、基板の全表面に約５０ｎｍのＳ　
ｉｏ、膜２４を熱酸化法により形成する。ひきつづきＣ
ＶＤ法により、このＳ　ｉｏ、膜上に１００〜１４０ｎ
ｍのＳｉ、Ｎ、膜を形成する。

次に写真食刻法（ホトエツチング法）により、活性素子
を形成する領域等の所定領域にのみホトレジスト膜を残
す（第１１図■の３５，３６，３７゜３８．３９，４０
）。つまり、この状態では素子間分離をするため等で厚
い酸化膜を形成する必要がある部分の表面は、ホトレジ
スト膜が除去され、５ｊｓＮａ膜が露出している。この
状態でプラズマエツチングを行ない、露出しているＳｉ
３Ｎ、膜を除去し、表面に先に形成した約５０ｎｍのＳ
ｉ０ｇ膜（２４）を露出させた。この後、上記レジスト
膜をマスクとして、レジスト膜のない部分のＳｉ基板中
へ、表面に露出しているＳ　ｊｏｙ膜（２４）を通して
、ボロン（Ｂ）イオンをエネルギー７５ＫｅＶ　、）−
タルドーズ量２Ｘ１０”傭−２で打込み、ｐ型半導体層
４１．４２，４３，４４，４５゜４６を形成する。この
際、高耐圧ＤＭＯ８を形成する必要のある部分はウェル
端部のＳＡＰインプラ層の中にＳｉ、Ｎ４膜の端部がく
るようにホトマスクを設計する。このようにすると、第
１１図■に示すように、ＳＡＰ層（２１）とウェルにま
たがってアクティブ領域が形成される。なお、このボロ
ンイオン打込みを以下フィールドインプランテーション
（Ｆインプラ）と称す。

［Ｆ］　この後、上記レジスト膜を除去した後、ウェッ
ト（湿った）酸素（０，）中で、フィールド酸化を行な
う。この酸化処理を１０００℃で約４時間行なうことに
より、５ｉｌＮ、膜が除去されている部分のＳｉ基板表
面には、約０．９５μｍのＳｉｎ。

ＩＩ！　（６０）が形成される。この状態で、ウェル間
に約０．９５μｍの厚いフィールド酸化膜が形成されて
いる部分、例えば第１１図［Ｆ］２０のＳｉ表面にはＳ
ＡＰによるリンと、Ｆインプラによるボロンが混在して
おり、しかもドーズ量では、リンがｌ　Ｘ　１０”ｃｍ
　”ｓ　ボロンが２×１０息易−−！とボロンの方が多
量に打込まれているが、フィールド酸化を行なう際にＳ
ｉＯ□中へ偏析する量がボロンの方が大きい、つまり、
Ｓｉ中のボロンはＳ　ｉｏ、との界面でデイプリート（
枯渇）するが、Ｓｉ中のリンはＳ　ｊｏｙとの界面でパ
イルアップ（蓄積）される（第２８図、第２９図参照）
ため、最終的には、ウェル間の表面は、リンの濃度が大
きく、チャネルストッパーとしての役目を十分果たして
いる。このように前記ＳＡＰ法とＬＯＣＯＳプロセスを
共用し上記の如くリンとボロンの５ｉｎｓ界面での挙動
の違いをうまく利用することにより、特にマスキングの
工程を用いず忙出来るだけ低濃度のリン打込み（これは
、後程述べる、高耐圧デプリーシ１ンＭＯ８ＦＥＴＤＭ
Ｏ８のドレインとして用いるために必要な事項）と、こ
れ以上のドーズ量を必要とするボロン打込み（寄生ＭＯ
８（フィールドＭＯ８）のしきい電圧をある程度高く保
つために必要な事項）を共存させ、かつ、最終的にリン
濃度を高くするプロセス技術が可能となる。

かくして、第１１図■のｐ型イオン打込層４１〜４６に
対応して基板表面の厚い酸化膜下にｐ型半導体領域５１
〜５６が形成される。

さて、このフィールド酸化を行なった直後の状態は、第
１１図［Ｆ］に示すようにアクティブ領域上には、約５
０　ｎｍのＳｉｎ、膜２４上に約１００〜１４０　ｎｍ
のＳｉ、Ｎ＋膜（２５〜３０）、さら罠その表面に約２
０ｎｍの酸化膜が形成され℃おり、フィールド領域には
、約０．９５μｍのＳｉｎ、膜（６０）が形成されてい
る。

０　この状態で、全面ＳｔＯ，エツチングを行ない約５
０　ｎｍの５ｉＯ１膜を除去すると、フィールド領域に
は、約０．９μｍのＳｉｎ、膜６０が残り、アクティブ
領域には５０　ｎｍのＳ　ｔｏｔ膜２４および１００〜
１４０ｎｍのＳｉ３Ｎ、膜２５〜３０が残存し、このＳ
ｉ、Ｎ４膜が露出している。そこで引きつづき、このＳ
ｉ、Ｎ、膜２５〜３０を、例えば、熱リン酸（ＨｓＰＯ
＋）液などを用いて、除去する。

このようにすると、アクティブ領域には、先に形成した
約５０　ｎｍのＳｉｎ、膜２４が残存しており、このＳ
ｉｎ、膜２４をアクティブＭＩＳＦＥＴゲート酸化膜と
して使用することも可能であるが、Ｌｏｃｏｓ端部に発
生する異常な領域（一般には、５ｉｌＮ４膜ではないか
と考えられている）のために、ゲート耐圧の不良等が生
じやすいため、第１１図０に示すようにこの薄い酸化膜
２４及びその上のＳｉ、Ｎ４膜を一旦除去し、さらに例
えば４５　ｎｍのＳｉｎ、形成→除去を繰り返した後、
第１１図０に示すように実際にゲート絶縁膜として使う
約７５ｎｍのＳ　ｉＯ！膜（６２〜６７）を、例えばド
ラ４０３９１０００℃１１０分で形成する。

０　さらに、ＭＯＳ）ランジスタのうち、ＥＭＯＳ　（
Ｅｎｈａｕｃｅｍｅｎｔ　ｍｏｄｅ　ＭＯＳ　：　Ｌ、
きい電圧が高くゲート電圧Ｏｖで電流が実用上０である
もの）のしきい電圧を設定するために、上記薄いゲート
絶縁膜６２〜６７を通して全面にボロンイオンを打込み
エネルギー４０ＫｅＶ、）−タルドーズ２×１０目／α
！で打込む（第１１図０７１〜７６）。

当然のことながら、厚い酸化膜を有しているフィールド
領域には、このポロンは打込まれず、アクティブ領域の
約７５　ｎｍのＳｉｎ、膜が存在している部分の下のＳ
ｉ基板表面に、Ｓｉｎ、膜を通して打込まれる。

α）次に、この実施例で述べるＥＡＲＯＭは、周辺回路
なＥ／Ｄインバータを用い高速化しているため、上に述
べたＥＭＯ８以外にＤＭＯ８（Ｄｅ−ｐｌｅｔｉｏｎ　
ｍｏｄｅ　ＭＯＳ　：　Ｌ／きい電圧が低く、ゲート電
圧Ｏｖで電流が流れるもの）を形成する必要がある。こ
のＤＭＯ８を所定の部分に形成するため、Ｓ　ｉｏ、膜
６０．６２〜６７上にホトレジスト膜を被着したのち、
ホトエツチング工程により、第１１図（Ｉ）に示すよう
にＤＭＯ８を形成する必要のある領域上のホトレジスト
膜を除去し、その他の部分はホトレジスト膜８０を残し
、これをマスクとして、所定の部分にのみリンのイオン
打込みを行ない（８１）　、ＤＭＯ３のしきい電圧を設
定する。ここでは、例えば、エネルギー１００ＫｅＶ。

ドーズ量１．２Ｘ１０”／α８で打込んだ。これは、高
耐圧ＤＭＯ８の領域も同様である（第１１図σ）８１）
。このように、ウェル間の自己整合的分離法（ＳＡＰ）
法によって作られたウェル周辺の境界部表面にデプリシ
ョンＭＯ３ＦＥＴを形成することによって以下の説明か
らも判るように同一チップ上にホトマスクの増加なしに
不揮発性メモリ素子ＭＮＯ８と高耐圧ＤＭＯ８を共存せ
しめることが可能となる。

（Ｊ）　　次に、上記のホトレジスト膜８０を除去した
後、Ｓ　ｉＯ，膜上にＣＶＤ法により多結晶シリコン（
ｐｏｌｙ　Ｓｉ　）　ｉｉを約０．３５μｍ、約５８０
℃で形成する。ｐｏｌｙ　Ｓｉ形成法についても、常圧
法と低圧法を比較したが、膜厚の均一性が後者の方がす
ぐれているという事実以外には、特に大きな特性上の差
はなかった。引き続き、ｐｏｌｙ　　Ｓｉに拡散法によ
りリンをドーピングした。この場合の条件は、例えば、
１０００℃で、２０分ＰＯＣｔ、源からのＰをｐｏｌｙ
　Ｓｉ表面に堆積、拡散し、さらに５分間の引きのばし
を行ない、ｐｏｌｙ　Ｓｉの抵抗を約１５Ω／口とした
。

この後、ｐｏｌｙｓｉ表面に形成されているリンガラス
を例えばＨＦなどを含む液でエツチング除去したのち、
ホトエツチング法により、所定の部分のみホトレジスト
を残し、プラズマエツチング法によって、ホトレジスト
が残存している部分以外のｐｏｌｙｓｉを除去し、Ｓ　
ｉｏ１膜上に第１層ｐｏｌｙＳｉによりゲート電極、お
よび配線を形成した（第１１図（Ｊ）８３．８４）。

次に、上記第１層ｐｏｌｙ　Ｓｉ層（８３，８４）をマ
スクとして、ゲート酸化膜６２を選択的にエツチングし
第１１図（Ｊ）に示すように基板表面を部分的に露出せ
しめる。

■　この後、ウェットな雰囲気で８５０℃、２０分の酸
化を行ない、露出したＳｉ基板表面に約４　Ｑ　ｎｍの
Ｓ　ｉＯ，膜（第１１図［８７）を、ｐｏｌｙＳｉ表面
上に約２００　ｎｍノ５ｉ０２膜（８５，８６）を形成
する。この後、全面Ｓ　ｉｏ、膜エツチングを行ない約
６０　ｎｍのＳ　ｉＯ１膜を除去することにより、ｐｏ
ｌｙ　Ｓｉ上には約１４０　ｎｍのＳｉｎ、が残される
。このようにｐｏｌｙｓｉの上に厚い酸化膜を形成し、
Ｓｉ基板表面には、十分薄い酸化膜を形成するためには
、ｐｏｌｙ　Ｓｉ中に少なくともリンを１０ｔＯｃｒｎ
″−８以上含ませておき、酸化を６ｏｏ〜１０００℃の
範囲でウェットな雰囲気で行なうことが重要である。

（ト）次に、ｐｏｌｙＳｉ上に残された５ｉ０２膜８５
゜８６をマスクとして（つまり、この場合のＳｉＯｘが
高濃度にドープされた第１層ｐｏｌｙＳｉのエツチング
を防止している）、露出したＳｉ基板表面をＮＨｓ　−
Ｈｔ　Ｏｚ　’に；　ヨヒＨＣＬ　　Ｈｘ　Ｏ！　ヲ含
１ｊ　工ｙ　ｆ　ング液で軽くエツチングしたのち、約
２ｎｍの薄い酸化膜（第１１図■８８）をＮ、希釈０！
中で８５０℃、１２０分の酸化により形成し、引き続い
てＣＶＤ法により、約５０　ｎｍの５ｉｌＮ４膜（９０
）を形成する。ここで、形成したＳｉ、Ｎ４膜の形成法
も前に触れたような各種の方法で比較したが、最終的に
は、後で述べる高温のＨ２アニールにより、いずれの場
合も問題のない特性を得ることができた。

この後、この５ｉｌＮ４膜９０上にｐｏｌｙ　Ｓｉ　　
（第２層目）を約０．３μｍ堆積した後、ホトエツチン
グ法により加工し、第２層（第２の）　ｐｏｌｙ　Ｓｋ
ゲート（第１１図（ト）９１）を形成する。引き続いて
、第２層ｐｏｌｙｓｉ　（９１）をマスクとして、１×
１０１６ｙｎ　’　、　９０　ＫｅＶ　でリンイオンを
シリコン基板内に打込みソース、ドレイン等のＮ型半導
体領域（９２〜１００）を形成し、同時に第２層ｐｏｌ
ｙｓｉ　９１にもリンをドーピングした。この際、第１
層のｐｏｌｙｓｉ　（８３、８４）は、すでにリンがド
ープされ、結晶粒が増大しているため、リンイオンの打
込みにより、第１層ｐｏｌｙｓｉ下のＳｉ基板表面に、
リンが打込まれる危険があるが、上記したように、第１
層ｐｏｌｙｓｉ上には、約１４０ｎｍのＳ　ｊｏｙ膜８
５．８６と、５０ｎｍの５ｔＢＮ。

膜９０が形成されているため、この危険性は除かれる。

Ｕ　次に、第２層ｐｏｌｙ　Ｓｉ　９１の下に形成され
ているＳｉ、Ｎ、膜（９０）をマスクとして第２層ｐｏ
ｌｙＳｔ（９１，８４）をウェットな雰囲気で例えば８
５０℃１０分間選択酸化した後、この酸化膜（１０２）
をマスクとして、Ｓｉ、Ｎ４膜を選択的に除去する。つ
まり、高濃度にドープされた第２層ｐｏｌｙｓｉを上の
酸化膜で５ｉｓＮ４エツチング液から保護している。こ
の状態では、第２層ｐｏｌｙＳｉ　ゲートとソース又は
ドレイン間の耐圧（ゲート耐圧）が悪いため、この後、
８５０℃、３０分間ウェット雰囲気中で酸化処理を行な
い、第２層ｐｏｌｙｓｉゲートのゲート耐圧を向上させ
るとともに、第１層ｐｏｌｙｓｉ　（ｓ　３　、８４）
ゲートの端部の形状を改善し、耐圧を向上させている。

この状態では、第１１図Ｍに示すように、第１層ｐｏｌ
ｙＳｉ層８３．８４上に、約０．３μｍの５ｉｆｔ膜８
５．８６が、第２層ｐｏｌｙｓｉ層９１およびソース、
ドレインｎ＋拡散層上には約０．２μｍのＳｉ０ｇ膜（
１０２，１０４〜１１２）が形成されている。

上記したように、ポリシリコンの如き高温に耐える材料
をゲート電極として第１１図（Ｊ）（［０のようにＭＯ
８素子を形成したのち、低温酸化法によりこのゲート電
極に酸化膜を形成し、Ｓｉ基板（ウニＮ）上の薄いＳｉ
ｎ、膜を除去し、改めて基板上にＳｔＯ，膜を形成し、
その上にＳｉ、Ｎ、膜を設は更にその上に部分的にポリ
Ｓｉのゲート電極を形成し、上記５ｉｓＮ、膜をマスク
としてポリＳｉゲート表面を酸化して酸化膜を形成し、
この酸化膜をマスクとしてＳ　、ｉ　、　Ｎ　４膜を除
去して第１１図（財）に示す如きＭＮＯ８素子を形成す
るという方法を採用することによって、ＭＯＳよりも後
にＭＮＯ８素子が形成されるためＭＮＯ８素子の特性の
劣化が少なくなる。又、選択酸化法を適用してＭＯＳ又
はＭＮＯＳのゲートを酸化膜で覆うため層間耐圧又は層
間容量等で好ましい特性をもったものが得られる。

このようにしてＭＮＯ８素子が形成されるが、第１１図
■及び（ロ）に対応してＭ、Ｎ　ＯＳ素子形成部及びＭ
Ｏ８素子形成部を拡大断面図を用いて描くと第３０図乃
至第３３図のように−なる。即ち、第３０図のように、
１０　ｎｍ以下という極めて薄いＳ　ｉ０２膜８８の上
に被着形成されたＳ　＋　ｓ　Ｎ　４膜９０上に部分的
にポリシリコン層９１が形成され、このポリシリコン層
をマスクとして基板表面内にソース・ドレイン形成用不
純物が導入され、次いで第３１図に示すようにＳｉ、Ｎ
、膜をマスクとしてこのポリシリコン層９１０表面が酸
化されその表面に比較的厚い酸化膜（Ｓｉｎ、）　　１
０２が形成される。更に第３２図のように、この形成さ
れた酸化膜１０２をマスクとして５ｉｌＮ４膜９０が部
分的にエツチング除去される。この時薄い５ｉｎ２膜８
８も基板表面より除去されるが、第３３図に示すように
酸化性雰囲気中で加熱処理して露出されたソース・ドレ
イン領域の表面に酸化膜（ＳｉＯｚ）１０４．１０５を
形成する。ゲート電極材料とＳｉ、Ｎ、膜エツチング液
（又はガス）の組み合せによっては、ゲート電極もエツ
チングされるおそれがあるが、上記のようにゲート電極
をバターニングした後Ｓｉ、Ｎ、膜をマスクとして酸化
しゲート電極を酸化膜で覆いこの酸化膜をマスクとして
Ｓｉ、Ｎ４膜をエツチングするので、ゲート電極材料が
Ｓｉ、Ｎ４エツチング液によってエッチされる場合にも
この方法で微細なゲート電極を保護することができる。

又、第３３図に示すようにポリシリコン層９１上のＳｉ
ｎ、膜１０２とシリコン基板（ウェル）表面に形成され
るＳ　ｉｏ、膜１０４．１０５とでＳｉ、Ｎ４膜９０が
完全に覆われるので、このように十分な酸化処理を施こ
すことによって、所謂プロチクテッドゲート（ｐｒｏｔ
ｅｃｔｅｄ　ｇａｔｅ）の構造を自己整合的に形成する
ことができるので、ＭＮＯ８素子のゲート耐圧を向上す
ることができ、又、寄生容量を小さくすることができる
等の効果がある。

また、第３０図乃至第３３図より理解されるように、同
一半導体基板上にＭＮＯ８素子とＭＯ８素子との画素子
を形成し、ＭＮＯ８素子のゲート下にのみＳｉ、Ｎ、膜
９０を残すことにより、上記の如＜ＭＮＯ８素子のゲー
ト耐圧を向上させるために行なう酸化処理で第３３図に
示すようにＭＯ８素子のゲート電極の端部も酸化され逆
ひさし構造とすることができＭＯ８素子のゲート耐圧を
も向上せしめることができるので、結果として両タイプ
の素子のゲート耐圧を向上できる。

（へ）次に、第１１図□□□の工程を終えたあとホトエ
ツチング法により、第１１回軸のように上記の各酸化膜
で、後でその下のｎ＋層あるいはｐｏｌｙｓｉ層と電気
的な接続をとる必要がある場合、例えば（１０６，１１
２）および、ｐ型ウェルとコンタクトをとる必要のある
所定の部分例えば（１１０゜１１１）のＳｉｎ、膜をエ
ツチング除去する。この場合、約０．３μｍのＳ　ｉｏ
ｎ膜エツチングを行なうため、ｐ型ウェルとコンタクト
をとる部分の酸化膜は、一部エッチングされるだけで、
約０．３μｍのＳ　ｆｏｇ膜が残っている。

０　この後、上記工程で用いたホトレジスト膜を除去し
たのち、ＣＶＤ法により、Ｐ、０．濃度約１モルのフォ
スフオシリケードガラス（以下リンガラスと称す）２０
を堆積し、この後、Ｈ２雰囲気で、９００℃、２０分の
熱処理を行ない、リンガラスの緻密化、およびＭＮＯ８
素子の特性改善を行なう。

この後、上に記したようなｎ＋層、ｐｏｌｙＳｉ層およ
びｐ型ウェル層などと、電気的な接続をとる必要がある
領域上のリンガラスをホトエツチング法により除去する
。この際、光にあけた酸化膜の穴（１１４〜１１８）と
、このリンガラスの穴が少なくとも１部の領域を共有す
るようにし、その部分のＳｉ基板表面、あるいはｐｏｌ
ｙｓｉ表面を露出する。この状態では、ｐ型ウェルとコ
ンタクトをとる部分（１１６，１１７，６０）　　には
、光のエツチング時のオーバーエツチングによりわずか
に膜厚が減少するものの、依然として、約０．２μｍ程
度のＳ　ｉｏ、膜が残っているため、さらに―ホトエツ
チング法により、先にあけたリンガラスの穴の内側にホ
トレジストの穴がくるようにして、残った約０．２μｍ
　Ｌｆ）Ｓ　ｉｏ２膜をエツチング除去する。

リンガラスとＳ　ｉＯ，膜の二層膜にコンタクト用の穴
をあける場合、リンガラスのエツチング速度が早り５ｉ
Ｏ１のエツチング速度が遅いため二層膜を一度に穴あけ
を行なうと穴の寸法が大きくなったり、或いはホトレジ
ストとリンガラスの密着性が悪くなる等加工上の問題が
あるが、上述の第１１図（へ）及び第１１図０の説明及
び部分拡大図第３４図乃至第３６図より判るように、先
ず基板表面上のＳ　ｉｏ、膜（１０５）にコンタクト用
マスクを用いてエツチングにより穴あけ（１１９）を行
ない、この後リンガラス（１２０）を堆積させ、次に少
なくとも上記コンタクト用穴１１９の一部を共有する形
でリンガラス層１２０に穴あけを行ない孔部１２５を設
けるようにすることによって、該穴あけが設計値に対し
てより精度よく行なうことができる。なお、第３６図で
はリンガラスの穴部１２５がＳ　ｉＯ，膜の穴部１１９
より少しずれた形態を図示しているが、アルミニウム等
の金属配線の段切れを防止するためにはＳｉｎ、膜の穴
部１１９を全て更に望ましくはＳ　ｉＯ，膜の端部表面
までも露出するようにリンガラスの穴部１２５を形成し
た方が望ましい。

［Ｆ］　次に、上記で使用したホトレジストを除去した
のち、全面にＡｔ蒸着膜を約３００℃で形成する。膜厚
は約０．８μｍである。

次にホトエツチング法により、第１１図０）に示すよう
に上記Ａｔ膜に配線パターンを形成してアルミニウム電
極又は配線部１２１，１２２，１２３゜１２４を形成し
、ホトレジストを除去したのち、上記ｋＡとｎ　”　、
　ｐｏｌｙ　Ｓｉあるいはｐ型ウェルとのコンタクトを
確実にとるため、および表面準位を減少するため、Ｈ！
雰囲気で約４５０℃６０分の熱処理を行なう。

以上詳細に説明した（ト）乃至［Ｆ］の工程を終ること
によって、第１１図０に示すように、ゲート電極９１を
有するＭＮＯ８素子、ゲート電極８３を有スルエンハン
スメント型のＭＯ８素子、ゲート電極８４を有するデプ
リーンヨン型のＭＯ８素子と共に、特別なホトマスクを
増加せずに半導体領域９７．１１．１からなるＮＰＮ型
バイポーラトランジスタを一枚の半導体基板ｌ内及びそ
の上に形成することができる。なお、同図中１２１はＥ
ＭＯ８素子のソース又はドレイン電極を、１２２はバイ
ポーラトランジスタのエミッタ電極を、１２３は同トラ
ンジスタのペース電極及びｐ型ウェル領域１１の電極を
、１２４は領域２２及び基板の電極を構成している。

第１５図は、リンガラス層を形成する前のメモリアレイ
の平面図を示し、第１６図は、アルミニウム配線を形成
した後のメモリアレイの平面図を示している。また第１
７図、第１８図及び第１９図は、それぞれ第１６図の平
面の人−Ａ視断面、Ｂ−Ｂ視断面及びＣ−Ｃ視断面を示
している。

メモリアレイは、ｎ型シリコン基板１上に形成されたＰ
鳳つェル領域１０ａ上に形成されている。

第１５図において、メモリセルのＭＮＯＳ及びスイッチ
用ＭＩＳＦＥＴのソース領域、ドレイン領域及びチャン
ネル領域とされる部分は一点鎖線で区画されて示されて
いる。上記の一点鎖線で囲まれた区域ＣＨＩ　、ＣＨ２
以外のＰ型ウェル領域１０ａの表面には、厚いシリコン
酸化膜６０が形成されている。

上記Ｐ型ウェル領域１０ａの表面には、シリコン酸化膜
を介して上記区域ＣＨＩ　、ＣＨ２を横切る方向に、メ
モリセルのスイッチ用ＭＩＳＦＥＴのゲート電極とされ
かつ第１のワード線とされる複数の多結晶シリコン層Ｗ
ｌ　１　、Ｗ２１　、Ｗ３１゜Ｗ４１が配置されている
。

同様に、メモリセルのＭＮＯＳのゲート電極とされかつ
第２ワード線とされる複数の多結晶シリコン層Ｗｌ　２
　、Ｗ２２　、Ｗ３２　、Ｗ４２が配置されている。

上記各多結晶シリコン層で覆われていない区域ＣＨＩ、
ＣＨ２におけるＰ型ウェル領域１０ａの表面には、前記
の第１１図をもって説明したような製法によりｎ型不純
物が導入され、ＭＮＯＳ及びスイッチ用ＭＩＳＦＥＴの
ソース及びドレイン領域とするためのｎ＋蛮領領域形成
されている。

区域ＣＨ１内において、ｎ＋型領領域９２ａ多結晶シリ
コン層Ｗｌｌ、Ｗ１２及びｎ＋型領領域９２ａ、第１の
メモリセルを構成する。すなわち、ｎ＋型領領域９２ａ
、スイッチングＭＩＳＦＥＴのドレイン領域を構成し、
多結晶シリコン屓Ｗｌｌはそのゲート電極を構成する。

また、多結晶シリコン層Ｗ１２はＭＮＯＳのゲート電極
を構成し、ｎ＋型領領域９４ａそのソース領域を構成す
る。

上記区域ＣＨＩ内において、上記第１のメモリセルに隣
接するｎ”Ｗ領域９２ｂ、多結晶シリコン層Ｗ２１．Ｗ
２２及びｎ＋型領領域９４ｂ第２のメモリセルを構成す
る。すなわち、上記９２ｂ。

Ｗ２１．Ｗ２２及び９４ｂはそれぞれスイッチ用ＭＩＳ
ＦＥＴのドレイン領域、そのゲート電極、ＭＮＯＳのゲ
ート電極及びそのソース領域を構成する。

同様に、上記区域Ｃ）（１内において、９４ｃ。

ＷＢ２．Ｗ３１，９２ｃは第３のメモリセルを構成し、
９２ｄ　、Ｗ４１　、Ｗ４２．９４ｄは第４のメモリセ
ルを構成している。

上記区域ＣＨＩの隣りの区域内においても記号を付して
いないが第１ないし第４のメモリセルが構成されている
。

上記区域ＣＨＩ内に形成された各メモリセルは。

第１のメモリセル列を構成し、同様に区域ＣＨ２内に形
成された各メモリセルは第２のメモリセル列を構成する
。

第１ワード線としての多結晶シリコン層Ｗｌｌは、第１
５図のように、厚いシリコン酸化膜６０上において多結
晶シリコン層Ｗ１２の下を横切って延びる延長部分Ｗｌ
ｌａないしＷｌｌｃを持っている。

上記多結晶シリコン層Ｗ１２は、前記のように第２ワー
ド線を構成するので、記憶情報の書き込み時に＋２５Ｖ
のような高電圧を受けることになる。そのため、多結晶
シリコン層Ｗ１２の下のＰ型ウェル領域１０ａの表面に
寄生チャンネルが誘起されることが有る。多結晶シリコ
ン層Ｗｌｌは、第１ワード線を構成し、前記の＋５ｖの
ような低電圧系の信号を受ける。従って、上記多結晶シ
リコン層Ｗ１２の下のＰ型ウェル領域１０ａの表面に誘
起される上記寄生チャンネルは、上記多結晶シリコン層
Ｗｌｌの延長部ＷｌｌａないしＷ　１１　ｃ下において
それぞれ遮断されることになる。

その結果、区域ＣＨＩとＣＨ２と忙おけるメモリセル相
互が、寄生チャンネルによって電気的に結合し、その結
果、選択すべきメモリセルに情報の書き込みが行なわれ
なくなるというような望ましくない動作を防ぐことがで
きる。

上記第１５図のメモリアレイの表面に、前記第１１図で
説明した製法によりリンガラス層１２０が形成され、次
いでこのリンガラス層１２０及びその下の酸化膜が選択
的に除去され、上記ｎ＋型領領域露出する開孔Ｃ，ＮＴ
ＩないしＣ５（第６図参照）が設けられる。

次いでアルミニウムの蒸着及びその選択エツチングが行
なわれ、第１６図のように、アルミニウム配線層ＥＤＩ
　、ＥＤ２　、ＤＩ及びＤ２が形成される。

上記配線層ＥＤＩは、それぞれ上記開孔ＣＮＴ１、ＣＮ
Ｔ３及びＣＮＴ５において、第１ないし第４のメモリセ
ルにおけるＭＮＯＳのソース領域としてのｎ＋＋域９４
ａ　、９４ｂ　、９４ｃ及び９４ｄ（第１５図参照）に
接触する。従って、この配線層ＥＤＩは、メモリアレイ
の基準電位線を構成する。

配線層Ｄ１は、それぞれ上記開孔ＣＮＴ２及びＣＮＴ４
において、第１ないし第４のメモリセルにおけるス・イ
ッチ用ＭＩＳＦＥＴのドレイン領域としてのｎ＋型領領
域９２ａ、９２ｂ　、９２ｃ及び９２ｄに接触する。従
って、この配線Ｄ１は、メモリアレイのディジット線を
構成する。

同様に、配線層ＥＤ２　、Ｃ２はそれぞれ他の基準電位
線、ディジット線を構成する。

上記のメモリアレイは、第１５図のように、同一メモリ
列内のメモリセルにおけるＭＮＯＳとスイッチング用Ｍ
ＩＳＦＥＴとの配列を交互に反転させている。従って、
例えば９２ａと９２ｂ１９４ｂと９４ｃのように隣り合
うメモリセルのｎ＋型領領域共通化でき、それぞれのメ
モリセルのためのｎ＋型領領域それぞれ独立に形成する
ような場合に比べて列方向の寸法を小さくすることがで
きる。

また、第１６図のように、メモリセルを形成する区域Ｃ
ＨＩ　、ＣＨ２上も配線領域となるようアルミニウム配
線層ＥＤＩ　、ＥＤ２　、ＤＩ　、Ｄ２を上記区域ＣＨ
Ｉ　、ＣＨ２が延びる方向に対し傾斜させているので、
配線領域を上記区域に対して独立に設定するような場合
忙比べて行方向、すなわち、紙面の横方向の寸法を小さ
くすることができる。

加えて、基準電位線及びディジット線としてｎ＋＋半導
体配線領域などの半導体を使用するのでなく図示のよう
にアルミニウム配線層を使用するので、その抵抗を充分
小さくできる。配線抵抗の減少により、上記のメモリア
レイは高速度で動作することができるようになる。

第２０図は、リンガラス層を形成する前の単位のＸデコ
ーダのパターンを示しており、第２１図は上記８２０図
に対応した部分のアルミニウム配線層を形成した後のパ
ターンを示している。

単位Ｘデコーダのそれぞれがメモリアレイのメモリセル
行と対応して設けられるので、単位Ｘデコーグのそれぞ
れは、上記メモリセル行のピッチを増加させないように
考慮される。そのために、特に制限されないが、以下説
明するように、第２０図、第２１図においては、２つの
単位Ｘデコーダの組合せが実質的に１つの単位とされる
。

第２０図において、Ｘデ、コーグは、ｎ型シリコン基板
１上に形成されたＰ型ウェル領域１１上に形成される。

各ＭＩＳＦＥＴを形成するための領域は、同図において
一点鎖線で囲まれている。上記領域以外のＰ型ウェル領
域１１０表面は、前記と同様に厚いシリコン酸化膜６０
が形成されている。

上記シリコン酸化膜６０及び上記−点鎖線で囲まれた領
域上のゲート酸化膜上には、打点と実線との組合せで示
したようなパターンの第１層目の多結晶シリコン層Ｗｌ
　１　、Ｗ２１　、　ａ　Ｏ、ａｏ’ａｌ、ａｌ’が形
成されている。上記−点鎖線で囲まれた領域のうち、上
記多結晶シリコン層下以外において前記の第１１図の製
法によりｎ＋型領領域形成されている。

第２０図において、左下りの斜線の付けられた部分の多
結晶シリコン層の下には、エンハンスメント型ＭＩＳＦ
ＥＴのチャンネル領域が形成されることを意味しており
、左下り及び右下りの２つの斜線が組合されて付けられ
た部分の多結晶シリフン層の下には、デイプレッション
型ＭＩ　５ＦＥＴのチャンネル領域が形成されることを
意味している。

第２０図の紙面の上半分の部分においてｎ＋型領域ＶＣ
Ｃａと多結晶シリコン層Ｗｌｌとｎ＋型領域Ｗｌｌｂと
によってデイプレッション型ＭＩＳＦＥＴＱ３が構成さ
れ、ｎ＋型領域Ｗｌｌｃと多結晶シリコン層ａＯ′とｎ
＋型領域ＧＮＤａとによってエンハンスメント型ＭＩＳ
ＦＥＴＱ４が構成され、ｎ＋型領域Ｗｌｌｃと多結晶シ
リコン層ａｌ’とｎ＋型領域ＧＮＤｂとによってエンハ
ンスメント型ＭＩＳＦＥＴＱ５が構成されている。

第２０図の紙面の下半分の部分において同様なＭＩＳＦ
ＥＴＱ３’　、Ｑ４’及びＱ５’が構成される。

上記第２０図のデコーダの表面には第２１図のようにリ
ンガラス層１２０が形成され、次いでこのリンガラス層
及びその下の酸化膜に選択エツチングにより開孔が設け
られる。

アルミニウム蒸着及びその選択エツチングにより第２１
図のように各種のアルミニウム配線層が形成される。な
お、図において、上記リンガラス層及び酸化膜等の絶縁
膜に設けられた開孔が×印忙よって示されている。従っ
て上記Ｘ印部分において上記各アルミニウム配線層はそ
の下の多結晶シリコン層もしくは半導体領域に接触する
。

第２１図において、配線層Ｗｌｌａは、短絡用、の配線
層であり、ＭＩＳＦＥＴＱ３　（第２０図参照〕のゲー
ト電極としての多結晶シリコン層Ｗｌｌとそのソース領
域及び前記ＭＩＳＦＥＴＱ４．Ｑ５の共通のドレイン領
域としてのｎ＋型領域Ｗｌｌｂとを短絡している。配線
層ＶＣＣは電源用の配線層であり、ＭＩＳＦＥＴＱ３及
びＱ３′（第２０図参照）の共通ドレイン領域としての
ｎ＋型領域ＶＣＣａに接触している。配線層ＧＮＤは接
地用の配線層であり、ＭＩ　５ＦＥＴＱ４．Ｑ４’の共
通ソース領域としてのｎ＋型領域ＧＮＤａに接触してい
る。なお、第２０図のように、ＭＩ　５ＦＥＴＱ５．Ｑ
５’の共通ソース領域としてのｎ＋型領域ＧＮＤｂは上
記ｎ＋型領領域ＮＤａに連続している。

配線層ａＯとａＯは、互いに逆相のアドレス信号を受け
る対の配線層であり、そのうちの選択された一方、すな
わち図示の場合ａＯが多結晶シリコン層ａＯ′に接触し
、またａ　ｏ　ＩＩに接触している。

同様に、配線層ａ１とａｌは互いに逆相の他のアドレス
信号を受ける対の配線層である。図示の場合、配線層ａ
１が多結晶シリコン層ａｌ’に接触し、配線層ａ１が多
結晶シリコン層ａ１″に接触している。

以上のように、第１２図の上半分に前記第１図のＸデコ
ーダＸＤＩのような単位デコーダが構成され、下半分に
おいてＸＤ２のような他の単位デコーダが構成されてい
る。

上記単位Ｘデコーダは、メモリセル行に対応して並べら
れる。従って配線層ＶＣＣ、ＧＮＤ　。

ａｏ、ａｏ、ａｌ、ａｌ等は複数の単位Ｘデコーダに共
通とされる。

第２２図人及び第２２図Ｂは、リンガラス層を形成する
前の単位の書き込み回路のパターンを示しており、第２
３図人及び第２３図Ｂはそれぞれ上記第２２図Ａ、第２
２図Ｂに対応した部分のアルミニウム配線層を形成した
後のパターンを示している。なお、パターンとしての第
２２図人の右端は第２２図Ｂの左端につながり、同様に
第２３図人の右端は第２３図Ｂの左端につながる。

上記第２２図Ａ、Ｂ、第２３図Ａ、Ｂ、のパターンは前
記第２０図、第２１図と同じ標記法で示されている。

単位の書き込み回路は、前記Ｘデコーダと同様な理由に
より、その２つが実質的に１つの単位とされる。

厚いシリコン酸化膜６０を介してメモリアレイを構成す
るための二点鎖線で示されたＰ型ウェル領域１０ｂ上に
延長されてきた第１ワード線としの多結晶シリコン層Ｗ
ｌｌ、Ｗ２１は、それぞれアルミニウム配線層ＷＩＩＣ
，Ｗ２１Ｃを介してＰ型ウェル領域１１に形成されたＭ
ＩＳＦＥＴＱｌ　５　、　Ｑｌ　５’のドレイン領域Ｗ
ｉｌｄ、Ｗ２１ｄに接触する。

なお、上記Ｐ型ウェル領域１０ｂには、図示のように消
去回路（第１図参照）からの信号が加えられるアルミニ
ウム配線層ｅが接触する。

上記ＭＩＳＦＥＴＱＩ　５　、Ｑｌ　６のゲートとして
の多結晶シリコン層Ｗｅには、制御線Ｗｅ（第１図参照
）の信号が加えられる。

第２ワード線としての多結晶シリコン層Ｗ１２゜Ｗ２２
は、それぞれアルミニウム配線層Ｗ１２ａ。

Ｗ２２ａを介して、二点鎖線で示されているＰ型ウェル
領域１１に形成されたＭＩ　５ＦＥＴＱＩ　６とＱｌ７
の共通ドレイン領域Ｗ１２ｂ、ＭＩＳＦＥＴＱ１６’と
Ｑ１７′との共通ドレイン領域Ｗ２２ｂに接触し、更に
、それぞれ多結晶シリコン層Ｗｌ　２ｃ　、Ｗ２２ｃに
接触している。

上記ＭＩＳＦＥＴＱＩ　６　、Ｑｌ　７　、Ｑｌ　６’
Ｑ１７′の共通ゲートとしての多結晶シリコン層ｖＣＣ
には＋５ｖの電源電圧が加えられる。

ＭＩＳＦＥＴＱＩ８とＱ１８′との共通ドレイン領域Ｇ
ＮＤａには、接地電位にされるアルミニウム配線層ＧＮ
Ｄが接触している。

多結晶シリコン１Ｗ１２ｃは、独立のＰ型ウェル領域１
１ｒに形成されたＭＩＳＦＥＴＱＩ９のゲート電極とさ
れており、アルミニウム配線層Ｗｌ　２ｄによって上記
ＭＩＳＦＥＴＱ１９のソース領域Ｗ１２ｅとＰ型ウェル
領域１１ｒとに接触している。

同様に、多結晶シリコン層Ｗ２２ｃは、他の独立のＰ型
ウェル領域１１ｓに形成されたＭＩＳＦＥＴＱＩ　９’
のゲート電極とされており、アルミニウム配線層Ｗ２２
ｄによって上記ＭＩＳＦＥＴＱ１９′のソース領域Ｗ２
２ｅとＰ型ウェル領域１１ａとに接触している。

上記ＭＩＳＦＥＴＱ１９とＱ１９’は前記第９図もしく
は第１１図で説明されたような構造とされている。ｎ型
シリコン基板ｌ上に延長された上記ＭＩ　５ＦＥＴＱＩ
　９とＱ１９′　との共通ドレイン領域ＶＰＰａには、
書き込み及び消去法の高電圧が加えられるアルミニウム
配線層■ＰＰに接触している。

上記ＭＩＳＦＥＴＱＩ　５ないしＱｌ９によって、例え
ば第１図の回路ＷＡＩが構成され、Ｑ１５′ないしＱ１
９′によって他の回路ＷＡ２が構成される。

第２２図Ａ、Ｂ、第２３図Ａ、Ｂの単位の書き込み回路
は前記のＸデコーダと同様に、メモリセル行と対応して
並べられる。

第２４図は、リンガラス層を形成する前のＹゲートのパ
ターンを示しており、第２５図は、アルミニウム配線層
を形成した後の上記第２４図に対応した部分のパターン
を示している。

共通ディジット線としての多結晶シリコン層ＣＤ＆Ｃは
、単位ゲートを並列接続するためのアルミニウム配線層
ＣＤａが接触している。

上記アルミニウム配線層ＣＤａは、ＭＩＳＦＥＴＱｌｌ
とＱｌ３の共通ドレイン領域ＣＤｂに接触している。上
記ＭＩＳＦＥＴＱＩＩ、Ｑ１３のゲート電極としての多
結晶シリコン層Ｙｌａ。

Ｙ２ａにはそれぞれＹデコーダＭＤＩ、ＹＤ２（第１図
参照）の出力を受けるアルミニウム配線層Ｙｌ、Ｙ２が
接触している。

ＭＩ　５ＦＥＴＱＩ　１のソース領域とＱ１２のドレイ
ン領域は共通のｎ＋型領域Ｄｌｂとされ、同様にＭＩ　
５ＦＥＴＱＩ　３のソース領域とＱ１４のドレイン領域
が共通のｎ＋型領領域されている。

上記ＭＩＳＦＥＴＱＩ　２とＱ１４のゲート電極として
の多結晶シリコン層■ＣＣには、＋５Ｖの電源電圧が供
給される。

ＭＩＳＦＥＴＱＩ　２のソース領域Ｄｌａには、ディジ
ット線としてのアルミニウム配線層Ｄ１が接触し、同様
にＭＩＳＦＥＴＱＩ４のソース領域Ｄ２ａには、他のデ
ィジット線としてのアルミニウム配線層が接触している
。

第２６図人及び第２６図Ｂは、リンガラス層を形成する
前の書き込み禁止回路のパターンを示しており、第２７
図人及び第２７図Ｂは、アルミニウム配線層が形成され
た後のそれぞれ上記第２６図人、第２６図Ｂに対応する
部分のパターンを示している。なお、パターンとして第
２６図人の下端が第２６図Ｂの上端につながり、同様に
第２７図人の下端が第２７図Ｂの上端につながる。

第６図のように、メモリアレイと書き込み禁止回路との
間に配線領域ＷＩＲが配置されるので、特に制限されな
いが、第１５図、第１６図で説明した基準電位線として
のアルミニウム配線層ＥＤ１、ＥＤ２は、各ＭＩＳＦＥ
Ｔの多結晶シリコン層と同時に形成された多結晶シリコ
ン層ＥＤ１ａ。

ＥＤ２ａにそれぞれ接触させられる。上記配線領域ＷＴ
Ｒにおいては、上記多結晶シリコン層ＥＤｌａ、ＥＤｌ
ａ上に酸化膜及びリンガラス層を介して各種のアルミニ
ウム配線層が形成される。

なお、上記第２６図Ａ、Ｂ、第２７図Ａ、Ｂは前記各図
と同じ標記法に従って示されている。従って、上記第２
６図Ａ、Ｂ、第２７図Ａ、Ｂにおける書き込み禁止回路
の構成については説明を省略する。

この発明に従うと、第６図のように、メモリアレイをは
さんでデコーダと書き込み回路を配置するので動作速度
、特に読み出し動作速度を大きくすることができるよう
になる。これに対し、デコーダと書き込み回路とをメモ
リアレイの片側に配置する場合、例えばデコーダからメ
モリセルへの配線が長くなり、また、メモリアレイの片
側に複数の回路を配置するので、半導体集積回路におい
て公知のような交差配線箇所が多くなってくることにな
る。その結果、メモリアレイに信号を供給する配線径路
の信号伝送特性が劣化し、動作速度が制限を受けること
になる。

上記のように、メモリアレイをはさんでデコーダと書き
込み回路を配置する場合、単位のデコーダと書き込み回
路のピッチを比較的小さくできるので、メモリアレイの
大きさをこれらの回路で制限しなくてもよいようになる
。

またメモリアレイをはさんでゲートもしくはデコーダー
と書き込み禁止回路を配置するので、上記と同様な理由
で高速動作とすることができるようになる。

上記のように、メモリアレイをはさんでデコーダと書き
込み回路とを配置する構成もしくはメモリアレイをはさ
んでゲートもしくはデコーダと書き込み回路を配置する
構成は、書き込み回路もしくは書き込み禁止回路を使用
する他の種類の記憶装置に適用することができる。

この発明に従うと、前記のようにウェル領域を使用し、
このウェル領域を高耐圧回路のために有効に使用するこ
とができる。

前記第１図のエンハンスメント型ＭＩＳＦＥＴＱ３７な
いしＱ３９を直列接続した電圧分割回路において、ＭＩ
　５ＦＥＴＱ３７のドレインに最も高い電圧が加わるの
で、このＭＩ　５ＦＥＴＱ３７が高電圧によって破壊さ
れると、この破壊されたＭＩＳＦＥＴＱ３７を介してＱ
３８に高電圧が加わることになる。その結果、直列接続
のＭＩ　５ＦＥＴが次々と破壊する。しかしながら、上
記の最も高い電圧が加わるＭＩｓＦＥＴＱ３７を前記の
ようにウェル領域を利用した構造にすることにょって高
耐圧化すると、他のＭＩＳＦＥＴＱ３８ないしＱ３９を
普通の構造としても、上記のような破壊を防ぐことがで
きる。上記のような電圧分割回路は、実施例の記憶回路
装置以外の他の回路装置に使用することができる。

同様に、第１図の消去回路、書き込み禁止電圧発生回路
のような回路は、他の用途に使用することができる。

【図面の簡単な説明】

第１図は半導体記憶回路の回路図、第２図、第３図及び
第４図は、第１図の回路の動作タイミングチャート図、
第５図は、半導体記憶回路のブロック図、第６図は、半
導体記憶回路装置の平面図、第７図は第６図の半導体記
憶回路装置を形成する半導体基板の平面図、第８図は第
７図のＡ−Ａ’部分の断面図、第９図は、ＭＩＳＦＥＴ
を形成した半導体基板の断面図、第１０図はバイポーラ
トランジスタを形成した半導体基板の断面図、第１１図
（Ａ）ないしく０）は半導体記憶回路装置の各製造工程
における半導体基板の断面図、第１２図は、ＭＮＯＳの
断面図、第１３図は第１２図のＭＮＯＳの特性曲線図、
第１４図はメモリセルの等価回路図、第１５図は、リン
ガラス層を形成する前のメモリアレイの平面図、第１６
図はアルミニウム配線層を形成した後のメモリアレイの
平面図、第１７図、第１８図及び第１９図はそれぞれ第
１６図のＡ−Ａ’部分、Ｂ−Ｂ’部分及びｃ−ｃ’部分
の断面図、第２０図は、リンガラス層を形成する前のＸ
デコーダの平面図、第２１図はアルミニウム配線層を形
成した後のＸデコーダの平面図、第２２図人及び第２２
図Ｂはリンガラス層を形成する前の書き込み回路の平面
図、第２３図人及び第２３図Ｂはアルミニウム配線層を
形成した後の書き込み回路の平面図、第２４図は、リン
ガラス層を形成する前のＹゲートの平面図、第２５図は
、アルミニウム配線層を形成した後のＹゲートの平面図
、第２６図人及び第２６図Ｂは、リンガラス層を形成す
る前の書き込み禁止回路の平面図、第２７図人及び第２
７図Ｂは、アルミニウム配線層を形成した後の書き込み
禁止回路の平面図、第２８図及び第２９図は５ｉ−８ｉ
０２界面における夫々リン、ポロン不純物の濃度分布を
示す状態図、第３０図乃至第３３図及び第３４図乃至第
３６図は夫々半導体装置要部の製造工程毎の断面図であ
る。 ＭＡ・・・メモリアレイ、ＸＤＩ　、ＸＤ２・・・Ｘデ
コーダ、ＹＧＯ・・・Ｙゲート、ＹＤｌ　、ＹＤ２．Ｘ
デコーダ、ＷＡＩ、ＷＡ２・・・書き込み回路、ＩＨＡ
ｌ・・・書き込み禁止回路、ＩＨＡ２・・・書き込み禁
止電圧発生回路、ＥＲ３・・・消去回路、ＣＲＬ・・・
制御回路、ＩＯ８・・・センス回路、ＩＯＲ・・・出力
バッファ回路、ＩＯＷ・・・データ入力回路、ＢＯ−Ｂ
ＩＯ・・・入カバソファ回路。 第２図 第３図 亡１０ τ／１ 第 図 第 図 第 図 第 図 第 図 ／／７Ｌ ＼ ／ 第 図 冨 図 第 図 第 図 第１ 図 ５ｔ／Ｅ 第 図 第 ■ 図 第 ２２図Ｂ 第２３ 図８ 第 ２６図Ａ 第２７ 図八 第 図 第３ 図 第 図 第 図 第３５ 図 第３６ 図 ｔ （／ｌＪ 事件の表示 昭和６３年 特許願 第１２１７０６号 発明の名称 半導体装置 補正をする者 事件との関係 名　　　　　称

Claims (1)

1. 【特許請求の範囲】 １、半導体基板に互いに離間して形成した複数の素子形
   成領域を少なくとも一つの列に沿って直線状に、配列し
   、該直線状に配列された複数の素子形成領域を前記列方
   向に沿って交互に第１のグループと第２のグループとに
   ２分して、その第１のグループの各素子形成領域を、前
   記列方向に沿って半導体基板上に絶縁膜を介して形成さ
   れた第１の配線に電気的接続し、その第２のグループの
   各素子形成領域を、前記列方向に沿って半導体基板上に
   絶縁膜を介して形成された第２の配線に電気的接続して
   成るレイアウト構成を具備する半導体装置であって、前
   記第１の配線および第２の配線は互いに並行するように
   配列せしめ、かつ、前記第１の配線および第２の配線は
   、前記素子形成領域と電気的接続すべき部分がその素子
   形成領域上の絶縁膜に形成されたコンタクトホールを覆
   うように、蛇行状に曲げられて延在して成ることを特徴
   とする半導体装置。 ２、前記第１のグループの各素子形成領域はメモリセル
   のソース領域、前記第２のグループの各素子形成領域は
   メモリセルのドレイン領域を構成し、前記第１の配線は
   基準電位線、前記第２の配線は前記基準電位線と対に形
   成されるディジット線を構成し、複数のメモリセルが前
   記基準電位線と前記ディジット線間に互いに並列接続さ
   れて成ることを特徴とする特許請求の範囲第１項記載の
   半導体装置。