JPH023182A

JPH023182A - 半導体記憶回路装置

Info

Publication number: JPH023182A
Application number: JP63121709A
Authority: JP
Inventors: Yuji Tanida; 谷田　雄二; Takaaki Hagiwara; 萩原　隆旦; Ryuji Kondo; 近藤　隆二; Shinichi Minami; 真一南; Yokichi Ito; 伊藤　容吉
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-05-20
Filing date: 1988-05-20
Publication date: 1990-01-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、半導体記憶回路装置、特に記憶情報の曹き
込み及び消去が可能な半導体不揮発性記憶素子を使用し
た半導体記憶回路装置に関する。

半導体不揮発性記憶素子として、ゲート絶縁膜中のトラ
ップを利用する形式またはフローティングゲートを利用
する形式とされた絶縁ゲート電界（以下余白）効果トランジスタが公知である。この種の絶縁ゲート電
界効果トランジスタにおいては、トンネル効果により、
またはアバランシェ降伏によって生じたホット・キャリ
アにより上記ゲート絶縁膜中のトラップ又はフローティ
ングゲートに電荷が注入されると、そのしきい値電圧が
一方の安定な値から他方の安定な値に変化する。上記の
一方のしきい値電圧となっている状態が例えば２進信号
の０と対応させられ、他方のしきい値電圧となっている
状態が２進信号の１と対応させられる。

上記の電荷は適当な方法により除去することが可能であ
る。

従って、上記の種類の絶縁ゲート型電界効果トランジス
タは記憶情報の書き込み及び消去が可能な不揮発性記憶
素子として使用できる利点を持うている。

上記の半導体不揮発性記憶素子は、その複数個が例えば
半導体基板上に規則的に配置され、記憶情報の読み出し
もしくは書き込みのために選択される。

上記の半導体不揮発性記憶素子は、記憶情報の読み出し
に必要とされる信号レベルに対し、書き込み時に例えば
上記信号レベルの数倍にも達する高電圧の高レベル信号
を必要とする。

しかしながら、回路素子の特性によって信号レベ〃が制
限を受けることが有るので、半導体記憶回路装置は上記
の高レベル信号のために特に考慮された回路装置を必要
とする。

また、半導体記憶回路装置は、上記の高レベル信号を処
理する回路装置の使用によって全体の構成が複雑化する
ので、使用する半導体基板が大型化しないようにし、か
つ動作速度等の性能が害されないように考慮されなけれ
ばならない。

また、一方、かかる半導体回路装置は絶縁ゲート型電界
効果トランジスタを主体として実現されることが要求さ
れるが、回路構成及び機能向上のために一部バイポーラ
トランジスタを使用することも要求され、かかる半導体
回路装置を一枚の半導体基板に形成した所謂半導体集積
回路装置として実現することが要求される。そして、か
かる半導体集積回路装置としては製造プロセスの効率化
を図る必要があり、従ってできる丈簡単な製造プロセス
で上記電子回路ケ実現することが要求される。

従って、この発明の１つの目的は、半導体不揮発性記憶
素子を使用した動作速度の速い半導体記憶回路装置を提
供することにある。

この発明の他の目的は、半導体不揮発性記憶素子を使用
した小型化できる半導体記憶回路装置を提供することに
ある。

この発明の他の目的は、半導体基板上に１おいて個々の
回路装置が望ましい位置に配置された半導体記憶回路装
置を提供することにある。

この発明の他の目的は、ゲート絶縁膜のトラップを利用
する絶縁ゲート電界効果トランジスタのように電気的に
記憶情報の書き込み及び消去ができる半導体不揮発性記
憶素子を使用した新規な半導体記憶回路装置を提供する
ことにある。

この発明の他の目的は、電気的に記憶情報の書き込み及
び消去ができる半導体不揮発性記憶素子に達する構造と
された半導体記憶回路装置を提供することにある。

この発明の他の目的は、高電圧信号の処理に適する回路
装置を提供することにある。

この発明の他の目的は、破壊の起りにくい回路装置“を
提供することにある。

この発明の他の目的は、バイポーラトランジスタと絶縁
ゲート型電界効果トランジスタを含む新規な回路装置を
提供することにある。

この発明の更に他の目的は、上記種々の電子回路装置を
実現するための半導体集積回路装置の製造方法を提供す
ることにある。

以上述べた種々の本発明の目的及び構成は、以下の詳細
な説明及び添付図面より明らかとなるであろう。

以下、この発明を実施例に基づいて詳細に説明する。

特に制限されないが、以下の実施例においては、半導体
不揮発性記憶素子として、極めて薄いシリコン酸化膜（
ｏｘｉｄｅ　）と、この酸化膜Ω上に形成との２層構造
のゲート絶縁ｊ摸を持つ絶縁ゲート電界効果トランジス
タ（以下Ｍ　Ｎ　ＯＳと称する）を使用する。このＭＮ
ＯＳに対しては、記憶情報の書き込みだけでなく消去も
電気的に行なうことができる。

第１２図は、ＭＮＯＳの断面図を示している。

同図において、ｐ型シリコン領域１０表面に互いに隔て
られてｎ型ソース領域２及びドレイン領域３が形成され
、上記ソース・ドレイン領域２，３間のｐ型シリコン領
域１０表面に、例えば厚さ２０Ａのシリコン酸化膜４と
厚さ５００Ａのシリコン屋化膜５とからなるゲート絶縁
膜を介してｎ型多結晶シリコンからなるゲート電極が形
成されている。上記ｐ型シリコン領域１は、ＭＮＯＳの
基本ゲート領域を構成する。

消去状態もしくは記憶情報が百き込まれていない状態で
は、ＭＮＯＳのゲー）？Ｉｆ圧ＶＧ対ドレイン電流ＩＤ
特性は、例えば第１３図の曲線Ａのようになっており、
そのしきい値電圧は４ボルトの負電圧（以下−４ｖのよ
うに記する）Ｋなっている。

記憶情報の書き込み又は消去のために、ゲート絶縁膜に
は、トンネル現象によりキャリヤの注入が生ずるような
高電界が作用させられる。

書き込み動作において、基体ゲート１には、例えばはｙ
回路の接地電位のＯＶが印加され、ゲート６には、例え
ば＋２５Ｖの高電圧が印加される。

ソース領域２及びドレイン領域３には、書き込むべき情
報に応じてはｙＯｖの低電圧又は＋２０Ｖのような高電
圧が印加される。

ソース領域２とドレイン領域３との間のシリコン領域１
表面には、上記ゲート６の正の高電圧に応じてチャンネ
ル７゛が誘導される。このチャンネル７の電位はソース
領域２及びドレイン領域３の電位と等しくなる。

ソース領域２及びドレイン領域３に上記のようにＯｖの
電圧が印加されるとゲート絶縁膜には上記ゲート６の高
電圧に応じた高電界が作用する。

その結果、ゲート絶縁膜にはトンネル現象によりチャン
ネル７かもキャリアとしての電子が注入される。ＭＮＯ
ＳのＶＧ−ＩＤ特性は第１３図曲線ＡからＢに変化する
。しきい値電圧は前記の一４Ｖかも例えば＋１ｖに変化
する。

ソース領域２及びドレイン領域３に上記のように＋２０
Ｖが印加された場合、ゲート６とチャンネル７との間の
電位差が数Ｖに減少する。このような低電位差では、ト
ンネル現象による電子の注入を起させるには不充分とな
る。そのため、ＭＮＯＳの特性は第１３図の曲線Ａから
変化しない。

半導体記憶回路装置においては、１つのデイジットａに
複数のＭＮＯＳが結合される。上記の書き込み動作にお
いて、選択されるＭＮＯＳには上記のような電圧が印加
される。非選択とされるＭＮＯＳのゲートにははｙＯｖ
の電圧が加えられるカモしくはソース領域及びドレイン
領域に前記ノ＋２０ｖのような高電圧が印加される。

記憶情報の消去は、ゲート絶縁膜に上記の書き込みにお
ける電界に対し逆方向の高電界を作用させることにより
行なわれる。この逆方向の高電界によりトンネル現象が
生じ、ゲート絶縁膜にキャリヤとしての正孔が流入され
る。前記の書き込み時に注入された電子が上記の正孔に
よって中和され、その結果ＭＮＯ５の特性は第１３図の
曲線Ｂから再び曲ＭＡにもどされる。

この実施例に従うと、上記の消去のために、例えば基体
ゲート１にＯＶを加えながらゲート６に負の高電圧を加
える構成をとる代りに、後述からより明確になるように
ゲート６に０■を加えながら基体ゲート１に＋２５Ｖの
ような正の高電圧を加える構成とする。上記のように基
体ゲート１に正の高電圧を加える構成とすることによっ
て、ゲート６に高電圧を印加するための回路構成を単純
にすることができるようになる。また、書き込み及び消
去のために同一極性の高電圧を利用できるようになり、
その結果、半導体記憶回路装置の外部端子数及び半導体
記憶回路装置を動動するための電源数を少な（できる。

Ｍ　Ｎ　ＯＳの特性が上記第１３図の曲線Ａ又はＢのい
ずれか一方になるので、ＭＮＯＳの記憶情報の読み出し
は、例えばゲート電圧ＶＧがｏＶであるときのソース・
ドレイン間の導通状態を検出することにより行なわれる
。単一極性の信号により１つのデイジットＨに結合され
た複数のＭ　Ｎ　ＯＳの１つを選択できるよｌするため
に、単位の記憶要素（以下メモリセルと称する）は、第
１４図に等両回路を示すように、ＭＮＯ８ＱＩとこれに
直列接続されたスイッチ用絶縁ゲート電界効果トランジ
スタ（以下スイッチ用ＭＩＳＦＥＴと称する）Ｑ２とか
ら構成される。読み出し時、ＭＮＯ５ＱＩのゲート電圧
はＯＶに維持され、スイッチ用〜ｌｌ５ＦＥＴのゲーＨ
ｔＣ圧は、選択信号によってＯＶ又は＋５ｖのような正
電圧とされる。

第１図は、実施例の半導体記憶回路装置の回路を示して
いる。

この実施例の記憶回路は、Ｘデコーダ、Ｘデコーダ、制
御回路等の比較的低電圧の信号を形成する回路と、薔き
込み回路、消去回路等の比較的高電圧の信号を形成する
回路とを含んでいる。

特に制限されないが、上記の低電圧信号を形成する回路
のために電源端子ＶＣＣに、＋５Ｖの低電源電圧が供給
される。上記電源電圧に応じて、低電圧信号のハイレベ
ルは、はｒ＋ｓｖとされ、ロウレベルははｙ回路の接地
電位のＯＶとされる。

上記書き込み回路、消去回路等の回路のために、回路装
置に高１「圧端子ｖＰＰが設けられる。この高電圧端子
ｖＰＰには、回路装置に書き込み動作をさせるとき及び
消去動作をさせるとき、はｙ＋２５Ｖのような高電圧が
供給される。上記の高電圧に応じて、高電圧信号のハイ
レベルははｙ＋２５Ｖもしくは＋２０Ｖとされ、ロウレ
ベルははｙＯＶとされる。

第１図において、Δ（Ａはメモリアレイであり、マトリ
クス配置されたメモリセルＭＳＩＩないしＭＳ２２を含
んでいる。

同一の行に配置されたメモリセルＭＳＩＩ、ＭＳ１２の
それぞれのスイッチ用ＭＩＳＩ’ＥＴＱ２のゲートは、
第２ワード森Ｗ１１に共通接続され、それぞれのＭＮＯ
３ＱＩのゲートは、第２ワード１−に共通接続されてい
る。同様Ｋ、他の同一の行に配ｔ？ｔされたメモリセル
ＭＳ２１．ＭＳ２２のスイッチ用ＭＩＳＦＥＴ及びＭＮ
ＯＳのゲートはそれぞれ第１ワード側Ｗ２１．第２ワー
ド−Ｗ２２に共通接続されている。

同一の列に配置されたメモリセルＭＳＩＩ、ＭＳ２１の
スイッチ用ＭＩＳＦＥＴＱ２のドレインはデイツクＨＢ
ｔＤｘに共通接続され、ＭＮＯＳのソースは基準電位ｉ
ｆｌ　Ｅ　Ｄ　１に共通接続されている。

同一に他の同一の列に配置されたメモリセルＭＳ１２、
ＭＳ２２のスイッチ用ＭＩＳＦＥＴのドレイン及びＭＮ
ＯＳのソースはそれぞれデイジット−Ｄ２．基準電位線
Ｅｌ）２に共通接続されている。

この実施例に従うと、基体ゲートに正の高電圧を印加す
ることによってＭＮＯＳの記憶情報を消去する構成をと
るので、メモリセルを形成する半導体領域は、次に説明
するＸデコーダ、Ｘデコーダ等の周辺回路を形成する半
導体領域と電気的に分断される。上記の半導体領域は後
で説明するように、例えばｎ型半導体基板表面に形成さ
れたｐ型ウェル領域から構成される。

上記の消去のために、個々のメモリセルなそれぞれ独立
のウェル領域に形成したり、同じ行もしくは列に配置さ
れるメモリセルを共通のウェル領域に形成したりするこ
とができるが、この実施例では、メモリセルの全体すな
わちメモリアレイＭＡを１つの共通なウェル領域に形成
する。

第１図において、巌ＷＥＬＬは、メモリアレイＭＡの共
通の基体ゲートとしてのウェル領域に接続される。

上記第１ワードｉＷＷ　１１　、　Ｗ　２１は、それぞ
れＸデコーダＸＤＩ、ＸＩ）２の出力端子に接続され、
第２ワード１！Ｗ１２．Ｗ２２は、書き込み回路ＷＡｌ
、ＷＡ２の出力端子に接１’；６されている。

ＸデコーダＸＤＩは、図示のように、電源■ｃＣと出力
端子との間に接続されゲート・ソース間が短絡されたデ
イプレッション型Ｑ荷Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　１”Ｑ３と
、出力端子とアース！；１シ子間に接続され、それぞれ
のゲートにアドレスバッファＢＯないし■３６からの非
反転出力もしくは反転出力を受けるエンハンスメント型
ＭＩＳＦＥＴＱ４ないしＱ６とからなり、芙ｙｔ的にノ
ア１ｉｊｌ路を１Ｎ成している。、ＸデコーダＸ１）１
は、選択されて（・ないときアドレス入力線ａＯないし
ａ６の少なくとも１つＫおける１百号のハイレベルによ
り、ワードねＷｌｌにほぼＯｖのロウレベル信号を出力
し、選択されたとき、アドレス入力ｉ１ｊ　ａ　Ｏない
しａ６におけるすべての信号がロウレベルとなり、はＭ
５Ｖのハイレベル信号を出力する。

ＸデコーダＸＤ２は、接続するアドレス入力線が異なる
点を除いて上記ＸデコーダＸＤＩと同一１１１１成にさ
れる。

なお、第１図において、ＭＩＳＦＥＴＱ３のようなデイ
プレッション型ＭＩＳＩ”、ＥＴは、図示のようにエン
ハンスメント型ＭＩＳＦＥＴと異なった記号で標記され
ている。

甘き込み回路ＷＡＩは、第１ワード線Ｗｌｌと出力端子
（第２ワード腺Ｗ１２）との間に直ダ月χ続されたＭＩ
ＳＩ’ＥＴＱ１５．Ｑｌ６と、上記出力端子と書き込み
及び消去時に前記の＋２５Ｖの電圧が加えられる電源端
子ＶＩ’Ｉ’との＋ｌｊＪに接続されたＭＩ　５ＦＥＴ
ＱＩ　９と、上記出力端子と接地端子との間に直列接続
されたＭＩＳＦＥＴＱ１７゜Ｑｌ８とからなる。上記Ｍ
Ｉ　５ＦＥＴＱＩ　５のゲートは省き込み制御？ｎＷｌ
に接続され、ＭＩＳＦＥＴＱ１８のゲートは読み出し及
び消去制御線ｖｐに接続され、更にＭＩＳＦＥＴＱ１６
及びＱｌ８のゲートは？Ｉｆ源端子ＶＣＣに接続されて
いる。

後で説明する構成の制御回路ＣＩ’ＬＬにより、甘き込
み動作以外において、上記書き込み制御線Ｗｌの信号は
は、！１″ＯｖＯロウレベルとされ、制御線７下の信号
はほに＋５Ｖのハイレベルとされている。従ってＭＩＳ
ＦＥＴＱ１５はオフ状態にあり、これに対しＭＩＳＦＥ
ＴＱ１８はオン状態にある。出力端子（第２ワード４７
Ｗ１２）は、直列接続のＭＩＳＦＥＴＱ１７とＱｌ８と
を介して回路の接地端子に接続され、そのためはＫＯＶ
にされる。

書き込み動作において、電源端子ＶＰＩ’に＋２５■の
高電圧が加えられ、書き込み制御側Ｗｌに、ＭＩ　５Ｆ
ＥＴＱＩ　５をオン状態にさせるようはｙ＋５Ｖのハイ
レベル（ｉ号が加えられ、制御＆＋ｖｐに、ＭＩＳＦＥ
’Ｔ’Ｑ１８をオフ状態にさせるようはｙＯＶの信号が
加えられる。

上記のＭＩＳＦＥＴＱ１５のオン状態とＭＩＳＦＥｉ’
Ｑ１８のオフ状態とによって、第２ワード線Ｗ１２の信
号レベルが第１ワード線Ｗｌｌの信号レベルに応じて決
められるようになる。

すなわち、第１ワード１Ｗ１１を選択するよう、Ｘデコ
ーダＸＤＩの駆動用ＭＩＳＦＥＴＱ４ないしＱ６がすべ
てオフ状態にされているなら、Ｍ　ｌ５ＦＥＴＱＩ　６
．Ｑｌ　５及び上記駆動用ＭＩｓＦＥＴＱ４ないしＱ６
の電流経路は構成されない。

従って、第２ワード線Ｗ１２にはＭＩ　５ＦＥＴＱ１９
を介してはｇ電源端子ＶＰＰの＋２５Ｖが現われる。す
なわち、選択された第１ワード森にはｘ＋５Ｖが加わる
ことに対応して、選択されたワードａにはＭ＋２５Ｖの
Ｊｔｒｉ圧が加わることになる。

第１ワード線Ｗｌｌが非選択なら、すなわちＸデコーダ
ＸＤ１の駆動用ＭＩＳＦＥＴＱ４ないしＱ６の少なくと
も１つがオン状態とされているなら、ＭＩ　ＳＩ’Ｅ’
ｌ’Ｑ１　Ｇ、　Ｑｌ　５及び上記駆動用ＭＩＳＦＥＴ
Ｑ４ないしＱ６を介して出力端子（第２ワード線Ｗ１２
）を接地するｖＬ電流経路形成される。その結果、上記
出力端子ははｙＯｖにされる。

上記書き込み回路ＷＡＩにおいて、ゲートに定常的に電
源電圧ｖＣＣを受けるＭＩＳＦＥＴＱ１６、Ｑｌ７は、
第２ワード線Ｗ１２に加わる高電圧信号がＭＩＳＦＥＴ
Ｑ１５又はＱｌ８のブレークダウンによって制限されて
しまうことを防ぐために使用される。

すなわち、例えばＭＩ　５ＦＥＴＱＩ　７を省略した場
合、ＭＴＳＦＥＴＱＩ　８のドレインＤに第２ワード１
Ｗ１２の高電圧（＋２５Ｖ）が印加されることになる。

上記ＭＩＳＦＥＴ’Ｑ１８のゲートには、前記のように
制ｍｌ線ｖｐからは３−Ｏ■の低電圧が加わっているの
で、このＭＩＳＦＥＴＱ１８のドレイン接合の四りに広
がるべき空乏層が、ゲートの近傍においてこのゲートの
低電圧によって制限されることになる。その結果、ＭＩ
ＳＦＥＴＱ１８のドレイン接合は、比較的低電圧でブレ
ークダウンするようになる。

図示のようにＭＩ　５ＦＥＴＱＩ　７を設けると、ＭＩ
ＳＦＥＴＱ１８のドレインに加わる電圧は、電ｇ電圧Ｖ
　ＣＣカらＭＩＳＦＥ’ｒＱ１７のしきい１直電圧だけ
増加した値の電圧にクランプされる。

その結果、ＭＩＳＦＥＴＱ１８のブレークダウンが防止
される。ＭＩＳＦＥＴＱ１７は、そのゲートが１（（源
ｖＣＣに接続されているので比較的高いドレイン耐圧を
持つことになる。

ＭＩ　５ＦＥＴＱＩ　６も上記ＭＩＳＦＥＴＱ１７と同
様な理由によって使用されろ。

この実施例を従うと、前記のようなウェル領域を使用す
る（１４成が有効に利用される。

書き込み回路ＷＡＩにおける負荷ＭＩＳＦＥＴＱ１９は
、他のＭＩＳＦＥＴＱ１５ないしＱ１８などのＭＩＳＦ
ＥＴを形成するウェル領域に対し独立したウェル領域に
形成される。すなわち、ＭＩ　５ＦＥＴＱＩ　９の基本
ゲートは、他のＭＩＳＦＥＴの基体ゲートから電気的に
分ｐｉｎ！される。

上記負荷ＭＩＳＩ’ＥＴＱ１９は、図示のようにその基
体ゲートとソースとが短絡されており、基体ゲートから
ソース・ドレイン間のチャンネルに高電圧が作用しない
ようにされている。

図示の接続に対し、基体ゲートが他のＭＩＳＦＥＴと同
様に接地端子に接続されている場合、出力端子（第２ワ
ードａｔｗｔ２）で必要とする電圧が大きいので、基板
バイアス効果によるＭ　Ｉ　Ｓ　ＦＥＴＱ１９のしきい
１１電圧の増加が他の低電圧を処理するための〜ｆＩｓ
ＦＥＴに比べて著るしく大きくなる。その結果、上記の
出力端子（第２ワード１ｌＷ１２）で必要とする電圧に
対し、高電圧端子ＶＩ’Ｐに供給する電圧を大幅に大き
くしなければならなくなる。

これに対し、図示の接続の場合、基体ゲートの電圧がソ
ースの′ｔＥ圧と等しくなるので、基板バイアス効果に
よるＭＩＳＦＥＴＱ１９のしきい（直電圧の増加を実質
的に無視できるようになる。その結果、高電圧端子■Ｐ
Ｐに供給する高電圧を比鮫的小さ（することができるよ
うになる。

上記のように、高電圧端子ＶＰＰに供給する電圧を低下
させても良い構成とすることにより、この高電圧端子Ｖ
ＰＰが接Ａつｃされる各種のｐｎ接合の耐圧を異常に高
くすることが必要なくなるかもしくはｐｎ接合にオｄけ
る各種の望ましくないリーク電流を減少させることがで
きる。さらに、高電圧端子ＶＰＰに接続する配線からの
電界によって生霊体表面に望ましくない寄生チャンネル
が誘起されてしまうことを防ぐことができる。

メモリアレイＭＡの各基準１に位線ｚＤｘ、ＥＤ２は、
曹き込み禁止回路ＩＨＡＩに接続されている。

書き込み禁止回路Ｉ　Ｉ−Ｉ　Ａ　Ｉにおいて、基準電
位４ｔｊｌ　Ｅ　Ｄ　１と接地端子との間に直列接続さ
れたＭＩＳＦＥＴＱ２０とＱ２１とが単位スイッチ回路
を構成している。この単位スイッチ回路におけるＭＩ　
５ＦＥＴＱ２１は制御回路ＣＲＬから制御＋ｌＩ　ｒを
介して制御信号を受ける。上記制御１ｇ号は、記憶情報
の読み出し動作のとき上記ＭＩＳＦＥＴＱ２１をオン状
態とするよう、＋５Ｖのレベルとされ、傳き込み動作及
び消去動作のときオフ状態とするようＯ■のレベルとさ
れる。

従って、上記単位スイッチ回路は、読み出し動作のとき
上記基準電位線ＥＤＩをはｙＯＶにする。

上記基準電位線ＥＤＩと高電圧信号ｍＩＨｖとの間ＫＭ
ＩＳＦＥＴＱ２２が接続されている。上記高電圧信号線
Ｉ）ＩＶには、後述する書き込み禁止電圧発生回路ｌｌ
ｌＡ２から、甘き込み動作及び消去動作の時はに＋２０
Ｖの高電圧レベルとされ、読み出し動作のときはｙＯＶ
とされる信号が印加される。

従って、薔き込み動作及び消去動作において、上記単位
スイッチ回路のＭＩＳＩ”ＥＴＱ２１がオフ状態にされ
ると、基や電位線ＥＤＩには、Ｍ　ｌ５ＦＥＴＱ２２を
介して上記高電圧レベルＩ　ＨＶから高電圧が印加され
る。

基準電位線ＦＤ２と接地端子との間にはＭＩＳ１’ＥＴ
Ｑ２３とＱ２４とからなる前記と同様な単位スイッチ回
路が接続され、基準電位Ｊｊ　Ｅ　Ｄ　２と高電圧信号
線Ｉ　Ｉ−Ｔ　Ｖとの１川にはＭＩＳＦＥＴＱ２５が接
続される。

上記書き込み禁止回路Ｉ　ＨＡ　１において、ゲートに
＋５Ｖの電源電圧■ＣＣを受けるＭＩＳＦＥＴＱ２０．
Ｑ２３は、基ｆｉＡ電位線ＥＤＩ、ＥＤ２に上記のよう
な高電圧が加えられるので、前記の吉き込み回路ＷＡＩ
において設けたＭＩＳＦＥＴＱ１６．Ｑ１７と同様な理
由で使用される。

Ｍ丁５ＦＥＴＱ２２．Ｑ２５は、前記ＭＩＳＦＥＴＱ１
９と同様に、基板バイアス効果によろしきい値電圧の増
加を防ぎ、高電圧信号１ＩＨＶの高電圧に対し、基準電
位線ＥＤＩ、ＥＤ２の電圧が低下しないようＫするため
に、独立のウェル領域に形成される。

メモリアレイＭＡの各デイジット線Ｄ１．　　Ｄ２と共
通デイツク）勝ｃ　Ｄとの１ｉ４１１ｃ　Ｙゲート回路
ＹＧｏが接続される。

Ｙゲート回路ＹＧＯにおいて、デイジット線Ｄ１と共通
デイジット線ＣＤとの間に直列接続されたＭＩＳＦＥＴ
ＱＩＩとＱ１２とは単位ゲート回路を＋１゛へ成し、Ｙ
デコーダＭＤＩの出力に応じて上記デイジット線Ｄ１と
共通デイツク）　線Ｃｌ）とを結合する。同様に、ＭＴ
ＳＩ’ＥＴＱ１３とＱ１４とが池の単位ゲート回路を構
成し、この単位ゲート回路はＹデコーダＹＤ２の出力に
応じてデイツク）線Ｄ　２と共通デイジット線を結合す
る。

曹き込み動作時及び消去動作時に各デイジットａＤ　１
　、　　Ｄ　２に高電圧信号が現われるので、上記Ｙゲ
ート回路ＹＧＯにおける単位スイッチ回路は、図示のよ
うにゲートに＋５Ｖの電源電圧を受けるＭＩＳＦＥＴＱ
１２．Ｑ１４を使用する。

ＹデコーダＭＤＩ、ＹＤ２は、前記ＸデコーダＸＤＩ、
ＸＤ２と類似の構成とされ、アドレスバッファＢ７ない
しＢＩＯから出力するアドレス信号Ａ７ないしＡＩＯの
非反転信号ａ７ないしａｌ。

及び反転信号ａ７ないしａｌｏを選択的に受けることに
より、それぞれの出力ｉＹ１．Ｙ２に、選択時に＋５Ｖ
のハイレベルとなり、非選択時ＫＯＶとなるデコード１
言号を出力する。

Ｙゲート回路ＹＧＯに接続した共通デイジット藤ＣＤＫ
は、センス回路ＩＯ８及びデータ入力回路ＩＯＷが接続
される。

センス回路１．　ＯＳは、図示のようにゲートソース間
が接続された負荷ＭＩＳＦＥＴＱ４７と、ゲートに制両
國ｔ°からの信号を受けるスイッチＭＩＳＦＥＴＱ４８
とからなる。纏み出し動作において、勝ｔにおける信号
が＋５Ｖのハイレベルとされることによって上記スイッ
チＭＩＳＦＥＴＱ４８力ｔオン状態とされる。

上記センス回路１０Ｓの出力が、インバータ■１４．１
１５．　ノア回路ＮｒＬ３．Ｎｌ１４及びＭＩＳＦＥＴ
Ｑ／＋９．Ｑ５０からなる出力バッファ回路ｌ０ｎＫ供
給される。

出力バッファ回路ＩＯＲにおいて、ノア回路Ｎ１１３、
Ｎ１１４のそれぞれの一方の入力端子は制御線Ｃ３ＩＫ
接続されている。上記制御線Ｃ３１の信号は、読み出し
動作時にＯＶのロウレベルとされ、書き込み及び消去動
作時に＋５ｖのハイレベルとされる。上記ノア回路Ｎ１
１３の他方の入力端子はインバータｌＮ１４の出力端子
に接続され、ＮＩｔ４の他方の入力端子は上記インバー
タｌＮ１４の出力を受けるインバータＩＮＩ　５の出力
端子に接続されている。

従って、上記ノア回路Ｎｒｔ３とＮＲ４は、読み出し動
作時に、互いに逆相の信号を出力する。直列接続された
ＭＩＳＦＥＴＱ４９とＱ５０とは、上記ノア回路Ｎｌ１
３とＮ　１１４とによってプッシュプル駆動される。

制御線Ｃ３１の信号がハイレベルなら、上記ノア回路Ｎ
Ｒ３とＮＲ４が、いずれもＯＶのロウレベル信号を出力
し、ＭＩＳＦＥＴＱ４９及びＱ５０の両方がオフ状態に
される。上記出カバソファ回路ｌ０ｒＬの出力端子は、
入出力端子ＰＯに接続されている。上記のＭＩＳＦＥＴ
Ｑ４９及びＱ５０の同時のオフ状態において、出力バッ
ファ回路はその出力インピーダンスが著るしく高くなり
、従って入出力端子ＰＯに加わる入力信号を制限しない
。

上記出力バッファ回路Ｉ　Ｏｒｔにおいて、電源端子■
ＣＣと出力端子との間に接続される上記ＭＩＳＦＥＴＱ
４９は、他のＭＩＳＦＥＴのウェル領域とは独立のウェ
ル領域に形成される。基体ゲートとしてのウェル領域は
、そのソースに接続される。その結果、基板バイアス効
果によるしきい値電圧の増加が実質的に無くなるので、
出力バッファ回路Ｉ　ＯＩｔは、はｙ電源電圧ＶＣＣの
ハイレベル１ｇ号を出力できるようになる。

データ入力回路ＩＯＷは、図示のように入カパツファ回
路ｌＮ１６と、この人カパッ７ア回路の出力によって１
間御されるＭＩ　５ＦＥＴＱ５１と、このＭＩＳＦＥＴ
Ｑ５１のドレインと共通デイジット＋１！１ｌＣＤとの
間に接続され、ゲートに制御線Ｗｌからの信号を受ける
ＭＩ　５ＦＥＴＱ５２とから構成されている。

曹き込み禁止電圧発生回路１１１Ａ２は、図示のよ５Ｋ
ＭＩＳＦＥＴＱ２６ないしＱ３６がら構成さ・れている
。上記ＭＩＳＦＥＴＱ２６ないしＱ２８は、第１の高電
圧インバータを構成し、制御ｉＪＪ　Ｗ　ｌからの低電
圧系の制御信号を受けることにより、出力端子、すなわ
ちＭＩＳＦＥＴＱ２７のドレインに高電圧系の信号を出
力する。図示の接続によりその出力信号レベルははｙＯ
ｖからｖＰＰまで変化する。ＭＩＳＦＥＴＱ２９ないし
Ｑ３１は第２の高電圧インバータを構成し、上記第１の
高１「圧インバータと同じ信号を受けることによりＭＩ
ＳＦＥＴＱ３０のドレインに高電圧系の信号を出力する
。その出力１言号レベルははＷ＋５Ｖ（ｖＣＣ）からｖ
ＰＰまで変化する。ＭＩ　ＳＩ’ＥＴＱ３２ないしＱ３
６は、高電圧プッシュプル回路を構成している。上記第
１．第２の高′ｒ「圧インバータ及びプッシュプル出力
回路において制御信号を受けるＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ
　Ｑ　２８　、　　Ｑ　３１　、　　Ｑ　３６とそれぞ
れの出力端子との間に接続され、ゲートに＋５■の電源
電圧を受けるＭＩＳＦＥＴＱ２７゜Ｑ３０．Ｑ３５は、
前Ｒ己のＭＩＳＦＥＴＱｌＧ。

Ｑ１７等と同様に、回路の高出力電圧を保証するために
使用される。第１及び第２の高電圧インバータにおける
負荷ＭＩＳＦＥＴＱ２６．Ｑ２９は、図示のように、基
体ゲートがそれぞれのソースに接続され、基板バイアス
効果による出力電圧の低下を無くし、プッシュプル出力
回路のＭＩＳＦＥＴＱ３３及びＱ３２．Ｑ３イを充分に
駆動できるように４１／ｆ成されている。

上記プッシュプル出力回路において、ＭＩＳＦ’ＥＴＱ
３２は、第１の高１Ｂ圧インバータの出力がはｙｏｖで
あるときにＭＩＳＦＥＴＱ３３のドレインに加わる電圧
を制限するために使用される。

すなわち、第１の高電圧インバータの出力がはｙＯＶで
あるとき、第２の高電圧インバータはその基準電位が＋
５ｖの低電圧とされているので、＋５■を出力する。そ
の結果、ＭＩ　５ＦＥＴＱ３２のゲートに＋５■が印加
され、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　’１”　Ｑ３３のドレイン
電圧が制限されることになる。ＭＩＳＦＥＴＱ３４は、
第１．第２の高電圧インバータの出力が高電圧になりた
ことにより出力線■１（Ｖが＋２０Ｖの高゛亀圧にされ
た後、上記第１゜第２の高電圧インノ５−夕の出力がを
よｙＯｖＯロウレベルになったとき、出力線Ｉ　ＩＩ　
ＶがらＭＩＳＦＥＴＱ３３のソースに加わる高′心圧を
制御′ａするために１更用される。その結果、スイッチ
動作させられるＭＩ　５ＦＥＴＱ３３０ソース及びドレ
イン接合の不所望なブレークダウンが防止される。

消去回路ＥＩｔＳは、ＭＩＳＦＥＴＱ４０ないしＱ４２
からなる高電圧インバータと、ＭＩＳＦＥＴＱ４３ない
しＱ４６及びバイポーラトランジスタＱ４４とからなる
プッシュプル回路とによって構成されている。上記高電
圧インバータは、前記書き込み禁止電圧発生回路Ｉ　Ｉ
−Ｉ　Ａ　２と同様な構成とされている。

上記プッシュプル出力回路において、バイポーラトラン
ジスタＱ４４とＭＩ　５ＦＥＴＱ４３は並列接続され、
上記高電圧インバータの出力によって駆動される。メモ
リアレイを形成するウェル領域は、後で説明する回路装
ｆ／ｆｆｉの構造から明らかなように、消去回路に対し
、重い容量性負荷を構成する。従って、消去回路Ｅ　Ｒ
Ｓは、高速の消去動作を行なわせるために、充分低い出
力インピーダンス特性を持つことが必要とされる。バイ
ポーラトランジスタは、半碑体集積回路装ｆｉｉ’にお
いて、比較的小型寸法（面積）で形成されてもＭＩＳＦ
ＥＴに対し充分低い動作抵抗特性を示す。従って、図示
のようにバイポーラトランジスタＱ４４を出力トランジ
スタとする消去回路ＥＲ８は、半導体集積回路装置に小
面積で形成されてもメモリアレイＭＡのウェル領域を光
分高速で駆動する。上記ＭＩＳＦＥＴとともに同一半導
体基板上に形成されるバイポーラトランジスタの構造、
製法は後で説明される。

上記消去回路ＥｒｔＳにおいて、バイポーラトランジス
タＱ４４のみを使用する場合、このバイポーラトランジ
スタのしきい１直電圧（ベース・エミッタ間電圧）が、
例えば０．６Ｖあるので、ＭＩＳＦＥＴＱ４０ないしＱ
４２からなる上記高電圧インバータがはＶ電源電圧ＶＰ
Ｉ’の信号を出力しても出力ｋｌに出力される電圧信号
が上記トランジスタＱ４４のしきい＋Ｋ　”４圧だけ低
下する。

図示の消去回路ＥＲ３は、基体ゲートが上記高電圧イン
バータの負荷ＭＩＳＦＥＴＱ４０の基体ゲートと一体に
され、この基体ゲートとともにゲートが上記負荷ＭＩ　
５ＦＥＴＱ４０のソース、すなわち高電圧インバータの
出力端子に接続されたデイプレッション型ＭＩ　５ＦＥ
ＴＱ４３を上記バイポーラトランジスタＱ４／ｌと並列
に接続している。上記ＭＩＳＦＥＴＱ４３は、基体ゲー
トの高電位がはＳ：′ＴＪｉ源電圧ｖＰＰまで上昇する
ので、基板バイアス効果によるしきい値電圧の増加が実
質的にない。従って、出力＃ｌにおける高電圧は、上記
ＭＩＳＦＥＴＱ４３によってはｒＡ、ば源電圧ＶＩ’Ｐ
まで上昇させられるようになる。

上記ＭＩ　５ＦＥＴＱ４３０基体ゲートは、図示の接続
からそのソース、すなわち出力Ｊｕ　ｌに接続されても
良い。このようにした場合でも基板バイアス効果による
出力？１ｆｉｌの出力レベルが低下してしまうことを防
ぐことができる。しかしながら、このようにすると、回
路装Ｊの構造上、ＭＩ　５ＦＥＴＱ４００基体ゲートと
してのウェル領域とＱ４３の基体ゲートとしてのウェル
領域とを共通にできなく、互いに分離しなければならな
くなる。

ウェル領域の相互に所定の＋ｏ１　’ｓ５≦が必要であ
るので、必要とする半導体基板の面積を増加させなけれ
ばならないという不利益を生じる。

制御回路ＣＩＬＬは、インバータＩＮＩないし■Ｎ１２
、ナンド回路ＮＡＩないしＮＡ４、ノア回路ＮＲ１，Ｎ
１１２および直列接続（７）ＭＩＳＦＥＴＱ３７ないし
Ｑ３９からなる。この制御回路ＣＲＬは、外部端子ＰＧ
Ｍ、Ｃ３及びｖｐｐにそれぞれ４’ｆき込み制御信号、
チップ選択信号、苔き込み及び消去信号を受け、前記書
き込み禁止電圧発生口′ＮＩＩ　ＩＪ　Ａ　２からの出
力信号を受けることによりａｃｓｌ、ｆ、ｗｌ、ｗｌ及
びｖｐに制御信号を出力する。

上記端子ＶＰＰに供給される信号は前記書き込み回路Ｗ
Ａ１．ＷＡ２、誓き込み禁止電圧発生回路Ｉ　ＨＡ　２
及び消去回路ＥｒｔＳに対する電源電圧として共用され
る＋゛２５Ｖの高電圧系の信号である。

制御回路ＣＲＬは、上記端子ＶＰＰの信号が所定レベル
以上になったときだけ曹き込み又は消去動作の制御を行
なうよう、上記のようなＭＩＳＦＥＴＱ３７ないしＱ３
９からなるレベルシフト回路を含んでいる。

上記第１図の半導体記憶回路の動作は第２図ないし第４
図のタイミングチャートを使用して次のように説明され
る。なお、第２図は読み出し動作のタイミングチャート
を示し、第３図は消去動作のタイミングチャートを示し
ている。更に第４図は書き込み動作のタイミングチャー
トを示している。

読み出し動作においては、端子ＰＧＭにオ６げる書き込
み制御ｎ信号がはｙｏｖのロウレベルとされている。ま
た端子ｖＰＰは、はｙＯＶＫされるかもしくはフローテ
ィングにされて才６す、ゲートに＋５Ｖの電圧ＶＣＣを
受けているＭＩＳＦＥＴＱ３９のドレインにほぼ！１′
ＯＶの書き込み及び消去制φ１ｊ信号が現われている。

上記端子ＶＰＰにおけるロウレベルの書き込み制御信号
及びＭＩ　５ＦＥＴＱ３９のドレインにおけるロウレベ
ルの誓き込み及び消去信号により、制御線ｆ、Ｗｌ及び
ｖｐＫおける信号は、ハイレベルになっており、Ｗｌに
おける信号はロウレベルになっている。

従って、メモリアレイＭＡの各基準電位線ＥＤ１．ＥＤ
２は書き込み禁止回路Ｉ　Ｉ−Ｉ　Ａ　Ｉによっては！
１″ＯＶＫされており、各第２ワード１Ｗ１２゜Ｗ２２
も同様に書き込み回路ＷＡＩ、ＷＡ２によりてはｙｏｖ
にされている。

タイミ；／グは特に制限されないが、例えば時刻１０に
おいて、アドレス入力端子ＡＯないしＡＩＯにおける信
号が選択するメモリセルに対応してセットされる。例え
ば、選択するメモリセルがＭＳｌｌであるとすると、ア
ドレスバッファＢＯないしＢ６の出力によりてＸデコー
ダＸＤＩの出力がハイレベルとなり、またアドレスデコ
ーダＢ７ないしＢＩＯの出力によってＹデコーダＭＤＩ
の出力がハイレベルとなる。

その結果、メモリセルＭＳＩＩのＭＮＯ３ＱＩのドレイ
ンと共通デイクタ）ｆＭｃＤとの間にＭＩＳＦＥＴＱ　
　ｌ、ＱＩＯ，デイジット勝ＤＩ及びスイッチ用ＭＩＳ
ＦＥＴＱ２を介する電流経路が形成される。また、制御
撤ｒＫおける信号のハイレベルによって、共通デイジッ
ト線ＣＤとセンス回％　Ｉ　ＯＳｆ）負ＭＭ　Ｉ　Ｓ　
Ｆ　ＥＴ　Ｑ４７　ト１７）ｉｆｑｌＫ電流経路が形成
される。

メモリセルＭＳＩＩのＭＮＯ３ＱＩが第１３図Ａの特性
のようにオン状態となって（・るなら、センス回路ＩＯ
３の出力線は、上記電流経路とＭＮＯ３ＱＩを介して接
地されることなる。その結果、センス回路ＩＯ３の出力
ｉ砿はロウレベルになる。

上記メモリセルｈｉｓ１１のＭＮＯ３ＱＩが第１３図Ｂ
の特性のようにオフ状態となっているなら、負荷ＭＩ　
５ＦＥＴＱ４７に対する電流経路が構成されず、その結
果、センス回路ＩＯ３の出力１腺はハイレベルとなる。

時刻ｔｌにおいて、端子Ｃ８におけるチップ選択信号が
ハイレベルからロウレベルにされることによって、はｙ
同時刻ｔ２において制御１ｃｓ１における信号がロウレ
ベルになる。その結果、出カバソファ回路ＩＯＲは、高
出力インピーダンス状態から上記センス回路ＩＯ３の出
力レベルに応じた信号を出力するようになる。例えばセ
ンス回路ＩＯ３がハイレベル信号を出力しているなら出
力バッファ回路ＩＯＲは、出力端子にハイレベル信号を
出力する。

時刻ｔ３においてチップ選択信号がロウレベルからハイ
レベルにもどると、はｙ同時刻ｔ４において制御線Ｃ３
Ｉの信号がロウレベルからハイレベルになり、これに応
じて、出力バッファ回路■ＯＲは再び高出力インピーダ
ンス状態になる。

消去動作のために、予め端子ｖＰＰに＋２５Ｖの書き込
み及び消去信号が加えられ、端子Ｃ８にＯｖのロウレベ
ルのチップ選択信号が加えられる。

制御線ｖｐＶｃおける信号は、上記レベルのチップ選択
信号によってハイレベルとなっており、従って笹き込み
回路ＷＡＩ、ＷＡ２は第２ワード線Ｗ１２．Ｗ２２をは
ｙｏｖにしている。

第３図のように、時刻ｔｌｏにおいて書き込み制御信号
がハイレベルにされると、これに応じてナンと回路ＮＡ
４の出力がロウレベルになる。上記ナンド回路ＮＡ４の
ロウレベル信号によって消去回路ＥＲＳは、そのＭＩＳ
ＦＥＴＱ４２及びＱ６がオフ状態となるので、出力線ｌ
に＋２５０高電圧を出力する。

前記のように第２ワード＃Ｗ１２．　Ｗ２２における１
ｇ号がＯＶにされているので、消去回路ＥＲ８の出力に
よってウェル領域ＷＥＬＬが＋２５Ｖの高電圧とされる
とメモリアレイのＭＮＯＳのゲート絶縁膜に消去のだめ
の高電圧が加えられることになる。

上記ウェル領域の正電圧は、メモリセルのＭＮＯ３ＱＩ
及びスイッチ用ＭＩＳＦＥＴＱ２のソース接合及びドレ
イン接合を順方向にバイアスする方向にある。従って、
基準電位１１ＥＤ１．ＥＤ２、デイジットＩ！ｊｌＤＩ
、Ｄ２の少なくとも１つと回路の接地端子との間に電流
経路が形成されているとウェル領域に加えるべき電圧は
低下してしまう。

図示の回路は、上記のウェル領域の電圧の低下を防ぐよ
う、次のように動作する。

制ａｔ＋線ｔ’における信号は、上記時刻ｔｌｏとはｙ
同じ時刻ｔｌｌにおいて上記書き込み制御信号がハイレ
ベルになることに対応してロウレベルになる。

上記制御線ｒにおける信号によって書き込み禁止回路Ｉ
ＨＡＩのＭＩＳＦＥＴＱ：’１．Ｑ２４及び書き込み禁
止電圧発生回路ＩＨＡ２のＭＩＳＦＥＴＱ３６がオフ状
態とされる。その結果、メモリアレイの各基準電位線Ｅ
ＤＩ、ＥＤ２は実質的にフローティングされる。

制御ｍＷ　Ｉ！における信号は、チップ選択信号のロウ
レベルに応じてロウレベルになっている。従って共通デ
イシソ）＆ｉＣＤに接続するデータ入力回路ＩＯＷにお
けるＭＩＳＦＥＴＱ５２はオフ状態にある。他方、上記
共通デイジット線ＣＤに接続するセンス回路ＩＯ８にお
けるＭＩＳＦＥＴＱ４８は、上記制御ｍｒにおける信号
によってオフ状態になる。

共通デイジット稼ＣＤのフローティングによって、Ｙゲ
ートＹＧＯの動作にかかわらずに、メモリアレイＭＡの
各デイジット線Ｄｔ、Ｄｚはフローティングになる。

時刻ｔｌｌにおいて、端子ＰＧＭにおける信号がロウレ
ベルにもどると、これに応じて、消去回路ＥＲ３の出力
もロウレベルにもどる。

消去動作が上記のように、チップ選択状態において行な
われるのに対し、書き込み動作はチップ非選択状態、す
なわち端子Ｃ８の信号のロウレベルにおいて行なわれる
。書き込み動作のために、予め端子ｖＰＰに＋２５Ｖの
書き込み及び消去信号が加えられる。

時刻ｔ２０において例えばメモリセルＭＳ１１を選択す
るようアドレス信号ａがセットされる。

すなわち、ＸデコーダＸＤＩによって第１ワード線Ｗ１
１がハイレベルとされ、ＹデコーダＭＤＩによって線Ｙ
１がハイレベルとされる。

時刻ｔ２１において、書き込むべき情報が端子ＰＯに加
えられる。書き込むべき情報がＯなら、端子ＰＯは０■
にされ、これに応じてデータ入力回路ＩＯＷのＭＩ　５
ＦＥＴＱ５１は、入カバソファ回路ｌＮ１６から＋５Ｖ
のハイレベル信号を受け、オン状態となる。書き込む情
報が１、すなわち例えば＋５■なら、上記ＭＩＳＦＥＴ
Ｑ５１は入カバソファ回路ＩＮＩ　６から出力するＯｖ
によってオフ状態になる。

時刻ｔ２２において端子ＰＧＭの書き込み制御信号がハ
イレベルになると、制御回路ＣＲＬにおけるインバータ
ＩＮＩ、ＩＮ２及びノア回路ＮＲ２によって生ずる若干
の遅延時間の後の時刻ｔ２３に制御線Ｙにおける信号が
ロウレベルになる。その結果、書き込み禁止回路ＩＨＡ
ＩのＭＩＳＦＥＴＱ２１．Ｑ２４、書き込み禁止電圧発
生回路■ＨＡ２のＭＩＳＦＥＴＱ３６及び−ｔ＝ンス回
路ＩＯ８のＭＩＳＦＥＴＱ４８がオフ状態となる。

上記時刻ｔ２３から若干の遅延時間の後の時刻ｔ２４に
おいて、制御線Ｗｅの信号がロウレベルになる。上記制
御１７４　Ｗ　ｅの信号により、書き込み禁止電圧発生
回路ＩＨＡ２は線ＩＨＶにはｙ＋２０Ｖの高電圧を出力
するようになり、これに応じて、メモリアレイの各基準
電位線ＥＤＩ、ＥＤ２は上記の＋２０Ｖになる。

上記時刻ｔ２４とはｇ同時刻において、制御線Ｗｅの信
号はハイレベルになる。これに応じて、データ入力回路
２０ＷのＭＩ　５ＦＥＴＱ５２がオン状態にされろ。同
じ時刻において、書き込み回路ＷＡＩ、ＷＡ２のＭＩＳ
ＦＥＴＱ１５がオン状態にされる。

上記書き込み禁止電圧発生回路ＩＨＡ２の出力線ＩＨＶ
の信号が充分に高電圧になると、この線Ｉ　ＨＶの信号
を受ける制御回路ＣＲＬは、時刻ｔ２５において制御線
ｖＰにロウレベルの信号を出力する。上記の制御線ｖＰ
における信号は次に説明するように、書き込み開始信号
とされる。上記のように、線ＩＨＶの信号が充分な書き
込み禁止レベルとなった後に書き込み開始信号を出力さ
せる構成とすることにより、選択しないメモリセルに誤
って情報が書き込まれてしまうことを防止することがで
きる。

上記のように、制御線ｖＰにおける信号がロウレベルに
なることＫよって、薔き込み回路ＷＡＩ。

ＷＡ２のＭＩＳＦＥＴＱ１８はオフ状態になる。

薔き込み回路ＷＡＩは、第１ワード線Ｗｌｌが選択され
は！＋５Ｖとされているので、第２ワード１Ｗ１２には
ｒ＋２５Ｖの高電圧を出力する。

書き込み回路ＷＡ２は、第１ワード線Ｗ２１が非選択で
ありほぼＯｖとされているのでこれに応じて第２ワード
線Ｗ２２にほぼＯｖを出力する。

選択スべきメモリセルＭＳＩＩにおけるＭＮＯ３ＱＩは
、スイッチ用ＭＩＳＦＥＴＱ２、デイジット線Ｄ１、Ｙ
ゲートＹＧＯのＭＩＳＦＥＴＱＩ２、Ｑｌｌ、共通デイ
ジット′ａＣＤ及びＭＩＳＦＥＴＱ５２を介して入力バ
ッファ回路ｌＮ１６の出力を受けるＭＩＳＦＥＴＱ５１
に結合される。誓き込むべき情報が１であるなら、上記
ＭＩＳＦＥＴＱ５１のオン状態によって、メモリセルＭ
ＳＩＩにおけるＭＮＯ８ＱＩは、そのドレイン及びソー
スがほぼＯｖとなり、そのゲート（第２ワード縮Ｗ２２
）の高電圧によってゲート絶縁膜中に電子が注入される
。誉き込むべき情報がＯであるなら、上記ＭＩＳＦＥＴ
Ｑ５１のオフ状態によって上記メモリセルＭＳＩＩにお
けるＭＮＯ８ＱＩのソース及びドレインが前記誉き込み
禁止電圧発生回路Ｉ　ＨＡ　２の＋２０Ｖにされる。従
って上記のような電子は注入されない。同一デイジノ）
線Ｄ　１に結合される他の行のメモリセルＭＳ２１には
、第２ワード線Ｗ２２の信号が前記のようにほぼＯｖと
されるので、情報は書き込まれない。

他のデイジノ）線Ｄ　２は、対応するＹゲートＹＧｏに
おけるＭＩＳＦＥＴＱＩ　３がオフ状態であるので、書
き込み禁止電圧発生回路ＩＨＡ２の出力によって＋２０
Ｖに維持される。

端子ＰＧＭにおける存き込み制御信号が時刻ｔ２６にお
いてロウレベルになると、第３図に示すように、それぞ
れ時刻ｔ２７．ｔ２８．ｔ２９において制御線ｖＰ、ｗ
ｅ、ｒにおける信号がハイレベルとなる。それに応じて
、第２ワード線ｗ　１２、基準電位ｆｆ１ＥＤ１の信号
もほぼ０くなる。

本発明の半導体記憶回路は、例えば１６　Ｋビットのよ
うな比較的大容址にされ得る。

第５図は、第１図の回路を使用した半導体記憶回路のブ
ロック図を示している。

第５図において、メモリアレイＭＡは、例えば１２８行
×１２８列に配管された１６３８４個のメモリセルを含
んでいる。上記メモリアレイＭＡに対し、アドレスバッ
ファＢＯないしＢ６かもの７ビツトのアドレス入力信号
を受けることにより１２８のメモリセル行を選択するＸ
デコーダＸＤが設けられる。また、メモリセル列の１６
個ずつを選択する８個のＹゲー）ＹＧＯないしＹＯ２が
設けられ、これらのＹゲートは、アドレスバッファＢ７
ないしＢＩＯからの４ピツトのアドレス入力信号を受け
るＹデコーダＹＤによって制御される。上記ＹゲートＹ
ＧＯないしＹＯ２に対応して、それぞれ第１図のような
センス回路、出力バッファ回路及びデータ入力回路を含
む入出力回路ＩＯないしＩ７が設けられている。各メモ
リセル列のそれぞれに対応して第１図のようなＭＩ　５
ＦＥＴＱ２０ないしＱ２２を含み、かつ１個の書き込み
禁止電圧発生回路を含む書き込み禁止回路ＩＨＡが設け
られ、メモリセル行に対応して書き込み回路ＷＡが設け
られる。更に、制御回路ＣＲＬ及び消去回路ＥＲ８が設
けられる。

従って、第５図の半導体記憶回路は、１１ビツトすなわ
ち２０４８個の番地に８ビツトの情報を記憶する。

上記のように、メモリセルをＭＮＯＳとスイッチ用ＭＩ
ＳＦＥＴとによって構成し、Ｘデコーダと舊き込み回路
とを相互において独立の回路とすることによって、Ｘデ
コーダの構成を単純にすることができる。そのため、Ｘ
デコーダによるワード勝の選択を高速化することが容易
になり、高速動作の記憶回路を提供することができるよ
うになる。

畜き込み禁止回路におけるＭＩ　５ＦＥＴＱ２２゜Ｑ２
５のソースは、第１図のように基準電位線ＥＤＩ、ＥＤ
２に接続される代りに例えばデイジット線Ｄ１、Ｄ２に
接続されても良い。上記のようにした場合でもメモリア
レイに書き込み禁止電圧を供給することが可能である。

しかしながら、上記のようにすると、各デイジット線Ｄ
ｉ、Ｄ２に上記ＭＩＳＦＥＴＱ２２．Ｑ２５の接合容量
、配線各号等の浮遊各音が結合することになり、その結
果記憶情報の読み出し時及び書き込み時に、各デイジッ
ト際の信号変化速度が制限されるので注意が必要となる
。第１図のようにＭＩＳＦＥＴＱ２２．Ｑ２５を基準電
位線ＥＤＩ、ＥＤ２に接続する場合、デイジットａの信
号変化速度を大きくすることができる。

上記のような各回路は、半導体集積回路技術によって、
１つの半導体基板上に形成される。

この発明に従うと、上記のような各回路は、回路特性を
制限しないようにし、また使用する半導体基板の大きさ
を増加させないような配置において半導体基板上に形成
される。

第６１図は、シリコン基板１上に形成される各回路及び
配線のための領域のパターンを示している同図において
、ＸデコーダＸＤＩＪ′一基板１０表面の中央に配置さ
れている。メモリアレイは、ＭＡｌとＨＡ２の２つに分
けられ、その一方ＭＡＬは上記ＸデコーダＸＤの左側に
配置され、他方ＭＡ２は右側に配置されている。

上記メモリアレイＭＡＬをはさんだ左側には書き込み回
路ＷＡａが配置され、同様にメモリアレイＭＡ２をはさ
んだ右側に賽き込み回路ＷＡ６が配置されている。

メモリアレイＭＡＬの上方にはＹゲー）ＹＧａが配置さ
れ、同様にメモリアレイＭＡ２の上方にはＹゲー）ＹＧ
ｂが配置されている。上記Ｙゲー）ＹＧａとＹＧｂとの
中間、すなわちＸデコーダＸＤの上方には、Ｙデコーダ
ＹＤが配置されている。

上記メモリアレイ、Ｘデコーダ、書き込み回路。

Ｙゲート及びＸデコーダの周辺は打点で示したような配
線領域ＷＩＲとされている。

配線領域ＷＩＲをはさんで上記メモリアレイＭＡｌ、Ｍ
Ａ２のそれぞれの下方には、書き込み禁止回路Ｉ　ＨＡ
　ａ、　　Ｉ　ＨＡ　ｂが配置されている。

基板１０表面の胸囲には、入出力回路ＩＯ，制御回路Ｃ
ＲＬＩ及びＣｒｔＬ２．入力バッファ回路ＡＩないしＡ
１２が配置されている。また、上記周囲には、各種の入
力端子、出力端子を回路装置外の端子に接続するための
ボンディングパラ）ＰｌないしＰ２６が配置されている
。

前記第５図の回路を構成するために、メモリアレイＭＡ
Ｉ及びＨＡ２は、それぞれ１２８行×６４行の大きさと
される。メモリアレイＭＡＩとＨＡ２の対応する第１７
−ド祿は、ＸデコーダＸＤによって同時に選択されるよ
うにされる。上記ＸデコーダＸＤの入力線は、配線領域
ＷＩＨの配線を介して、上記基板１の周囲に配置された
入カバッ・ファ回路に接続される。

ＹゲートＹＧａとＹＧｂとは、ＹデコーダＹＤの出力に
よって同時にそれぞれ対応するメモリアレイＭＡＩ、Ｍ
Ａ２のデイジット線を選択するようにされている。上記
Ｙゲー）ＹＧａ、ＹＧｂは、配線領域ＷＩＲの配線を介
して入出力回路１０に接続される。

書き込み禁止回路ＩＨＡａ及びＩＨＡｂは、それぞれ配
線領域ＷＩＲの配線を介して対応するメモリアレイＭＡ
Ｉ、ＭＡ２の基準電位線に接続される。

前記のように、この発明の実施例では、メモリアレイ及
びその周辺回路のためにウェル領域を使用する。

第７図は、第６図の回路配置に対応して、シリコン基板
１０表面に形成されるウェル領域のパターンを示してい
る。第８図は、上記第７図のＡ−Ａ視断面図を示してい
る。

第７図、第８図において、メモリアレイを形成するため
に、ｎ型シリコン基板１０表面にそれぞれ独立したＰ型
ウェル領域１０　ａ、　　１０　ｂが形成されている。

上記ウェル領域１０　ａ、　　１０　ｂの周囲には、こ
れと離されてＸデコーダ、Ｙデコナダ、Ｙゲート。

書き込み回路、書き込み禁止回路、入出力回路。

入力バッファ回路及び制御回路等の周辺回路を形成する
ためのＰ型ウェル領域１１が形成されている。

第７図の上方には、紙面の都合上大きい大きさで示され
ているが、第１図の出力バッファ回路■ＯＨにおけるＭ
Ｉ　５ＦＥＴＱ４９のようにソースと基体ゲートとを接
続するＭＩＳＦＥＴを形成するために、上記のＰ型ウェ
ル領域１１から離されて独立したＰ型ウェル領域１１ａ
ないしｌｌｂが形成されている。

上記Ｐ型ウェル領域１０ａの左側及び１０ｂの右側には
、同様に第１図の書き込み回路ＷＡＩにおけるＱ１９の
ようなＭＩ　５ＦＥＴを形成するために、それぞれ独立
したＰ型ウェル領域１１ｃないしｌｉｄ及びｌｉｅない
しｌｌｆが形成されている。更に、第７図の紙面の下方
には、第１図の書き込み禁止回路ＩＨＡＩ、書き込み禁
止電圧発生回路Ｉ　ＨＡ　２等の同様な独立な基体ゲー
トを必要とするＭ［５ＦＥＴを形成するために、それぞ
れ他のＰ型ウェル領域から独立したＰ型ウェル領域１１
ｇないしｌｉｈ及びｌｌｉないし１１ｊが形成されてい
る。

第７図及び第８図では図示していないが、後で説明する
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔを形成するために、Ｐ型ウェル
領域１１内の所定部分にｎ型シリコン基板１が露出する
ようにされる。

この実施例に従うと、上記のようにｎ型シリコン基板１
上に各種のＰ型ウェル領域を形成する構成をとるので、
半導体記憶回路装置のための各種の有効なトランジスタ
等の素子を形成することができる。

例えば、複数のＰ型ウェル領域の相互［司のｎ型シリコ
ン基板１０表面に後述するように、不純物のイオン打込
み法等によってを生チャンネルを防止するためのチャン
ネルストッパが形成されるのでこのチャンネルストッパ
が有効に利用される。

すなわち、例えば第９図は、高耐圧特性が得られるＭ　
Ｉ　Ｓ　Ｆ　Ｅ　Ｔの断面図を示している。同図におい
て、１１ｍはＰ型ウェル領域、２１は、上記ウェル領域
１１ｍの一部にまたがるようにして基板１０表面に形成
されたｎ型チャンネルストッパ、９５．９６はｎ”型ソ
ース領域、ドレイン領域。

６３はシリコン酸化物からなるゲート絶縁膜、６０は、
ＭＩＳＦＥＴ等の素子を形成する領域以外の基板１及び
ウェル領域の表面を［５厚いシリコン酸化膜、８４はｎ
型多結晶シリコンからなるゲート電極、１２０は、例え
ばリンクリケードガラスからなる絶縁膜、１２１．　１
２２はそれぞれ例えば蒸着アルミニウムからなるドレイ
ン電極、ソース電極である。

以下余白第９図において、ＭＩＳＦＥＴの実質的なドレイン領域
は電極１２１を接触させるための領域９Ｓとチャンネル
ストッパ２１とによって構成されている。上記チャンネ
ルストッパ２１はｎ型基板１０表面に寄生チャンネルが
誘起されないようにするためのものであり、比較的低不
純物濃度とされる。従って、Ｐ型ウェル領域１１ｍの上
にまで延ばされた部分のチャンネルストッパ２１は、電
極１２１を接触させるための領域９５よりも充分に高比
抵抗になる。第９図のＭＩＳＦＥＴは、上記のようにチ
ャンネルストッパをドレイン領域の一部としているので
、大きいドレイン耐圧となる。

従って、実施例においては、ｎ型基板１を高電圧端子Ｖ
ＰＰ　（第１図参照）に接続し、この高電圧端子ＶＰＰ
にドレインが接続されているＭＩＳＦＥＴの上記第９図
の構造のＭＩＳＦＥＴとする。

すなわち、第１図の書き込み禁止電圧発生回路ＩＨＡ２
におけるデイプレッション型ＭＩＳＦＥＴＱ２６、Ｑ２
９、Ｑ３２、書き込み回路ＷＡＩ、ＷＡ２におけるデイ
プレッション型ＭＩＳＦＥＴＯ１９、消去回路ＥＲ８に
おけるデイプレッション型ＭＩ　５ＦＥＴＱ４０、Ｏ４
３及び制御回路ＣＩ’ＬＬ内のレベルシフト回路もしく
は電圧分割回路（Ｑ３７〜Ｑ３９）におけるエンハンス
メント型ＭＩＳ、ＦＥＴＱ３７を上記第９図の構造のＭ
ＩＳＦＥＴとする。

なお、上記デイプレッション型ＭＩＳＦＥＴは、後の説
明からより明確になるように、ゲート電極８４の下のＰ
型ウェル領域１１ｍの表面にＰ型不純物、例えば硼素を
イオン打ち込みすることにより形成される。

第１０図は、ｎｐｎ）ランジスタの断面図を示している
。同図において、ｎ型基板１は、上記トランジスタのコ
レクタ領域とされ、Ｐ型ウェル領域１１ｎはベース領域
とされ、ｎ＋型領領域９７エミッタ領域とされる。上記
ｎ＋型預領９７は、ＭＩＳＦＥＴのソース領域及びドレ
イン領域とするための領域と同時に形成される。上記ｎ
ｐｎ）ランジスタは、第１図の消去回路ＥＲ８において
使用される。

上記のＭＮＯＳ及び各種のＭＩＳＦＥＴは、アルミニウ
ムゲートを持つような構造とされても良いが、前述した
ようなシリコンゲートを持つ構造とされる方が望ましい
。

従って、以下においてシリコンゲート技術によって上記
各回路を構成する素子及び配線の構造を詳細に説明する
に当り、理解をより容易にするために、先ず製造方法に
ついて説明する。

以下、第１１図（イ）乃至０に基づいて、−枚の半導体
基板上にＭＮＯ８素子、エンハンスメント型ＭＯ８素子
、デプリション型ＭＯ８素子及びバイポーラトランジス
タを形成する際の製造プロセスについて詳細に説明する
。

（イ）基板ウェハ１として（１００）結晶面を有するｎ
型単結晶、抵抗率８〜１２Ω（７ＦＩ（不純物濃度約５
　Ｘ　Ｉ　Ｑ１４ｃｍ　”）のシリコン（Ｓｉ）ウェハ
を用いる。このウェハの抵抗率は、低い不純物濃度のウ
ェルな再現性よく形成するためには、出来るだけ大きい
（不純物濃度が小さい）ものが好ましいが、ここで示す
ＥＡＲＯＭ　（ＥｌｅｃｔｒｉｃａｌｌｙＡｌｔｅｒａ
ｂｌｅ　Ｉｔｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ　：電気
的に書換え可能な読出し専用メモリ）の実施例では、ウ
ェルの不純物濃度を約３　Ｘ　１　ｏ”ｃＩｎ’程度に
設定したため、上記の程度の不純物濃度のシリコン（Ｓ
ｌ）ウェハな用いる。

第１１図（ト）に示すようにこのシリコンウェハ１の表
面を適当な洗浄液（ｏ　、　−Ｈ，Ｓ　Ｏ４液あるいは
ＨＦ液）で洗浄したのち、熱酸化法により約５０　ｎｍ
のシリコン酸化膜（Ｓｉ０２）２を形成し、引き続ぎＣ
ＶＤ　（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉ
ｔｉｏｎ：化学蒸着）法により、シリコンナイトライド
（Ｓ１３Ｎ４）膜３を約１００〜１４０ｎｍの厚さに形
成する。このＳｉ、Ｎ４膜形成法は、常圧縦型ＣＶＤ装
置、常圧横型ＣＶＤ装置および低圧横型ＣＶＤ装置など
で比較を行なったが特に大差は見られなかった。しかし
、低圧ＣＶＤ装置で行なったものが最も膜厚の均一性が
よく、ウェハ内で±３％以内に入っており、微細加工上
都合がよい。堆積温度は、各法によって若干の差はある
がいずれも７００〜１０００℃の温度範囲が適当である
。

この結果は以下に用いたＳｉ、Ｎ４膜形成に対しても同
様である。

■　次にこのシリコンナイトライド膜３の上に写真食刻
法（ホトエツチング法）によりウェルを形成する領域以
外の部分（ウェルとウェルの間）にのみホトレジスト膜
４を形成する。つまり、ウェルを形成する領域の表面は
、Ｓｉ、Ｎ４膜が露出している。この状態で、プラズマ
エツチング法により、露出している部分のＳｉ３Ｎ４膜
を除去し、第１１図■に示すように表面にＳｉＯ２膜２
を露出させる。この後、上記レジスト膜４をマスクとし
て、レジスト膜のない部分のＳｉ基板中へ、表面に露出
しているＳｉｎ、膜２を通して、ボロン（Ｂ）イオンを
、エネルギー７５ＫｅＶ、）−タルドーズ３　Ｘ　１０
　”ｃｍ２で打込みＰ型半導体領域５，６を形成する。

０　この後、上記レジスト膜４を除去した後、ドライ（
乾燥した）酸素（０２）中で、ウェル拡散を行なう。ボ
ロンはＳｉ中でアクセプタ形の不純物となるためＰ型ウ
ェルが形成される。１２００℃で１６時間拡散した結果
、形成されたＰ型ウェル（１０，１１）は、表面濃度３
　Ｘ　１０”ｃｍ　’、拡散深さ約６μｍとなる。但し
、この値は、４探針法により表面シート抵抗を測定した
結果、およびスティンエツチング法により拡散深さを測
定した結果から、ウェルの不純物分布がガウス分布であ
ることを仮定して求めた値である。ウェル拡散を酸素中
で行なうのは、低濃度で均一なウェルを形成するためで
ある。

ウェル拡散が終了した時点では、第１１図（Ｑに示すよ
うに、ウェル１０，１１表面上には約０．８５μｍのシ
リコン酸化膜（１２、１３）が形成されており、Ｓｉ３
Ｎ４膜３表面には１０μｍ程度の酸化膜が形成されづい
る。そこで、全面Ｓ　ｉ０２エツチングで、約５０　ｎ
ｍのＳｉＯ２膜を除去することｆより、ウェル表面には
、約０．８μｍの厚いシリコン酸化膜１２．１３が残り
、ウェル間には、Ｓｉ、Ｎ４膜３表面が露出する。

０　次にＳｉ３Ｎ、膜３を例えば熱リン酸（Ｈ３ＰＯ４
）液などを用いてエツチング除去し、ウェル間に、最初
に形成した約５０　ｎｍのＳ　ｉｏ２膜（第１１図（Ｑ
１４，１５．１６）を露出する。この状態では、ウェル
上に約０．８μｍ１ウ工ル間には約５０ｎｍのＳｉＯ□
膜が形成されている。この状態で、全面にリン（Ｐ）イ
オンの打込みをエネルギー１２５ＫｅＶ　、　　ドーズ
量Ｉ　Ｘ　１０　”　ｃｍ−２で行なう。この場合、ウ
ェル上の厚いＳ　ｉｏ、膜１２．１３がマスクの役目を
果し、ウェル領域の周辺部を除いてはウェル内へはリン
のイオン打込みはされず、ウェル間には、リンのイオン
打込みがなされ、Ｎ型半導体領域２０，２１．２２が形
成される。なお、上記ウェル拡散時にマスクとして用い
たＳｉ３Ｎ４膜の端部から、横方向にもウェルが拡散時
に拡がり、約６μｍ程の差がＳｉ、Ｎ４膜端部（つまり
、ウェル上の厚いＳ　ｉｏ２膜端部）とウェル端部に存
在する。つまり、上記のリンのイオン打込層はウェル端
部からウェル内へ約６μｍの所まで形成されている。ま
た、このリンのイオン打込層は、最終的な熱工程を通し
た後に測定すると、深さが約１μｍ程度となっている。

このように、自己整合的にウェル間にリンイオン打込み
を行なうことにより、ウェル（Ｐ型）間の導通を防止す
ることができるため、以下このリン打込層２．０，２１
．２２をＳ　Ａ　Ｐ　（Ｓｅｌｆ　Ａｌ　ｉ−ｇｎｅｄ
　Ｐ　ｃｈａｕｎｅｌ　ｆｉｅｌｄ　ｉｏｎ　１ｎｓｐ
ｌａｕｔａｔｉｏｎ）層と呼ぶ。

上述のように、ｐ型ウェル拡散領域をＳｉ、Ｎ４膜をマ
スクとして酸化性雰囲気での加熱処理によって形成し、
ウェル表面に形成された厚い酸化膜をマスクとしてウェ
ル間のＮ型基板表面に各ウェルにまたがってＮ型不純物
を打込みウェル間チャネル発生防止用のＳＡＰ層を形成
するという方法を採用することによって、マスク枚数を
増やすことなくウェル間のイオン打込みができ、又ウェ
ル拡散領域とウェル間のイオン打込層とは自己整合的に
形成することができる。以下この技術をＳＡＰ法と称す
。

この後、８１基板表面に形成されているＳ　ｉ　０２膜
（１２，１３および１４，１５．１６）をすべて除去す
る。この状態では、Ｓｉ基板表面に、ｐ型ウェル領域（
１０，１１）およびｎ型（基板ｎ型不純物濃度よりも大
きい不純物濃度をもつ）領域（２０，２１，２２）が形
成され、さらに、この両者の境界には、約０．４〜０．
５μｍの凹凸１７（段差）が形成されている。この段差
を利用して、次のホトエツチング工程のマスク合せを行
なうことができる。

次に通常、いわゆるＬＯＣＯ８（Ｌｏｃａｌ　０ｘｉ−
ｃｌａｔｉｏｎ　ｏｆ　５ｉｌｉｃｏｎ　）酸化と呼ば
れている工程を行なう。

（ト）　まず、上記したように、Ｓｉ表面のＳｉＯ□膜
をすべて除去したのち、基板の全表面に約５０ｎｍのＳ
　ｉｏ、膜２４を熱酸化法により形成する。ひきつづき
ＣＶＤ法により、このＳｉＯ□膜上に１００〜１４０ｎ
ｍの５ｉｓＮ＋膜を形成する。

次に写真食刻法（ホトエツチング法）により、活性素子
を形成する領域等の所定領域にのみホトレジスト膜を残
す（第１１図■の３５，３６，３７゜３８．３９．４０
）。つまり、この状態では素子間分離をするため等で厚
い酸化膜を形成する必要がある部分の表面は、ホトレジ
スト膜が除去され、ｓｉ、Ｎ４膜が露出している。この
状態でプラズマエツチングを行ない、露出している５ｉ
ｓＮ、膜を除去し、表面に先に形成した約５０ｎｍの５
ｉｎ２膜（２４）を露出させた。この後、上記レジスト
膜をマスクとして、レジスト膜のない部分のＳｉ基板中
へ、表面に露出している５ｈｏｔ膜（２４）を通して、
ボロン（Ｂ）イオンをエネルギー７５Ｋｅｙ、トータル
ドーズ量２　Ｘ　１０”ｃｍ　”で打込み、ｐ型半導体
層４１，４２，４３，４４，４５゜４６を形成する。こ
の際、高耐圧Ｄ　Ｍ　ＯＳを形成する必要のある部分は
ウェル端部のＳＡＰインプラ層の中に５ｉ３Ｎ４膜の端
部がくるようにホトマスクを設計する。・このようにす
ると、第１１図■に示すように、ＳＡＰ層（２１）とウ
ェルにまたがってアクティブ領域が形成される。なお、
このボロ／イオン打込みを以下フィールドインプランテ
ーンヨン（Ｆインプラ）と称す。

［Ｆ］　この後、上記レジスト膜を除去した後、ウェッ
ト（湿った）酸素（０２）中で、フィールド酸化を行な
う。この酸化処理を１０００℃で約４時間行なうことに
より、Ｓｉ、Ｎ４膜が除去されている部分のＳｉ基板表
面には、約０．９５μｍのＳ　ｒ　Ｏを膜（６０）が形
成される。この状態で、ウェル間に約０．９５μｍの厚
いフィールド酸化膜が形成されている部分、例えば第１
１図［Ｆ］２０のＳｉ表面にはＳＡＰによるリンと、Ｆ
インプラによるポロ／が混在しており、しかもドーズ量
では、リンがＩ　Ｘ　１０”ｃｍ−２、ボロンが２　Ｘ
　１０”ｃｍ　”とボロンの方が多量に打込まれている
が、フィールド酸化を行なう際にＳ　ｒ　０２中へ偏析
する量がボロンの方が太きい、つまり、Ｓｉ中のボロン
はＳ　ｉｏ、との界面でデイプリート（枯渇）するが、
Ｓｉ中のリンはＳ　ｉ０２との界面でパイルアップ（蓄
積）される（第２８図、第２９図参照）ため、最終的に
は、ウェル間の表面は、リンの濃度が大きく、チャネル
ストッパーとじ℃の役目を十分果たしている。このよう
に前記ＳＡＰ法とＴ、　ＯＣＯＳプロセスを共用し上記
の如くリンとボロンのＳｉＯｘ界面での挙動の違いをう
まく利用することにより、特にマスキングの工程を用い
ずに出来るだけ低濃度のリン打込み（これは、後程述べ
る、高耐圧デプリーションＭＯ８ＦＥＴＤＭＯ８のドレ
インとして用いるために必要な事項）と、これ以上のド
ーズ量を必要とするボロン打込み（寄生ＭＯ３（フィー
ルドＭＯ３）のしきい電圧をある程度高く保つために必
要な事項）を共存させ、かつ、最終的にリン濃度を高く
するプロセス技術が可能となる。

かくして、第１１図■のｐ型イオン打込層４１〜＝１６
に対応して基板表面の厚い酸化膜下にｐ型半導体領域５
１〜５６が形成される。

さて、このフィールド酸化を行なった直後の状態は、第
１１図［Ｆ］に示すようにアクティブ領域上には、約５
０　ｎｍのＳ　ｉ０２膜２４上に約１００〜１４０ｎｍ
の５ｉ３Ｎ、膜（２５〜３０）、さらにその表面に約２
０ｎｍの酸化膜が形成されており、フィールド領域には
、約０．９５μｍの５１０２膜（６０）が形成されて（
・る。

（Ｑ　この状態で、全面Ｓ　ｉｏ　２エツチングを行な
い約５０　ｎｒｎの５ｉｎ２膜を除去すると、フィール
ド領域には、約０．９μｍのＳｉｎ、膜６０が残り、ア
クティブ領域には５０　ｎｍの５ｉｎ２膜２４および１
００〜ｉ４０ｎｍのＳｉ、Ｎ４膜２５〜３０が残存し、
このＳｉ３Ｎ４膜が露出している。そこで弓きつづき、
このＳｉ、Ｎ４膜２５〜３０を、例えば、熱リン酸（Ｈ
３ＰＯ４）液などを用いて、除去する。

このようにすると、アクティブ領域には、先に形成した
約５０　ｎｍの５ｉｎ２膜２４が残存しており、この５
ｉｎ２膜２４をアクティブＭＩＳＦＥＴゲート酸化膜と
して使用することも可能であるが、Ｌｏｃｏｓ端部に発
生する異常な領域（一般には、Ｓｉ、Ｎ４膜ではないか
と考えられている）のために、ゲート耐圧の不良等が生
じやすいため、第１１図０に示すようにこの薄い酸化膜
２４及びその上の５ｉｓＮ４膜を一旦除去し、さらに例
えば４５　ｎｍの５１０２形成→除去を繰り返した後、
第１１図Ｈに示すように実際にゲート絶縁膜として使う
約７５　ｎｍのＳ　ｒ　０２膜（６２〜６７）を、例え
ばドライ０２中１０００℃１１０分で形成する。

０　さらに、ＭＯＳトランジスタのうち、ＥＭＯＳ　（
Ｅｎｈａｕｃｅｍｅｎｔ　ｍｏｄｅ　ＭＯＳ　：　Ｌ／
きい電圧が高くゲート電圧Ｏｖで電流が実用上０である
もの）のしきい電圧を設定するために、上記薄いゲート
絶縁膜６２〜６７を通して全面にボロンイオンを打込み
エネルギー４０ＫｅＶ、）−タルドーズ２×１０１′／
Ｃｒｎ２で打込む（第１１図（−］）７１〜７６）。

当然のことながら、厚い酸化膜を有しているフィールド
領域には、このボロンは打込まれず、アクティブ領域の
約７５　ｎｍのＳｉＯ□膜が存在している部分の下のＳ
ｉ基板表面に、５１０２膜を通して打込まれる。

（Ｉ）　　次に、この実施例で述べるＥＡＲＯＭは、周
辺回路をＥ／Ｄインバータを用い高速化しているため、
上に述べたＥＭＯ３以外にＤＭＯ８（Ｄｅ−ｐｌｅｔｉ
ｏｎ　ｍｏｄｅ　ＭＯＳ　：　Ｌきい電圧が低く、ゲー
ト電圧Ｏ■で電流が流れるもの）を形成する必要がある
。この０ＭＯ３を所定の部分に形成するため、Ｓ　ｉ０
２膜６０．６２〜６７上にホトレジスト膜を被着したの
ち、ホトエツチング工程により、第１１図（Ｉ）に示す
ように０ＭＯ３を形成する必要のある領域上のホトレジ
スト膜を除去し、その他の部分はホトレジスト膜８０を
残し、これをマスクとして、所定の部分にのみリンのイ
オン打込みを行ない（８１）　、０ＭＯ３のしきい電圧
を設定する。ここでは、例えば、エネルギー１００Ｉ（
ｅＶ。

ドーズ量１．２　Ｘ　１０　’　２膜ｃｍ２で打込んだ
。これは、高耐圧ＤＭＯ８の領域も同様である（第１１
図（Ｉ）８１）。このように、ウェル間の自己整合的分
離法（ＳＡＰ）法によって作られたウェル周辺の境界部
表面にデプリションＭＯ８ＦＥＴを形成することによっ
て以下の説明からも判るように同一チップ上にホトマス
クの増加なしに不揮発性メモリ素子ＭＮＯ８と高耐圧Ｄ
ＭＯ３を共存せしめることが可能となる。

（の　次に、上記のホトレジスト膜８０を除去した後、
Ｓ　ｉｏ、膜上にＣＶＤ法により多結晶シリコン（ｐｏ
ｌｙ　Ｓｉ　）層を約０．３５μｍ、約５８０℃で形成
する。ｐｏｌｙｓｉ形成法についても、常圧法と低圧法
を比較したが、膜厚の均一性が後者の方がすぐれている
という事実以外には、特に大きな特性上の差はなかった
。引き続き、ｐｏｌｙ　　Ｓｉに拡散法によりリンをド
ーピングした。この場合の条件は、例えば、１０００℃
で、２０分ｐｏｃｔ、源からのＰをｐｏｌｙ　Ｓｉ表面
に堆積、拡散し、さらに５分間の引きのばしを行ない、
ｐｏｌｙ　Ｓｉの抵抗を約１５Ω／口とした。

この後、ｐｏｌｙｓｉ表面に形成されているリンガラス
を例えばＨＦなどを含む液でエツチング除去したのち、
ホトエツチング法により、所定の部分のみホトレジスト
を残し、プラズマエツチング法によって、ホトレジスト
が残存している部分以外のｐｏｌｙｓｉを除去し、５ｉ
ｎ２膜上に第１層ｐｏｌｙＳｉ　によりゲート電極、お
よび配線を形成した（第１１図ｇ）８ｊ、８４）。

次に、上記第１層ｐｏｌｙ　Ｓｉ層（８３，８４）をマ
スクとして、ゲート酸化膜６２を選択的にエツチングし
第１１図（Ｊ）に示すように基板表面を部分的に露出せ
しめる。

■　この後、ウェットな雰囲気で８５０℃、２０分の酸
化を行ない、露出したＳｉ基板表面に約４０　ｎｍのＳ
　ｉ　Ｏ２膜（第１１図■８７）を、ｐｏｌｙＳｉ表面
上に約２００　ｎｍのＳ　ｔ　０２膜（８５，８６）を
形成する。この後、全面ＳｉＯ□膜エツチングを行ない
約６０　ｎｍのＳｉｎ、膜を除去することにより、ｐｏ
ｌｙ　Ｓｉ上には約１４０　ｎｍのＳ　ｉｏ２が残され
る。このようにｐｏｌｙ　Ｓｉの上に厚い酸化膜を形成
し、Ｓｉ基板表面には、十分薄い酸化膜を形成するため
には、ｐｏｌｙ　Ｓｉ中に少なくともリンを１０　”ｃ
ｍ　’以上含ませておき、酸化を６００〜１０００℃の
範囲でウェットな雰囲気で行なうことが重要である。

（ト）次に、ｐｏｌｙ　Ｓｉ上に残されたＳ　ｉｏ２膜
８５゜８６をマスクとして（つまり、この場合のＳｉＯ
□が高濃度にドープされた第１層ｐｏｌｙ　Ｓｉのエツ
チングを防止している）、露出したＳｉ基板表面をＮＨ
３−Ｈ，０２およびＨＣ４−Ｈ，Ｏ，を含むエツチング
液で軽（エツチングしたのち、約２ｎｍの薄い酸化膜（
第１１図σ０８８）をＮ２希釈０２中で８５０℃、１２
０分の酸化により形成し、引き続１、−てＣＶＤ法によ
り、約５０ｎｍのＳｉ、Ｎ＋膜（９０）を形成する。こ
こで、形成したＳｉ、Ｎ。

膜の形成法も前に触れたような各種の方法で比較したが
、最終的には、後で述べる高温のｌ−Ｉ２アニールによ
り、いずれの場合も問題のない特性を得ることができた
。

この後、この５ｉｓＮ４膜９０上にｐｏｌｙ　Ｓｉ　　
（第２層目）を約０．３μｍ堆積した後、ホトエツチン
グ法により加工し、第２層（第２の）　ｐｏｌｙ　Ｓｉ
ゲート（第１１図■９１）を形成する。引き続いて、第
２層ｐｏｌｙｓｉ　（９１）をマスクとして、１×１０
１６ｃｍ　”　、　９０　ＫｅＶ　でリンイオンをシリ
コン基板内に打込みソース、ドレイン等のＮ型半導体領
域（９２〜１００）を形成し、同時に第２層ｐｏｌｙｓ
ｉ　９１にもリンをドーピングした。この際、第１層の
ｐｏｌｙｓｉ　（８３、８４）は、すでにリンがドープ
され、結晶粒が増大しているため、リンイオンの打込み
により、第１層ｐｏｌｙｓｉ下のＳｉ基板表面に、リン
が打込まれる危険があるが、上記したように、第１層ｐ
ｏｌｙｓｉ上には、約１４０ｎｍのＳ　ｉＯ□膜８５．
８６と、５　Ｑ　ｎｍのＳｉ、Ｎ４膜９０が形成されて
いるため、この危険性は除かれる。

（財）次に、第２層ｐｏｌｙｓｉ　９１の下に形成され
ているＳｉ３Ｎ４膜（９０）をマスクとして第２層ｐｏ
ｌｙＳｉ　　（９１，８４）をウェットな雰囲気で例え
ば８５０℃１０分間選択酸化した後、この酸化膜（１０
２）をマスクとして、Ｓｉ、Ｎ、膜を選択的に除去する
。つまり、高濃度にドープされた第２層ｐｏｌｙｓｉを
上の酸化膜で５ｉｓＮ、エツチング液から保護している
。この状態では、第２層ｐｏｌｙＳ１ゲートとソース又
はドレイン間の耐圧（ゲート耐圧）が悪いため、この後
、８５０℃、３０分間ウェット雰囲気中で酸化処理を行
ない、第２層ｐｏｌｙｓｉゲートのゲート耐圧を向上さ
せるとともに、第１層ｐｏｌｙｓｉ　（８３、８４）ゲ
ートの端部の形状を改善し、耐圧を向上させている。こ
の状態では、第１１図（ロ）に示すように、第１層ｐｏ
ｌｙＳｉ層８３．８４上に、約０．３μｍのＳ　ｒ　０
２膜８５．８６が、第２層ｐｏｌｙｓｉ層９１およびソ
ース、ドレインｎ＋拡散層上には約０．２μｍのＳｉＯ
□膜（１０２，１０４〜１１２）が形成されている。

上記したように、ポリシリコンの如き高温に耐える材料
をゲート電極として第１１図（Ｊ）（０のようにＭＯ３
素子を形成したのち、低温酸化法によりこのゲート電極
に酸化膜を形成し、Ｓｉ基板（ウェル）上の薄い５ｉＯ
ｚ膜を除去し、改めて基板上に５ｉｎ２膜を形成し、そ
の上にＳｉ、Ｎ４膜を設は更にその上に部分的にポリＳ
ｉのゲート電極を形成し、上記Ｓｉ、Ｎ４膜をマスクと
してポリＳｉゲート表面を酸化して酸化膜を形成し、こ
の酸化膜をマスクとしてＳｉ３Ｎ４膜を除去して第１１
図Ｍに示す如きＭＮＯ３素子を形成するという方法を採
用することによって、ＭＯＳよりも後にＭＮＯ８素子が
形成されるためＭＮＯ３素子の特性の劣化が少なくなる
。又、選択酸化法を適用してＭＯＳ又はＭＮＯＳのゲー
トを酸化膜で覆うため層間耐圧又は層間容量等で好まし
い特性をもったものが得られる。

このようにしてＭＮＯ３素子が形成されるが、第１１図
（ト）及びＭに対応してＭＮＯ８素子形成部及びＭＯ３
素子形成部を拡大断面図を用いて描くと第３０図乃至第
３３図のようになる。即ち、第３０図のように、１０　
ｎｍ以下という極めて薄いＳ　ｉｏ２膜８８の上に被着
形成されたＳｉ、Ｎ４膜９０上に部分的にポリシリコン
層９１が形成され、このポリシリコン層をマスクとして
基板表面内にソース・ドレイン形成用不純物が導入され
、次いで第３１図に示すようにＳｉ、Ｎ、膜をマスクと
してこのポリシリコン層９１０表面が酸化されその表面
に比較的厚い酸化膜（Ｓｉｎ２）　　１０２が形成され
る。更に第３２図のように、この形成された酸化膜１０
２をマスクとしてＳｉ、Ｎ、膜９０が部分的にエツチン
グ除去される。この時薄い５ｉｎ２膜８８も基板表面よ
り除去されるが、第３３図に示すように酸化性雰囲気中
で加熱処理して露出されたソース・ドレイン領域の表面
に酸化膜（Ｓｉｎ２）１０４．１０５を形成する。ゲー
ト電極材料とｓｉ、Ｎ４膜エツチング液（又はガス）の
組み合せによっては、ゲート電極もエツチングされるお
それがあるが、上記のようにゲート電極をバターニング
した後５Ｊ３Ｎ＜膜をマスクとして酸化しゲート電極を
酸化膜で覆いこの酸化膜をマスクとしてｓｉ、Ｎ４膜を
エツチングするので、ゲート電極材料がＳｉ、Ｎ、エツ
チング液によってエッチされる場合にもこの方法で微細
なゲート電極を保護することができる。又、第３３図に
示すようにポリシリコン層９１上のＳ　ｉｏ、膜１０２
とシリコン基板（ウェル）表面に形成されるＳ　ｉｏ、
膜１０４．１０５とでＳｉ、Ｎ、膜９０が完全に覆われ
るので、このように十分な酸化処理を施こすことによっ
て、所謂プロチクテッドゲート（ｐｒｏｔｅｃｔｅｄ　
ｇａｔｅ）の構造を自己整合的に形成することができる
ので、ＭＮＯ３素子のゲート耐圧を向上することができ
、又、寄生容量を小さくすることができる等の効果があ
る。

また、第３０図乃至第３３図より理解されるように、同
一半導体基板上にＭＮＯ８素子とＭＯ８素子との画素子
を形成し、ＭＮＯ３素子のゲート下にのみｓｉ、Ｎ、膜
９０を残すことにより、上記の如＜ＭＮＯ８素子のゲー
ト耐圧を向上させるために行なう酸化処理で第３３図に
示すようにＭＯ３素子のゲート電極の端部も酸化され逆
ひさし構造とすることができＭＯ３素子のゲート耐圧を
も向上せしめることができるので、結果として両タイプ
の素子のゲート耐圧を向上できる。

（へ）次に、第１１図（ロ）の工程を終えたあとホトエ
ツチング法により、第１１図的のように上記の各酸化膜
で、後でその下のｎ＋層あるいはｐｏｌｙｓｉ層と電気
的な接続をとる必要がある場合、例えば（１０６，１１
２）および、ｐ型ウェルとコンタクトをとる必要のある
所定の部分例えば（１１０゜１１１）のＳ　ｉｏ　２膜
をエツチング除去する。この場合、約０．３μｍのＳ　
ｉＯ，膜エツチングを行なうため、ｐ型ウェルとコンタ
クトをとる部分の酸化膜は、一部エッチングされるだけ
で、約０．３μｍのＳ　ｉＯｚ膜が残っている。

０　この後、上記工程で用いたホトレジスト膜を除去し
たのち、ＣＶＤ法により、Ｐ２Ｏ２濃度約１モルの７オ
スフオシリケートガラス（以下リンガラスと称す）２０
を堆積し、この後、Ｈ７雰囲気で、９００℃、２０分の
熱処理を行ない、リンガラスの緻密化、およびＭＮＯ３
素子の特性改善を行なう。

この後、上に記したようなｎ＋層、　ｐｏｌｙｓｉ層お
よびｐ型ウェル層などと、電気的な接続をとる必要があ
る領域上のリンガラスなホトエツチング法により除去す
る。この際、光にあけた酸化膜の穴（１１４〜１１８）
と、このリンガラスの穴が少なくとも１部の領域を共有
するようにし、その部分のＳｉ基板表面、あるいはｐｏ
ｌｙｓｉ表面を露出する。この状態では、ｐ型ウェルと
コンタクトをとる部分（１１６，１１７，６０）　　に
は、光のエツチング時のオーバーエツチングによりわず
かに膜厚が減少するものの、依然として、約０．２μｍ
程度のＳｉｎ、膜が残っているため、さらに、ホトエツ
チング法により、先にあけたリンガラスの穴の内側にホ
トレジストの穴がくるようにして、残った約０．２μｍ
の５ｉ０２膜をエツチング除去する。

リンガラスと５ｉＯｚ膜の二層膜にコンタクト用の穴を
あける場合、リンガラスのエツチング速度が早＜５ｉｎ
２のエツチング速度が遅いため二層膜を一度に穴あけを
行なうと穴の寸法が大きくなったり、或いはホトレジス
トとリンガラスの密着性が悪くなる等加工上の問題があ
るが、上述の第１１図（へ）及び第１１図０）の説明及
び部分拡大図第３４図乃至第３６図より判るように、先
ず基板表面上のＳ　ｉｏ、膜（１０５）にコンタクト用
マスクを用いてエツチングにより穴あけ（１１９）を行
ない、この後リンガラス（１２０）を堆積させ、次に少
なくとも上記コンタクト用穴１１９の一部を共有する形
でリンガラス層１２０に穴あけを行ない孔部１２５を設
けるようにすることによって、紋穴あけが設計値に対し
てより精度よく行なうことができる。なお、第３６図で
はリンガラスの穴部１２５がＳ　ｉＯ，膜の穴部１１９
より少しずれた形態を図示しているが、アルミニウム等
の金属配線の段切れを防止するため圧は５ｉｎ２膜の穴
部１１９を全て更に望ましくはＳ　ｉＯ，膜の端部表面
までも露出するようにリンガラスの穴部１２５を形成し
た方が望ましい。

［Ｆ］　次に、上記で使用したホトレジストを除去した
のち、全面にＡｔ蒸着膜を約３００℃で形成する。膜厚
は約０．８μｍである。

次にホトエツチング法により、第１１図０に示すように
上記Ａｔ膜に配線パターンを形成してアルミニウム電極
又は配線部１２１．１２２，１２３　。

１２４を形成し、ホトレジストを除去したのち、上記Ａ
ｔとｎ、　ｐｏｌｙ　Ｓｉあるいはｐ型ウェルとのコン
タクトを確実にとるため、および表面準位を減少するた
め、Ｈ２雰囲気で約４５０℃６０分の熱処理を行なう。

以上詳細に説明した囚乃至［Ｆ］の工程を終ることによ
って、第１１図０に示すように、ゲート電極９１を有す
るＭＮＯ３素子、ゲート電極８３を有するエンハンスメ
ント型のＭＯ３素子、ゲート電極８４を有するデプリー
ション型のＭＯ３素子と共に、特別なホトマスクを増加
せずに半導体領域９７．１１．１からなるＮＰＮ型バイ
ポーラトランジスタを一枚の半導体基板１内及びその上
に形成することができる。なお、同図中１２１はＥＭＯ
８素子のソース又はドレイン電極を、１２２はバイポー
ラトランジスタのエミッタ電極を、１２３は同トランジ
スタのベース電極及びｐ型ウェル領域１１の電極を、１
２４は領域２２及び基板の電極を構成している。

第１５図は、リンガラス層を形成する前のメモリアレイ
の平面図を示し、第１６図は、アルミニウム配線を形成
した後のメモリアレイの平面図を示している。また第１
７図、第１８図及び第１９図は、それぞれ第１６図の平
面のＡ−Ａ視断面、Ｂ−Ｂ視断面及びＣ−Ｃ視断面を示
している。

メモリアレイは、ｎ型シリコン基板１上に形成されたＰ
型ウェル領域１０ａ上に形成されている。

第１５図において、メモリセルのＭＮＯＳ及びスイッチ
用ＭＩＳＦＥＴのソース領域、ドレイン領域及びチャン
ネル領域とされる部分は一点鎖線で区画されて示されて
いる。上記の一点鎖線で囲まれた区域ＣＨＩ　、ＣＨ２
以外のＰ型ウェル領域１０ａの表面には、厚いシリコン
酸化膜６０が形成されている。

上記Ｐ型ウェル領域１０ａの表面には、シリコン酸化膜
を介して上記区域ＣＨＩ、（ｊＩ２を横切る方向に、メ
モリセルのスイッチ用ＭＩＳＦＥＴのゲート電極とされ
かつ第１のワード線とされる複数の多結晶シリコン層Ｗ
ｌ　１　、Ｗ２１　、Ｗ３１゜Ｗ４１が配置されている
。

同様に、メモリセルのＭＮＯＳのゲート電極とされかつ
第２ワード線とされる複数の多結晶シリコン層Ｗ１２．
Ｗ２２．Ｗ３２．Ｗ４２が配置されている。

上記各多結晶シリコン層で覆われていない区域ＣＨＩ、
ＣＨ２におけるＰ型ウェル領域１０ａの表面には、前記
の第１１図をもって説明したような製法によりｎ型不純
物が導入され、ＭＮＯＳ及びスイッチ用ＭＩＳＦＥＴの
ソース及びドレイン領域とするためのｎ＋型領領域形成
されている。

区域ＣＨＩ内において、ｎ＋型領領域９２ａ多結晶シリ
コン層Ｗｌ　１　、Ｗｌ　２及びｎ＋型領領域９２ａ、
第１のメモリセルを構成する。すなわち、ｎ＋型領領域
９２ａ、スイッチングＭＩＳＦＥＴのドレイン領域を構
成し、多結晶シリコン層Ｗｌｌはそのゲート電極を構成
する。また、多結晶シリコン層Ｗ１２はＭＮＯＳのゲー
ト電極を構成し、ｎ　型領域９４ａはそのソース領域を
構成する。

上記区域ＣＨＩ内において、上記第１のメモリセルに隣
接するｎ＋型領領域９２ｂ多結晶シリコン層Ｗ２１．Ｗ
２２及びｎ＋型領領域９４ｂ第２のメモリセルな構成す
る。すなわち、上記９２ｂ。

Ｗ２１．Ｗ２２及び９４ｂはそれぞれスイッチ用ＭＩＳ
ＦＥＴのドレイン領域、そのゲート電極、ＭＮＯＳのゲ
ート電極及びそのソース領域を構成する。

同様に、上記区域ＣＨｌ内において、９４ｃ。

Ｗ３２．Ｗ３１，９２ｃは第３のメモリセルを構成し、
９２ｄ、Ｗ４１．Ｗ４２，９４ｄは第４のメモリセルを
構成している。

上記区域ＣＨ１の隣りの区域内においても記号を付して
いないが第１ないし第４のメモリセルが構成されている
。

上記区域ＣＨＩ内に形成された各メモリセルは、第１の
メモリセル列を構成し、同様に区域ＣＩ−Ｉ　２内に形
成された各メモリセルは第２のメモリセル列を構成する
。

第１ワード線としての多結晶シリコン層Ｗｌｌは、第１
５図のように、厚いシリコン酸化膜６゜上において多結
晶シリコン層Ｗ１２の下を横切って延びる延長部分Ｗｌ
ｌａないしＷｌｌｃを持っている。

上記多結晶シリコン層Ｗ１２は、前記のように第２ワー
ド線を構成するので、記憶情報の書き込み時に＋２５Ｖ
のような高電圧を受けることになる。そのため、多結晶
シリコン層Ｗ１２の下のＰ型ウェル領域１０ａの表面に
寄生チャンネルが誘起されることが有る。多結晶シリコ
ン層Ｗｌｌは、第１ワード線を構成し、前記の＋５Ｖの
ような低電圧系の信号を受ける。従って、上記多結晶シ
リコン層Ｗ１２の下のＰ型ウェル領域１０ａの表面に誘
起される上記寄生チャンネルは、上記多結晶シリコン層
Ｗｌｌの延長部Ｗ　１１　ａないしＷ　１１　ｃ下にお
いてそれぞれ遮断されることになる。

その結果、区域ＣＨＩとＣＨ２とにおけるメモリセル相
互が、寄生チャンネルによって電気的に結合し、その結
果、選択すべきメモリセルに情報の書き込みが行なわれ
なくなるというような望ましくない動作を防ぐことがで
きる。

上記第１５図のメモリアレイの表面に、前記第１１図で
説明した製法によりリンガラス層１２０が形成され、次
いでこのリンガラス層１２０及びその下の酸化膜が選択
的に除去され、上記ｎ＋型領領域露出する開孔ＣＮＴ１
ないしＣ５（第６図参照）が設けられる。

次いでアルミニウムの蒸着及びその選択エツチングが行
なわれ、（第１６図のように、アルミニウム配線層ＥＤ
１．ＥＤ２．ＤＩ及びＤ２が形成される。

上記配線層ＥＤＩは、それぞれ上記開孔ＣＮＴ１、ＣＮ
Ｔ３及びＣＮＴ５において、第１ないし第４のメモリセ
ルにおけるＭＮＯＳのソース領域としてのｎ＋＋域９４
ａ、９４ｂ、９４ｃ及び９４ｄ（第１５図参照）に接触
する。従って、この配線層ＥＤＩは、メモリアレイの基
準電位線を構成する。

配線層Ｄ１は、それぞれ上記開孔ＣＮＴ２及びＣＮＴ４
において、第１ないし第４のメモリセルにおけるスイッ
チ用ＭＩＳＦＥＴのドレイン領域としてのｎ＋型領領域
９２ａ９２ｂ、９２ｃ及び９２ｄに接触する。従って、
この配線Ｄ１は、メモリアレイのデイジット線を構成す
る。

同様に、配線層ＥＤ２　、Ｃ２はそれぞれ他の基準電位
線、デイジット線を構成する。

上記のメモリアレイは、第１５図のように、同一メモリ
列内のメモリセルにおけるＭＮＯＳとスイッチング用Ｍ
Ｉ　５ＦＥＴとの配列を交互に反転させている。従って
、例えば９２ａと９２ｂ、９４ｂと９４ｃのように隣り
合うメモリセルのｎ＋型領領域共通化でき、それぞれの
メモリセルのためのｎ＋型領領域それぞれ独立に形成す
るような場合に比べて列方向の寸法を小さくすることが
できる。

また、第１６図のように、メモリセルを形成する区域Ｃ
ＨＩ、Ｃｌ−１２上も配線領域となるようアルミニウム
配線層ＥＤＩ　、ＥＤ２　、ＤＩ　、Ｄ２を上記区域Ｃ
ＨＩ、、ＣＨ２が延びる方向に対し傾斜させているので
、配線領域を上記区域に対して独立に設定するような場
合に比べて行方向、すなわち、紙面の横方向の寸法を小
さくすることができる。

加えて、基準電位線及びデイジット線としてｎ＋＋半導
体配線領域などの半導体を使用するのでなく図示のよう
にアルミニウム配線層を使用するので、その抵抗を充分
小さくできる。配線抵抗の減少により、上記のメモリア
レイは高速度で動作することができるようになる。

第２０図は、リンガラス層を形成する前の単位のＸデコ
ーダのパターンを示しており、第２１図は上記第２０図
に対応した部分のアルミニウム配線層を形成した後のパ
ターンを示している。

単位Ｘデコーダのそれぞれがメモリアレイのメモリセル
行と対応して設けられるので、単位Ｘデコーグのそれぞ
れは、上記メモリセル行のピッチを増加させないように
考慮される。そのために、特に制限されないが、以下説
明するように、第２０図、第２１図においては、２つの
単位Ｘデコーダの組合せが実質的に１つの単位とされる
。

第２０図において、Ｘデコーダは、ｎ型シリコン基板１
上に形成されたＰ型ウェル領域１１上に形成される。各
ＭＩ　５ＦＥＴを形成するための領域は、同図において
一点鎖線で囲まれている。上記領域以外のＰ型ウェル領
域１１の表面は、前記と同様に厚いシリコン酸化膜６０
が形成されている。

上記シリコン酸化膜６０及び上記−点鎖線で囲まれた領
域上のゲート酸化膜上には、打点と実線との組合せで示
したようなパターンの第１層目の多結晶７リコン層Ｗｌ
　１　、Ｗ２１　、　ａＯ、ａｏ’ａｌ、ａｌ’が形成
されている。上記−点鎖線で囲まれた領域のうち、上記
多結晶シリコン層下以外において前記の第１１図の製法
によりｎ＋型領領域形成されている。

第２０図において、左下りの斜線の付けられた部分の多
結晶シリコン層の下には、エンハンスメント型ＭＩＳＦ
ＥＴのチャンネル領域が形成されることを意味しており
、左下り及び右下りの２つの斜線が組合されて付、けら
れた部分の多結晶シリコン層の下には、デイプレッショ
ン型ＭＩＳＦＥＴのチャンネル領域が形成されることを
意味している。

第２０図の紙面の上半分の部分においてｎ＋型領域ＶＣ
Ｃａと多結晶シリコン層Ｗｌｌとｎ＋型領域Ｗｌｌｂと
によってデイプレッション型ＭＩＳＦＥＴＱ３が構成さ
れ、ｎ＋型領域Ｗｌｌｃと多結晶シリコン層ａＯ′とｎ
＋型領域ＧＮＤａとによってエンハンスメント型ＭＩＳ
ＦＥＴＱ４が構成され、ｎ＋型領域Ｗｌｌｃと多結晶シ
リコン層ａｌ’とｎ　＋型領域Ｇ　Ｎ　Ｄ　ｂとによっ
てエンノ・ンスメント型ＭＩＳＦＥＴＱ５が構成されて
いる。

第２０図の紙面の下半分の部分において同様なＭＩＳＦ
ＥＴＱ３’　、Ｑ４’及びＱ　５　’が構成される。

上記第２０図のデコーダの表面には第２１図のようにリ
ンガラス層１２０が形成され、次いでこのリンガラス層
及びその下の酸化膜に選択エツチングにより開孔が設け
られる。

アルミニウム蒸着及びその選択エツチングにより第２１
図のように各種のアルミニウム配線層が形成される。な
お、図罠おいて、上記リンガラス層及び酸化膜等の絶縁
膜に設けられた開孔がＸ印によって示されて℃・る。従
って上記Ｘ印部分忙おいて上記各アルミニウム配線層は
その下の多結晶シリコン層もしくは半導体領域に接触す
る。

第２１図において、配線層Ｗｌｌａは、短絡用の配線層
であり、ＭＩＳＦＥＴＱ３　（第２０図参照）のゲート
電極としての多結晶シリコン層Ｗｌｌとそのソース領域
及び前記ＭＩＳＦＥＴＱ４．Ｑ５の共通のドレイン領域
としてのｎ＋型領域Ｗｌ　ｌ　ｂとを短絡している。配
線層ｖＣＣは電源用の配線層であり、ＭＩＳＦＥＴＱ３
及びＱ３′（第２０図参照）の共通ドレイン領域として
のｎ＋型領域ＶＣＣａに接触している。配線層ＧＮＤは
接地用ノ配線層テあり、ＭＩ　５ＦＥＴＱ４　、Ｑ４’
の共通ソース領域としてのｎ＋型領域ＧＮＤａに接触し
ている。なお、第２０図のように、ＭＩＳＦＥＴＱ５．
Ｑ５’の共通ソース領域としてのｎ＋型領域ＧＮＤｂは
上記ｎ＋型領領域ＮＤａに連続している。

配線層ａＯとａＯは、互いに逆相のアドレス信号を受け
る対の配線層であり、そのうちの選択された一方、すな
わち図示の場合ａＯが多結晶シリコン層ａＯ′に接触し
、またａＯ”に接触している。

同様に、配線層ａ１とａｌは互いに逆相の他のアドレス
信号を受ける対の配線層である。図示の場合、配線層ａ
１が多結晶シリコン層ａｌ’に接触し、配線層ａ１が多
結晶シリコン層３１″に接触している。

以上のように、第１２図の上半分に前記第１図のＸデコ
ーダＸＤＩのような単位デコーダが構成され、下半分に
おいてＸＤ２のような他の単位デコーダが構成されてい
る。

上記単位Ｘデコーダは、メモリセル行に対応して並べら
れる。従って配線層ＶＣＣ、ＧＮＤ　。

ａｏ、ａＯ，ａｌ、ａｌ等は複数の単位Ｘデコーダに共
通とされる。

第２２図人及び第２２図Ｂは、リンガラス層を形成する
前の単位の書き込み回路のパターンを示しており、第２
３図人及び第２３図Ｂはそれぞれ上記第２２図Ａ、第２
２図Ｂに対応した部分のアルミニウム配線層を形成した
後のパターンを示している。なお、パターンとしての第
２２図への右端は第２２図Ｂの左端につながり、同様に
第２３図への右端は第２３図Ｂの左端につながる。

上記第２２図Ａ、Ｉ３．第２３図Ａ、Ｉ３、のパターン
は前記第２０図、第２１図と同じ標記法で示されている
。

単位の書き込み回路は、前記Ｘデコーダと同様な理由に
より、その２つが実質的に１つの単位とされる。

厚いシリコン酸化膜６０を介してメモリアレイを構成す
るための二点鎖線で示されたＰ型ウェル領域１０ｂ上に
延長されてきた第１ワード線としの多結晶シリコン層Ｗ
ｌｌ、Ｗ２１は、それぞれアルミニウム配線層Ｗ１１Ｃ
，Ｗ２１Ｃを介してＰ型ウェル領域１１に形成されたＭ
ＩＳＦＥＴＱ１５．Ｑ１５’のドレイン領域Ｗｉｌｄ、
Ｗ２１ｄに接触する。

なお、上記Ｐ型ウェル領域１０ｂには、図示のように消
去回路（第１図参照）からの信号が加えられるアルミニ
ウム配線層ｅが接触する。

上記ＭＩＳＦＥＴＱＩ　５　、Ｑｌ　６のゲートとして
の多結晶シリコン層Ｗｅには、制御線Ｗｅ（第１図参照
）の信号が加えられる。

第２ワード線としての多結晶シリコン層Ｗ１２゜Ｗ２２
は、それぞれアルミニウム配線層Ｗ１２ａ。

Ｗ２２ａを介して、二点鎖線で示されているＰ型ウェル
領域１１に形成されたＭＩＳＦＥＴＱ１６とＱｌ７の共
通ドレイン領域Ｗ１２ｂＳＭＩＳＦＥＴＱ１６’とＱ１
７′との共通ドレイン領域Ｗ２２ｂに接触し、更に、そ
れぞれ多結晶シリコン層Ｗｌ　２ｃ　、Ｗ２２ｃに接触
している。

上記ＭＩＳＦＥＴＱ１６．Ｑ１７．Ｑ１６’Ｑ１７′の
共通ゲートとしての多結晶シリコン層ＶＣＣには＋５Ｖ
の電源電圧が加えられる。

ＭＩＳＦＥＴＱ１８とＱ１８′との共通ドレイン領域Ｇ
ＮＤａには、接地電位にされるアルミニウム配線層ＧＮ
Ｄが接触している。

多結晶シリコン層Ｗ　１２　ｃは、独立のＰ型ウェル領
域１１ｒに形成されたＭＩ　５ＦＥＴＱＩ　９のゲート
電極とされており、アルミニウム配線層Ｗｌ　２ｄによ
って上記ＭＩＳＦＥＴＱ１９のソース領域Ｗ１２ｅとＰ
型ウェル領域１１ｒとに接触している。

同様に、多結晶シリコン層Ｗ２２ｃは、他の独立のＰ型
つェル領域ＩＩｓに形成されたＭＩ　５ＦＥＴＱ１９’
のゲート電極とされて４６す、アルミニウム配線層Ｗ２
２ｄによって上記ＭＩＳＦＥＴＱ１９′のソース領域Ｗ
２２ｅとＰ型つェル領域ＩＩｓとに接触している。

上記ＭＩＳＦＥＴＱＬ９とＱ１９′は前記第９図もしく
は第１１図で説明されたような構造とされて（゛る。ｎ
型７リコン基板ｌ上に延長された上記ＭＩ　５ＦＥＴＱ
Ｉ　９とＱ１９′　との共通ドレイン領域ＶＰＰａには
、書き込み及び消去法の高電圧が加えられるアルミニウ
ム配線層ｖＰＰに接触している。

上記ＭＩ　５ＦＥＴＱＩ　５ないしＱｌ９によって、例
えば第１図の回路ＷＡＩが構成され、Ｑ１５′ないしＱ
１９′によって他の回路ＷＡ２が構成される。

第２２図Ａ、Ｂ、第２３図Ａ、Ｂの単位の書き込み回路
は前記のＸデコーダと同様に、メモリセル行と対応して
並べられる。

第２４図は、リンガラス層を形成する前のＹゲートのパ
ターンを示しており、第２５図は、アルミニウム配線層
を形成した後の上記第２４図に対応した部分のパターン
を示している。

共通デイジット線としての多結晶クリコン層ＣＤには、
単位ゲートを並列接続するためのアルミニウム配線層Ｃ
Ｄａが接触している。

上記アルミニウム配線層ＣＤａは、ＭＩＳＦＥＴＱＩＩ
とＱｌ３の共通ドレイン領域ＣＤｂに接触している。上
記ＭＩＳＦＥＴＱＩ　１　、Ｑｌ　３のゲート電極とし
ての多結晶シリコン層’ｆ　１　ａ　ｔＹ２ａにはそれ
ぞれＹデコーダＭＤＩ、ＹＤ２（第１図参照）の出力を
受けるアルミニウム配線層Ｙｌ、Ｙ２が接触している。

ＭＩ　５ＦＥＴＱＩ　１のソース領域とＱｌ２のドレイ
ン領域は共通のｎ＋型領域Ｄｌｂとされ、同様にＭＩ　
５ＦＥＴＱＩ　３のソース領域とＱｌ４のドレイン領域
が共通のｎ＋型領領域されている。

上記ＭＩＳＦＥＴＱ１２とＱｌ４のゲート電極としての
多結晶シリコン層ＶＣＣには、＋５Ｖの電源電圧が供給
される。

ＭＩＳＦＥＴＱ１２０ソース領域Ｄｌａには、デイジッ
ト線としてのアルミニウム配線層Ｄ１が接触し、同様に
ＭＩＳＦＥＴＱ１４のソース領域Ｄ２ａには、他のデイ
ジット線としてのアルミニウム配線層が接触している。

第２６図Ａ及び第２６図Ｂは、リンガラス層を形成する
前の書き込み禁止回路のパターンを示しており、第２７
図Ａ及び第２７図Ｂは、アルミニウム配線層が形成され
た後のそれぞれ上記第２６図Ａ、第２６図Ｂに対応する
部分のパターンを示している。なお、パターンとして第
２６図Ａの下端が第２６図Ｂの上端につながり、同様に
第２７図への下端が第２７図Ｂの上端につながる。

第６図のように、メモリアレイと書き込み禁止回路との
間に配線領域ＷＩＲが配置されるので、特に制限されな
いが、第１５図、第１６図で説明した基準電位線として
のアルミニウム配線層ＥＤ１、ＥＤ２は、各ＭＩＳＦＥ
Ｔの多結晶シリコン層と同時に形成された多結晶シリコ
ン層ＥＤ１ａ。

ＥＤ２ａにそれぞれ接触させられる。上記配線領域ＷＴ
Ｒにおいては、上記多結晶シリコン層ＥＤｌａ　、ＥＤ
ｌａ上に酸化膜及びリンガラス層を介して各種のアルミ
ニウム配線層が形成される。

なお、上記第２６図Ａ、Ｂ、第２７図Ａ、Ｂは前記各図
と同じ標記法に従って示されている。従って、上記第２
６図Ａ　、　Ｂ、第２７図Ａ、１３における書き込み禁
止回路の構成については説明を省略する。

この発明に従うと、第６図のように、メモリアレイをは
さんでデコーダと書き込み回路を配置するので動作速度
、特に読み出し動作速度を大きくすることができるよう
になる。これに対し、デコーダと書き込み回路とをメモ
リアレイの片側に配置する場合、例えばデコーダからメ
モリセルへの配線が長くなり、また、メモリアレイの片
側に複数の回路を配置するので、半導体集積回路におい
て公知のような交差配線箇所が多くなってくることにな
る。その結果、メモリアレイに信号を供給する配線径路
の信号伝送特性が劣化し、動作速度が制限を受けること
になる。

上記のように、メモリアレイをはさんでデコーダと書き
込み回路を配置する場合、単位のデコーダと書き込み回
路のピッチを比較的小さくできるので、メモリアレイの
大きさをこれらの回路で制限しなくてもよいようになる
。

またメモリアレイをはさんでゲートもしくはデコーダー
と書き込み禁止回路を配置するので、上記と同様な理由
で高速動作とすることができるようになる。

上記のように、メモリアレイをはさんでデコーダと書き
込み回路とを配置する構成もしくはメモリアレイをはさ
んでゲートもしくはデコーダと書き込み回路を配置する
構成は、書き込み回路もしくは書き込み禁止回路を使用
する他の種類の記憶装置に適用することができる。

この発明に従うと、前記のようにウェル領域を使用し、
このウェル領域を高耐圧回路のために有効に使用するこ
とができる。

前記第１図のエンハンスメン）型ＭＩＳＦＥＴＱ３７な
いしＱ３９を直列接続した電圧分割回路において、ＭＩ
ＳＦＥ、ＴＱ３７のドレインに最も高い電圧が加わるの
で、このＭＩ　５ＦＥＴＱ３７が高電圧によって破壊さ
れると、この破壊されたＭＩ　５ＦＥＴＱ３７を介して
Ｑ３Ｂに高電圧が加わることになる。その結果、直列接
続のＭＩ　５ＦＥＴが次々と破壊する。しかしながら、
上記の濃も高い電圧が加わるＭＩＳＦＥＴＱ３７を前記
のようにウェル領域を利用した構造にすることによって
高耐圧化すると、他のＭＩＳＦＥＴＱ３８ないしＱ３９
を普通の構造としても、上記のような破壊を防ぐことが
できる。上記のような電圧分割回路は、実施例の記憶回
路装置以外の他の回路装置に使用することができる。

同様に、第１図の消去回路、書き込み禁止電圧発生回路
のような回路は、他の用途に使用することができる。

【図面の簡単な説明】

第１図は半導体記憶回路の回路図、第２図、第３図及び
第４図は、第１図の回路の動作タイミングチャート図、
第５図は、半導体記憶回路のブロック図、第６図は、半
導体記憶回路装置の平面図、第７図は第６図の半導体記
憶回路装置を形成する半導体基板の平面図、第８図は第
７図のＡ−Ａ’部分の断面図、第９図は、ＭＩＳＦＥＴ
を形成した半導体基板の断面図、第１０図はバイポーラ
トランジスタを形成した半導体基板の断面図、第１１図
（Ａ）ないしく０）は半導体記憶回路装置の各製造工程
における半導体基板の断面図、第１２図は、ＭＮｏＳの
断面図、第１３図は第１２図のＭＮｏＳの特性曲線図、
第１４図はメモリセルの等価回路図、第１５図は、リン
ガラス層を形成する前のメモリアレイの平面図、第１６
図はアルミニウム配線層を形成した後のメモリアレイの
平面図、第１７図、第１８図及び第１９図はそれぞれ第
１６図のＡ−Ａ’部分、Ｂ−Ｂ’部分及びｃ−ｃ’部分
の断面図、第２０図は、リンガラス層を形成する前のＸ
デコーダの平面図、第２１図はアルミニウム配線層を形
成した後のＸデコーダの平面図、第２２図人及び第２２
図Ｂはリンガラス層を形成する前の書き込み回路の平面
図、第２３図人及び第２３図Ｂはアルミニウム配線層を
形成した後の書き込み回路の平面図、第２４図は、リン
ガラス層を形成する前のＹゲートの平面図、第２５図は
、アルミニウム配線層を形成した後のＹゲートの千Ｎ図
、第２６図人及び第２６図Ｂは、リンガラス層を形成す
る前の書き込み禁止回路の平面図、第２７図人及び第２
７図Ｂは、アルミニウム配線層を形成した後の書き込み
禁止回路の平面図、第２８図及び第２９図はＳｉ　　５
ｉｆｔ界面における夫々リン、ボロン不純物の濃度分布
を示す状態図、第３０図乃至第３３図及び第３４図乃至
第３６図は夫々半導体装置要部の製造工程毎の断面図で
ある。ＭＡ・・・メモリアレイ、ＸＤＩ　、ＸＤ２・・・Ｘデ
コーダ、ＹＧＯ・・・Ｙゲート、ＹＤＩ、ＹＤ２・・・
Ｘデコーダ、ＷＡＩ、ＷＡ２・・・書き込み回路、ＩＨ
Ａｌ・・・書き込み禁止回路、Ｉ　ＨＡ　２・・・書き
込み禁止電圧発生回路、ＥｎＳ・・・消去回路、ＣＩ’
ＬＬ・・・制御回路、ＩＯ８・・・センス回路、ＩＯＲ
・・・出力バッファ回路、ＩＯＷ・・・データ入力回路
、ＢＯ−ＢＩＯ・・・入力バッファ回路。第　　２　　図第３図第図第図第図第図第図第図策図矛図第図第図第図第図第２２図Ｂｌσ 第２３図８第２４図第図第２６図Ａ第２７図八）ハ箒笑

Claims

【特許請求の範囲】

１、半導体基板の主表面の半導体領域に行列状に形成さ
れ、かつ、それぞれが電気的に記憶情報の消去が可能と
された複数の不揮発性記憶素子から構成されたメモリア
レイ部と、前記半導体基板主表面の他の半導体領域に形
成された前記メモリアレイ部の動作を制御するための周
辺回路部と、前記半導体基板主表面の周辺部に形成され
た、チップ選択信号を印加するための第１の外部端子お
よび動作制御信号を印加するための第２の外部端子とを
具備して成る半導体記憶回路装置であって、前記第１の
外部端子に印加されるチップ選択信号と前記第２の外部
端子に印加される動作制御信号とに基づいて消去信号を
形成し、該消去信号によって前記メモリアレイ部全体の
不揮発性記憶素子の記憶情報を一括消去せしめるように
成したことを特徴とする半導体記憶回路装置。