JPH0235817A - バス回路 - Google Patents
バス回路Info
- Publication number
- JPH0235817A JPH0235817A JP63184548A JP18454888A JPH0235817A JP H0235817 A JPH0235817 A JP H0235817A JP 63184548 A JP63184548 A JP 63184548A JP 18454888 A JP18454888 A JP 18454888A JP H0235817 A JPH0235817 A JP H0235817A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- control signal
- tri
- state
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 53
- 238000010586 diagram Methods 0.000 description 9
- 230000007257 malfunction Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル論理回路のバス回路に関する。
従来、バス回路は、第３図に示すようにバスライン３０
に出力側が接続されたトライステートバッファ３１〜３
４と入力側が接続されたバッファ３５〜３７とにより構
成されている。
に出力側が接続されたトライステートバッファ３１〜３
４と入力側が接続されたバッファ３５〜３７とにより構
成されている。
トライステートバッファ３１〜３４は、各々入力信号線
３８〜４１と制御信号線４２〜４５とを有し、制御信号
線４２〜４５から入力される制御信号線Ａ〜Ｄが、論理
「１」のときに出力状態となり、論理「０」のときにハ
イインピーダンス状態（Ｈ２状態）となる。
３８〜４１と制御信号線４２〜４５とを有し、制御信号
線４２〜４５から入力される制御信号線Ａ〜Ｄが、論理
「１」のときに出力状態となり、論理「０」のときにハ
イインピーダンス状態（Ｈ２状態）となる。
次に、従来のバス回路の動作を第４図のタイミング図を
用いて説明する。
用いて説明する。
トライステートバッファ３１は、制御信号Ａが論理「１
」である時間ＴＩとＴ２のときに出力状態となり、他の
時間ではＨ２状態となる。同様にトライステートバッフ
ァ３２は時間Ｔ２．Ｔ、のときに出力状態となり、他の
時間はＨ２状態となる。また、制御信号Ｃと制御信号り
は共に論理「０」のまま変化しないため、トライステー
トバッファ３３と３４はＨ２状態のままである。よって
、バスライン３０は時間Ｔ０とＴ４ではＨ２状態であり
、時間Ｔ、ではトライステートバッファ３１を介して、
入力信号Ａが出力される。また、時間Ｔ２では、トライ
ステートバッファ３１の出力とトライステートバッファ
３２の出力との競合により信号が不定になっている。時
間Ｔ、ではトライステートバッファ３４を介して入力信
号Ｂが出力される。
」である時間ＴＩとＴ２のときに出力状態となり、他の
時間ではＨ２状態となる。同様にトライステートバッフ
ァ３２は時間Ｔ２．Ｔ、のときに出力状態となり、他の
時間はＨ２状態となる。また、制御信号Ｃと制御信号り
は共に論理「０」のまま変化しないため、トライステー
トバッファ３３と３４はＨ２状態のままである。よって
、バスライン３０は時間Ｔ０とＴ４ではＨ２状態であり
、時間Ｔ、ではトライステートバッファ３１を介して、
入力信号Ａが出力される。また、時間Ｔ２では、トライ
ステートバッファ３１の出力とトライステートバッファ
３２の出力との競合により信号が不定になっている。時
間Ｔ、ではトライステートバッファ３４を介して入力信
号Ｂが出力される。
上述した従来のバス回路は、制御信号Ａ−Ｄのうち２つ
以上が論理「１」であると、それらのトライステートバ
ッファ３１と３２の出力がバスライン３０上で競合する
構造となっているため、それらの出力状前史値なってい
る場合には、バスライン３０の状態が不定となり誤動作
する欠点がある。最悪の場合には、トライステートバッ
ファの出力部に大きな電流が流れ、トライステートバッ
ファを破損す為おそれがある。
以上が論理「１」であると、それらのトライステートバ
ッファ３１と３２の出力がバスライン３０上で競合する
構造となっているため、それらの出力状前史値なってい
る場合には、バスライン３０の状態が不定となり誤動作
する欠点がある。最悪の場合には、トライステートバッ
ファの出力部に大きな電流が流れ、トライステートバッ
ファを破損す為おそれがある。
本発明の目的は、上記従来の課題を解決し、各トライス
テートバッファの出力がバスライン上で競合することの
ないバス回路を提供することにある。
テートバッファの出力がバスライン上で競合することの
ないバス回路を提供することにある。
本発明は、バスラインと、このバスラインに入力側が接
続された複数のバッファと、出力側がバスラインに接続
されその入力側に入力信号線と制御信号線とを有した複
数のトライステートバッファとを備えてなるバス回路に
おいて、 前記トライステートバッファと制御信号線の間に各々、
制御信号線の数に対応した複数の入力部を有するＮＡＮ
ＤゲートとこのＮＡＮＤゲートの出力側およびトライス
テートバッファの入力側の間に接続されたインバータと
よりなるバス制御回路を設け、 前記複数のＮＡＮＤゲートは、−のＮＡＮＤゲートの出
力部が他のＮＡＮＤゲートに係る１つの入力部に接続さ
れており、かつ各ＮＡＮＤゲートが各ＮＡＮＤゲートに
対応する制御信号線を１つの入力部としているものであ
ることを特徴とする。
続された複数のバッファと、出力側がバスラインに接続
されその入力側に入力信号線と制御信号線とを有した複
数のトライステートバッファとを備えてなるバス回路に
おいて、 前記トライステートバッファと制御信号線の間に各々、
制御信号線の数に対応した複数の入力部を有するＮＡＮ
ＤゲートとこのＮＡＮＤゲートの出力側およびトライス
テートバッファの入力側の間に接続されたインバータと
よりなるバス制御回路を設け、 前記複数のＮＡＮＤゲートは、−のＮＡＮＤゲートの出
力部が他のＮＡＮＤゲートに係る１つの入力部に接続さ
れており、かつ各ＮＡＮＤゲートが各ＮＡＮＤゲートに
対応する制御信号線を１つの入力部としているものであ
ることを特徴とする。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例に係るバス回路のブロック図
である。
である。
バス回路は、バスライン１の出力側に設けられたバッフ
ァ２〜４と、各々出力側がバスライン１に接続され入力
側に入力信号線５〜８と制御信号線９〜１２とを有した
トライステートバッファ１３〜１６と、制御信号線９〜
１２上に各々設けられたバス制御回路１７〜２０とを備
えてなる。
ァ２〜４と、各々出力側がバスライン１に接続され入力
側に入力信号線５〜８と制御信号線９〜１２とを有した
トライステートバッファ１３〜１６と、制御信号線９〜
１２上に各々設けられたバス制御回路１７〜２０とを備
えてなる。
バス制御回路１７〜２０は各々、直列に接続されたＮＡ
ＮＤゲート１７ａ 〜２０ａとインバータ１７ｂ〜２０
ｂとよりなる。ＮＡＮＤゲート１７ａ 〜２０ａは４人
力力式のゲートであり、接続線２１〜２４を介して論理
的に接続されている。接続線２１は、ＮＡＮＤゲート１
７ａ、１９ａ、２０ａの入力側およびＮＡＮＤゲー）１
８ａの出力側に接続されている。同様に接続線２２ （
２３，２４）は、ＮＡＮＤゲート１７ａ、１８ａ。
ＮＤゲート１７ａ 〜２０ａとインバータ１７ｂ〜２０
ｂとよりなる。ＮＡＮＤゲート１７ａ 〜２０ａは４人
力力式のゲートであり、接続線２１〜２４を介して論理
的に接続されている。接続線２１は、ＮＡＮＤゲート１
７ａ、１９ａ、２０ａの入力側およびＮＡＮＤゲー）１
８ａの出力側に接続されている。同様に接続線２２ （
２３，２４）は、ＮＡＮＤゲート１７ａ、１８ａ。
２０ａ （ＮＡＮＤゲート１７ａ、１８ａ、１９ａ、
ＮＡＮＤゲート１８ａ、’ １９ａ、２０ａ）の入力側
およびＮＡＮＤゲート１９ａ （ＮＡＮＤゲート２０ａ
、１７ａ）の出力側に接続されている。
ＮＡＮＤゲート１８ａ、’ １９ａ、２０ａ）の入力側
およびＮＡＮＤゲート１９ａ （ＮＡＮＤゲート２０ａ
、１７ａ）の出力側に接続されている。
次に、本実施例に係るバス回路の動作を第１図および第
２図に基づいて説明する。
２図に基づいて説明する。
第２図はバス回路の信号タイミングを示す図である。図
に示すように、制御信号Ａ−Ｄを制御信号線９〜１２に
入力することは、従来のバス回路と同様である。
に示すように、制御信号Ａ−Ｄを制御信号線９〜１２に
入力することは、従来のバス回路と同様である。
Ｔ０時間にあっては、ＮＡＮＤゲート１７ａ〜２０ａに
入力する制御信号Ａ−Ｄは総て論理「０」である。従っ
てＮＡＮＤゲート１７ ａ〜２０ａから出力される制御
信号は総て論理「１」となり、これらの制御信号はイン
バータ１７ｂ〜２０ｂを介して反転し論理「０」となっ
てトライステートバッファ１３〜１６に入力する。この
結果、トライステートバソファ１３〜１６はハイインピ
ーダンス状Ｌｉ（Ｈ２状態）となるため、バスライン１
はＨ２状態である。
入力する制御信号Ａ−Ｄは総て論理「０」である。従っ
てＮＡＮＤゲート１７ ａ〜２０ａから出力される制御
信号は総て論理「１」となり、これらの制御信号はイン
バータ１７ｂ〜２０ｂを介して反転し論理「０」となっ
てトライステートバッファ１３〜１６に入力する。この
結果、トライステートバソファ１３〜１６はハイインピ
ーダンス状Ｌｉ（Ｈ２状態）となるため、バスライン１
はＨ２状態である。
Ｔ１時間にあっては、ＮＡＮＤゲート１７ａに入力する
制御信号Ａは論理「１」であって、ＮＡＮＤゲー）１８
ａ〜２０ａに入力する制御信号Ｂ−Ｄは論理「０」であ
る。従ってＮＡＮＤゲート１８ａ〜２０ａから出力され
る制御信号は総て論理「１」であるため、接続線２１〜
２３を介してＮＡＮＤゲート１７ａに入力する制御信号
は論理「１」である。この結果、ＮＡＮＤゲート１７ａ
に入力する４つの制御信号は総て論理「１」となり、Ｎ
ＡＮＤゲート１７ａからは論理「０」の制御信号が出力
される。
制御信号Ａは論理「１」であって、ＮＡＮＤゲー）１８
ａ〜２０ａに入力する制御信号Ｂ−Ｄは論理「０」であ
る。従ってＮＡＮＤゲート１８ａ〜２０ａから出力され
る制御信号は総て論理「１」であるため、接続線２１〜
２３を介してＮＡＮＤゲート１７ａに入力する制御信号
は論理「１」である。この結果、ＮＡＮＤゲート１７ａ
に入力する４つの制御信号は総て論理「１」となり、Ｎ
ＡＮＤゲート１７ａからは論理「０」の制御信号が出力
される。
このＮＡＮＤゲート１７ａからの制御信号は、インバー
タ１７ｂを介して反転し論理「１」となってトライステ
ートバッファ１３に入力され、トライステートバッファ
１３を出力状態にする。一方、ＮＡＮＤゲート１８ａ〜
２０ａから出力された論理「１」の制御信号は、インバ
ータ１８ｂ〜２０ｂを介して反転し論理「０」となって
トライステートバッファ１４〜１６に入力するため、ト
ライステートバッファ１４〜１６をＨ２状態にする。ト
ライステートバッファ１３が出力状態であってトライス
テートバッファ１４〜１６がＨ２状態であることから、
バスライン１には、トライステートバッファ１３の出力
、すなわち入力信号Ａが出力される。
タ１７ｂを介して反転し論理「１」となってトライステ
ートバッファ１３に入力され、トライステートバッファ
１３を出力状態にする。一方、ＮＡＮＤゲート１８ａ〜
２０ａから出力された論理「１」の制御信号は、インバ
ータ１８ｂ〜２０ｂを介して反転し論理「０」となって
トライステートバッファ１４〜１６に入力するため、ト
ライステートバッファ１４〜１６をＨ２状態にする。ト
ライステートバッファ１３が出力状態であってトライス
テートバッファ１４〜１６がＨ２状態であることから、
バスライン１には、トライステートバッファ１３の出力
、すなわち入力信号Ａが出力される。
１２時間にあっては、制御信号ＡとＢが共に論理「１」
でＮＡＮＤゲート１７ａと１８ｂに入力される。制御信
号ＡはＴ１時間からひきつづき論理「１」としてＮＡＮ
Ｄゲート１７ａに入力されている。従ってＴ１時間と１
２時間の境界条件としてＮＡＮＤゲート１７ａの出力制
御信号は論理「０」でなければならないから、１２時間
においてもＮＡＮＤゲー）１７ａから出力される制御信
号は論理「０」である。この制御信号が接続線２４を介
してＮＡＮＤゲート１８ａ〜２０ａに入力されるため、
ＮＡＮＤゲート１８ａ〜２０ａから出力される制御信号
は総て論理「１」である。従ってＮＡＮＤゲート１８ａ
に入力される制御信号Ｂが論理「１」であってもＮＡＮ
Ｄゲート１８ａから出力される制御信号は論理「１」の
状態を維持する。この結果トライステートバッファ１３
が出力状態となり、トライステートバッファ１４〜１６
がＨＺ状態となるため、バスライン１にはトライステー
トバッファ１３の出力、すなわち入力信号Ａが出力され
る。
でＮＡＮＤゲート１７ａと１８ｂに入力される。制御信
号ＡはＴ１時間からひきつづき論理「１」としてＮＡＮ
Ｄゲート１７ａに入力されている。従ってＴ１時間と１
２時間の境界条件としてＮＡＮＤゲート１７ａの出力制
御信号は論理「０」でなければならないから、１２時間
においてもＮＡＮＤゲー）１７ａから出力される制御信
号は論理「０」である。この制御信号が接続線２４を介
してＮＡＮＤゲート１８ａ〜２０ａに入力されるため、
ＮＡＮＤゲート１８ａ〜２０ａから出力される制御信号
は総て論理「１」である。従ってＮＡＮＤゲート１８ａ
に入力される制御信号Ｂが論理「１」であってもＮＡＮ
Ｄゲート１８ａから出力される制御信号は論理「１」の
状態を維持する。この結果トライステートバッファ１３
が出力状態となり、トライステートバッファ１４〜１６
がＨＺ状態となるため、バスライン１にはトライステー
トバッファ１３の出力、すなわち入力信号Ａが出力され
る。
Ｔ３時間にあっては、ＮＡＮＤゲート１８ａに人力され
る制御信号Ｂのみが論理「１」であるがら、ＮＡＮＤゲ
ート１７ａ、１９ａ、２０ａの出力制御信号の論理は「
１」となり、ＮＡＮＤゲート１８ａの出力制御信号は論
理「０」となる。従ってトライステートバッファ１４が
出力状態となり、トライステートバッファ１７．１９．
２０がＨ２状態となるため、バスライン１にはトライス
テートバッファ１４の出力、すなわち入力信号Ｂが出力
される。
る制御信号Ｂのみが論理「１」であるがら、ＮＡＮＤゲ
ート１７ａ、１９ａ、２０ａの出力制御信号の論理は「
１」となり、ＮＡＮＤゲート１８ａの出力制御信号は論
理「０」となる。従ってトライステートバッファ１４が
出力状態となり、トライステートバッファ１７．１９．
２０がＨ２状態となるため、バスライン１にはトライス
テートバッファ１４の出力、すなわち入力信号Ｂが出力
される。
Ｔ４時間にあっては、ＮＡＮＤゲート１７ａ〜２０ａに
入力される制御信号Ａ−ＤはＴ０時間のものと同じであ
る。従ってトライステートバッファ１３〜１６は総てＨ
２状態となり、バスライン１は■（Ｚ状態である。
入力される制御信号Ａ−ＤはＴ０時間のものと同じであ
る。従ってトライステートバッファ１３〜１６は総てＨ
２状態となり、バスライン１は■（Ｚ状態である。
以上のように、本実施例のバス回路にあっては、１２時
間に制御信号ＡとＢの論理を共に「１」とした場合であ
っても、トライステートバッファ１３のみが出力状態と
なる。この結果、従来のバス回路のような１２時間にお
ける不定状態は生じず、バス回路の正常な動作を維持す
ることができる。
間に制御信号ＡとＢの論理を共に「１」とした場合であ
っても、トライステートバッファ１３のみが出力状態と
なる。この結果、従来のバス回路のような１２時間にお
ける不定状態は生じず、バス回路の正常な動作を維持す
ることができる。
なお、本実施例にあってはトライステートバッファを４
つ設けた場合について説明したが、これに限る趣旨では
ない。トライステートバッファの制御信号線上にバス制
御回路を設けることにより、任意の数のトライステート
バッファを設けることができる。
つ設けた場合について説明したが、これに限る趣旨では
ない。トライステートバッファの制御信号線上にバス制
御回路を設けることにより、任意の数のトライステート
バッファを設けることができる。
以上説明したように本発明のバス回路は、各トライステ
ートバッファと制御信号線との間にバス制御回路を設け
、トライステートバッファに対応する制御信号のうち時
間的に早い制御信号が終了する迄他の制御信号を無視す
る構造としたため、各トライステーｌ−バッファの出力
がバスライン上で競合することはない。この結果、バス
回路の誤動作や破損等を防止することができ、バス回路
の正常な動作を維持することができる効果がある。
ートバッファと制御信号線との間にバス制御回路を設け
、トライステートバッファに対応する制御信号のうち時
間的に早い制御信号が終了する迄他の制御信号を無視す
る構造としたため、各トライステーｌ−バッファの出力
がバスライン上で競合することはない。この結果、バス
回路の誤動作や破損等を防止することができ、バス回路
の正常な動作を維持することができる効果がある。
第１図は本発明の一実施例に係るバス回路のブロック図
、 第２図は第１図のバス回路における信号のタイミング図
、 第３図は従来のバス回路のブロック図、第４図は第３図
のバス回路における信号のタイミング図である。 １・・・・・バスライン ２〜４・・・バッファ ５〜８・・・入力信号線 ９〜１２・・・制御信号線 １３〜１６・・・トライステートバッファ１７〜２０・
・・バス制御回路 １７ａ 〜２０ａ −−・ＮＡＮＤゲート１７ｂ〜２０
ｂ・・・インバータ １７〜２０−一−−バス制イ叩回路 １７ａ〜２０ａ−−−−ＮＡＮＤゲ′−ト代理人 弁理
士 岩 佐 義 幸 第 ３８〜４１−−−一人力信号線 ４２〜４５−−−一人力信号線 ３図 蔦 図
、 第２図は第１図のバス回路における信号のタイミング図
、 第３図は従来のバス回路のブロック図、第４図は第３図
のバス回路における信号のタイミング図である。 １・・・・・バスライン ２〜４・・・バッファ ５〜８・・・入力信号線 ９〜１２・・・制御信号線 １３〜１６・・・トライステートバッファ１７〜２０・
・・バス制御回路 １７ａ 〜２０ａ −−・ＮＡＮＤゲート１７ｂ〜２０
ｂ・・・インバータ １７〜２０−一−−バス制イ叩回路 １７ａ〜２０ａ−−−−ＮＡＮＤゲ′−ト代理人 弁理
士 岩 佐 義 幸 第 ３８〜４１−−−一人力信号線 ４２〜４５−−−一人力信号線 ３図 蔦 図
Claims (1)
- （１）バスラインと、このバスラインに入力側が接続さ
れた複数のバッファと、出力側がバスラインに接続され
その入力側に入力信号線と制御信号線とを有した複数の
トライステートバッファとを備えてなるバス回路におい
て、 前記トライステートバッファと制御信号線の間に各々、
制御信号線の数に対応した複数の入力部を有するＮＡＮ
ＤゲートとこのＮＡＮＤゲートの出力側およびトライス
テートバッファの入力側の間に接続されたインバータと
よりなるバス制御回路を設け、 前記複数のＮＡＮＤゲートは、一のＮＡＮＤゲートの出
力部が他のＮＡＮＤゲートに係る１つの入力部に接続さ
れており、かつ各ＮＡＮＤゲートが各ＮＡＮＤゲートに
対応する制御信号線を１つの入力部としているものであ
ることを特徴とするバス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63184548A JPH0235817A (ja) | 1988-07-26 | 1988-07-26 | バス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63184548A JPH0235817A (ja) | 1988-07-26 | 1988-07-26 | バス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0235817A true JPH0235817A (ja) | 1990-02-06 |
Family
ID=16155125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63184548A Pending JPH0235817A (ja) | 1988-07-26 | 1988-07-26 | バス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0235817A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102017411A (zh) * | 2008-04-30 | 2011-04-13 | 松下电器产业株式会社 | 多信号开关电路、电流开关单元电路、锁存电路、电流相加型dac、和半导体集成电路、视频设备、通信设备 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6211319A (ja) * | 1985-07-09 | 1987-01-20 | Matsushita Electric Ind Co Ltd | イネ−ブル信号生成回路 |
-
1988
- 1988-07-26 JP JP63184548A patent/JPH0235817A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6211319A (ja) * | 1985-07-09 | 1987-01-20 | Matsushita Electric Ind Co Ltd | イネ−ブル信号生成回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102017411A (zh) * | 2008-04-30 | 2011-04-13 | 松下电器产业株式会社 | 多信号开关电路、电流开关单元电路、锁存电路、电流相加型dac、和半导体集成电路、视频设备、通信设备 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2735034B2 (ja) | クロック信号分配回路 | |
| JPH0786525B2 (ja) | 診断回路 | |
| JPH0364124A (ja) | 論理回路およびその動作方法 | |
| JP2002198801A (ja) | 汎用ロジックモジュール及びこれを用いたセル | |
| JPH0682146B2 (ja) | スキヤンパス方式の論理集積回路 | |
| JPH035095B2 (ja) | ||
| JP2540794B2 (ja) | プログラマブルロジツクアレイ回路 | |
| JPH0235817A (ja) | バス回路 | |
| JPS6010910A (ja) | ラツチ回路アレイ | |
| JPH04248483A (ja) | 半導体集積回路 | |
| JP2585330B2 (ja) | 高速バス回路の動作方法 | |
| US5692026A (en) | Apparatus for reducing capacitive loading of clock and shift signals by shifting register-based devices | |
| JPH04105412A (ja) | フリップフロップ | |
| JP2646660B2 (ja) | クロック駆動回路 | |
| JPH01212018A (ja) | パルスノイズ除去回路 | |
| JPH0235818A (ja) | バス回路 | |
| JPH0322614A (ja) | マルチプレクサ | |
| JPH0444967B2 (ja) | ||
| JPH04220575A (ja) | 集積回路装置 | |
| JPS6211930A (ja) | デ−タ伝送装置 | |
| JPH0426509B2 (ja) | ||
| JPS6298658A (ja) | 集積回路 | |
| JPS58199495A (ja) | デ−タ処理装置 | |
| JPH04177447A (ja) | データ・バス回路 | |
| JPH0827335B2 (ja) | スキャンパス回路 |