JPH0444967B2 - - Google Patents
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- Publication number
- JPH0444967B2 JPH0444967B2 JP60151984A JP15198485A JPH0444967B2 JP H0444967 B2 JPH0444967 B2 JP H0444967B2 JP 60151984 A JP60151984 A JP 60151984A JP 15198485 A JP15198485 A JP 15198485A JP H0444967 B2 JPH0444967 B2 JP H0444967B2
- Authority
- JP
- Japan
- Prior art keywords
- data transmission
- data
- output
- stage
- transmission device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Information Transfer Systems (AREA)
Description
〔産業上の利用分野〕
この発明は、主として非同期動作するシステム
間でデータ伝送を行なうデータ伝送装置に関する
ものである。 〔従来の技術〕 従来、非同期システム間でデータ伝送を行なう
方法としては、FIFO（フアーストイン・フアース
トアウト）メモリをシステム間のバツフアとして
用いる方法が一般的であつたが（インタフエイス
1984年８月号第268頁〜第270頁参照）、FIFOメモ
リは単にデータのバツフア機能を有するだけであ
るので、このようなFIFOメモリを非同期システ
ム間のデータ伝送に用いるようにすると複数の非
同期システムを直列的にしか接続することができ
ず、そのためFIFOメモリによつて接続された全
体システムは単純なカスケード接続によるパイプ
ライン処理機構を構築するにすぎず、その自由度
が極めて低いという問題があつた。 これに対し、本件出願人は、非同期システム間
を接続して全体データを構築する際に大きな自由
度を与えることのできるデータ伝送装置を開発
し、出願している（特願昭60−33035号、特願昭
60−33036号参照）。以下、このデータ伝送装置に
ついて説明する。 第２図は上記データ伝送装置のシステムを示す
図であり、図において、５はデータ伝送路、２ａ
〜２ｃは分岐部、３ａ〜３ｃは合流部、１ａ〜１
ｃは処理要素、４はインタフエースである。 このような装置において、外部系からインタフ
エース４を介して流入するパケツトデータはネツ
トワーク要素３ａ及び２ａ〜２ｃの間を巡回しな
がら処理要素１ａ〜１ｃのいずれかに到達し、該
各処理要素１ａ〜１ｃで分散処理された後、ネツ
トワーク要素３ｂ及び３ｃによつて処理結果が収
集され、インタフエース４を介して再び外部系へ
送出される。 また第３図及び第４図はデータ伝送路５に用い
られる非同期自走式シフトレジスタの一例を示
す。第３図において、６は並列データラツチ、７
は３入力NAND8，２入力NAND9，10によつて
構成され、並列データラツチ６に立上りエツジト
リガを与える転送制御回路（以下Ｃ素子と記す）
である。非同期自走式シフトレジスタとは、入力
されたデータを次段のレジスタが空いていること
を条件としてシフトクロツクを用いずに自動的に
出力方向にシフトしていくようなレジスタをい
い、データのバツフア機能を有するものである。
そしてこの非同期自走式シフトレジスタは並列デ
ータラツチ６とＣ素子７とから構成され、Ｃ素子
７はP0，P3の２つの入力を受け、P1，P2の２つ
の出力を出すものであり、Ｃ素子７の内部状態は
この４つの信号P0〜P3の状態によつて決定され、
下表に示すようにS0〜S8の９つの状態をとる。な
お以下の説明では、論理値の０，１は各々信号値
のローレベル，ハイレベルに相当するものとす
る。
間でデータ伝送を行なうデータ伝送装置に関する
ものである。 〔従来の技術〕 従来、非同期システム間でデータ伝送を行なう
方法としては、FIFO（フアーストイン・フアース
トアウト）メモリをシステム間のバツフアとして
用いる方法が一般的であつたが（インタフエイス
1984年８月号第268頁〜第270頁参照）、FIFOメモ
リは単にデータのバツフア機能を有するだけであ
るので、このようなFIFOメモリを非同期システ
ム間のデータ伝送に用いるようにすると複数の非
同期システムを直列的にしか接続することができ
ず、そのためFIFOメモリによつて接続された全
体システムは単純なカスケード接続によるパイプ
ライン処理機構を構築するにすぎず、その自由度
が極めて低いという問題があつた。 これに対し、本件出願人は、非同期システム間
を接続して全体データを構築する際に大きな自由
度を与えることのできるデータ伝送装置を開発
し、出願している（特願昭60−33035号、特願昭
60−33036号参照）。以下、このデータ伝送装置に
ついて説明する。 第２図は上記データ伝送装置のシステムを示す
図であり、図において、５はデータ伝送路、２ａ
〜２ｃは分岐部、３ａ〜３ｃは合流部、１ａ〜１
ｃは処理要素、４はインタフエースである。 このような装置において、外部系からインタフ
エース４を介して流入するパケツトデータはネツ
トワーク要素３ａ及び２ａ〜２ｃの間を巡回しな
がら処理要素１ａ〜１ｃのいずれかに到達し、該
各処理要素１ａ〜１ｃで分散処理された後、ネツ
トワーク要素３ｂ及び３ｃによつて処理結果が収
集され、インタフエース４を介して再び外部系へ
送出される。 また第３図及び第４図はデータ伝送路５に用い
られる非同期自走式シフトレジスタの一例を示
す。第３図において、６は並列データラツチ、７
は３入力NAND8，２入力NAND9，10によつて
構成され、並列データラツチ６に立上りエツジト
リガを与える転送制御回路（以下Ｃ素子と記す）
である。非同期自走式シフトレジスタとは、入力
されたデータを次段のレジスタが空いていること
を条件としてシフトクロツクを用いずに自動的に
出力方向にシフトしていくようなレジスタをい
い、データのバツフア機能を有するものである。
そしてこの非同期自走式シフトレジスタは並列デ
ータラツチ６とＣ素子７とから構成され、Ｃ素子
７はP0，P3の２つの入力を受け、P1，P2の２つ
の出力を出すものであり、Ｃ素子７の内部状態は
この４つの信号P0〜P3の状態によつて決定され、
下表に示すようにS0〜S8の９つの状態をとる。な
お以下の説明では、論理値の０，１は各々信号値
のローレベル，ハイレベルに相当するものとす
る。
ところで上述のデータ伝送装置はこれを用いて
演算処理装置を構成することが可能であり、この
演算処理装置においては一般に各種機能部品の
様々な状態を観察したい場合があり、その方法と
してはデータ伝送路に流れるデータから観察する
ことが考えられる。 しかるに上述のデータ伝送装置では、データ伝
送路が自走式シフトレジスタを用いて構成されて
おり、データは通常25nsec〜50nsecと非常に早く
伝播されるので、データから各種機能部品を観察
することはできないものである。 この発明はかかる問題点に鑑みてなされたもの
で、必要な時にはデータをゆつくり少しずつ伝播
させることのできるデータ伝送装置を提供するこ
とを目的としている。 〔問題点を解決するための手段〕 この発明は、データラツチとＣ素子とからなる
非同期自走式シフトレジスタを用いてデータ伝送
路を構成してなるデータ伝送装置において、レジ
スタ１段分ずつのデータの転送タイミングを指示
するための指示手段と、該指示に応じて少なくと
も１つのＣ素子の制御信号の出力タイミングを制
御する転送タイミング制御手段とを設けたもので
ある。 〔作用〕 この発明においては、転送タイミング制御手段
が作動すると、該転送タイミング制御手段はＣ素
子の制御信号の出力を停止し、指示手段から指示
が与えられると転送タイミング制御手段はＣ素子
から制御信号を出力させるものである。 〔実施例〕 以下、本発明の実施例を図について説明する。 第１図は本発明の一実施例によるデータ伝送装
置を示す。図において、３０は転送タイミング制
御手段で、これはＤ型フリツプフロツプ３１、負
論理ANDゲート３２、負論理ORゲート３３、Ｃ
素子３４、インバータ３５ａ〜３５ｅ、トグルス
イツチ３６、抵抗３７ａ，３７ｂ及び容量３８に
よつて構成されている。３９はデータの転送タイ
ミングを指示するためのモメンタリスイツチであ
る。なお本実施例ではＣ素子７はこれを２段に構
成しており、又Ｃ素子７ｉ，３４についてはオー
プンコレクタタイプの４入力NANDゲートを用
いて構成されている。 次に動作について説明する。 トグルスイツチ３６がONの時には、伝送路は
通常の動作を行なう。そしてトグルスイツチ３６
をOFFにすると、インバータ３５ａの出力が０
になるので、伝送路を伝搬されてきたデータはＣ
素子７ｈまで到達し、そこで一旦停止される。こ
のときモメンタリスイツチ３９はノーマリオフで
あるが、これを押えると、Ｄ型フリツプフロツプ
３１のクロツク入力が１になつてＤ型フリツプフ
ロツプ３１のＱ出力は１となる。これによりＣ素
子３４のP2出力は１、その反転出力であるP1出
力は０となる。さらにインバータ３５ｂ，３５ｃ
を経てインバータ３５ｄの出力は０となるので、
再びＣ素子３４のP2出力は０、反転出力である
P1出力な１となる。このＣ素子３４のP1出力が
一旦０となつて１となることにより、Ｃ素子７ｉ
のP2出力が１となつて０となり、該Ｃ素子７ｉ
は前段のＣ素子７ｈには受取つたことのPl出力を
返し、次段のＣ素子７ｊにP2出力を送つて１ワ
ードのデータを次段に伝送し、こうしてモメンタ
リスイツチ３９を操作することによつてデータが
１ワードずつ伝送されることとなる。 以上のような本実施例の装置では、転送タイミ
ング制御回路によつてＣ素子のP2，P1の出力タ
イミングを制御するようにしたので、データを１
ワードずつ区切つて伝搬させることができ、その
結果本装置を用いて演算処理装置を構成した場合
には各種機能部品の様々な状態を少しずつ区切つ
て観察することが可能になる。 なお上記実施例ではＣ素子を２段構成とした
が、これは第３図に示すような１段であつてもよ
い。 また上記実施例では非同期システム間でデータ
伝送を行なう場合について説明したが、本発明は
同期システム間でデータ伝送を行なう場合につい
ても同様に適用でき、この場合はＣ素子を同期型
制御回路とすればよい。 また上述の非同期自走式シフトレジスタに用い
るＣ素子は、第３図に示すＣ素子（以下、第１形
Ｃ素子と記す）７と異なる構成のもの、例えば第
８図ａに示す第２形Ｃ素子５０、あるいは第８図
ｂに示す第３形Ｃ素子５１等であつてもよい。第
８図ａにおいて、第２形Ｃ素子５０は第１形Ｃ素
子７を２段構成したものであり、又第８図ｂにお
いて、第３形Ｃ素子５１は２入力NANDゲート
５２ａ，５２ｂ，５２ｃ、負論理入力ORゲート
５３及びインバータ５４によつて構成されてい
る。 〔発明の効果〕 以上のように本発明によれば、データラツチと
Ｃ素子とからなる非同期自走式シフトレジスタを
用いてデータ伝送路を構成してなるデータ伝送装
置において、レジスタ１段分ずつのデータの転送
タイミングを指示するための指示手段からのデー
タ転送タイミングの指示に応じ、転送タイミング
制御手段により１つのＣ素子の出力タイミングを
制御するようにしたので、必要な時にはデータを
ゆつくり伝搬させることができる効果がある。
演算処理装置を構成することが可能であり、この
演算処理装置においては一般に各種機能部品の
様々な状態を観察したい場合があり、その方法と
してはデータ伝送路に流れるデータから観察する
ことが考えられる。 しかるに上述のデータ伝送装置では、データ伝
送路が自走式シフトレジスタを用いて構成されて
おり、データは通常25nsec〜50nsecと非常に早く
伝播されるので、データから各種機能部品を観察
することはできないものである。 この発明はかかる問題点に鑑みてなされたもの
で、必要な時にはデータをゆつくり少しずつ伝播
させることのできるデータ伝送装置を提供するこ
とを目的としている。 〔問題点を解決するための手段〕 この発明は、データラツチとＣ素子とからなる
非同期自走式シフトレジスタを用いてデータ伝送
路を構成してなるデータ伝送装置において、レジ
スタ１段分ずつのデータの転送タイミングを指示
するための指示手段と、該指示に応じて少なくと
も１つのＣ素子の制御信号の出力タイミングを制
御する転送タイミング制御手段とを設けたもので
ある。 〔作用〕 この発明においては、転送タイミング制御手段
が作動すると、該転送タイミング制御手段はＣ素
子の制御信号の出力を停止し、指示手段から指示
が与えられると転送タイミング制御手段はＣ素子
から制御信号を出力させるものである。 〔実施例〕 以下、本発明の実施例を図について説明する。 第１図は本発明の一実施例によるデータ伝送装
置を示す。図において、３０は転送タイミング制
御手段で、これはＤ型フリツプフロツプ３１、負
論理ANDゲート３２、負論理ORゲート３３、Ｃ
素子３４、インバータ３５ａ〜３５ｅ、トグルス
イツチ３６、抵抗３７ａ，３７ｂ及び容量３８に
よつて構成されている。３９はデータの転送タイ
ミングを指示するためのモメンタリスイツチであ
る。なお本実施例ではＣ素子７はこれを２段に構
成しており、又Ｃ素子７ｉ，３４についてはオー
プンコレクタタイプの４入力NANDゲートを用
いて構成されている。 次に動作について説明する。 トグルスイツチ３６がONの時には、伝送路は
通常の動作を行なう。そしてトグルスイツチ３６
をOFFにすると、インバータ３５ａの出力が０
になるので、伝送路を伝搬されてきたデータはＣ
素子７ｈまで到達し、そこで一旦停止される。こ
のときモメンタリスイツチ３９はノーマリオフで
あるが、これを押えると、Ｄ型フリツプフロツプ
３１のクロツク入力が１になつてＤ型フリツプフ
ロツプ３１のＱ出力は１となる。これによりＣ素
子３４のP2出力は１、その反転出力であるP1出
力は０となる。さらにインバータ３５ｂ，３５ｃ
を経てインバータ３５ｄの出力は０となるので、
再びＣ素子３４のP2出力は０、反転出力である
P1出力な１となる。このＣ素子３４のP1出力が
一旦０となつて１となることにより、Ｃ素子７ｉ
のP2出力が１となつて０となり、該Ｃ素子７ｉ
は前段のＣ素子７ｈには受取つたことのPl出力を
返し、次段のＣ素子７ｊにP2出力を送つて１ワ
ードのデータを次段に伝送し、こうしてモメンタ
リスイツチ３９を操作することによつてデータが
１ワードずつ伝送されることとなる。 以上のような本実施例の装置では、転送タイミ
ング制御回路によつてＣ素子のP2，P1の出力タ
イミングを制御するようにしたので、データを１
ワードずつ区切つて伝搬させることができ、その
結果本装置を用いて演算処理装置を構成した場合
には各種機能部品の様々な状態を少しずつ区切つ
て観察することが可能になる。 なお上記実施例ではＣ素子を２段構成とした
が、これは第３図に示すような１段であつてもよ
い。 また上記実施例では非同期システム間でデータ
伝送を行なう場合について説明したが、本発明は
同期システム間でデータ伝送を行なう場合につい
ても同様に適用でき、この場合はＣ素子を同期型
制御回路とすればよい。 また上述の非同期自走式シフトレジスタに用い
るＣ素子は、第３図に示すＣ素子（以下、第１形
Ｃ素子と記す）７と異なる構成のもの、例えば第
８図ａに示す第２形Ｃ素子５０、あるいは第８図
ｂに示す第３形Ｃ素子５１等であつてもよい。第
８図ａにおいて、第２形Ｃ素子５０は第１形Ｃ素
子７を２段構成したものであり、又第８図ｂにお
いて、第３形Ｃ素子５１は２入力NANDゲート
５２ａ，５２ｂ，５２ｃ、負論理入力ORゲート
５３及びインバータ５４によつて構成されてい
る。 〔発明の効果〕 以上のように本発明によれば、データラツチと
Ｃ素子とからなる非同期自走式シフトレジスタを
用いてデータ伝送路を構成してなるデータ伝送装
置において、レジスタ１段分ずつのデータの転送
タイミングを指示するための指示手段からのデー
タ転送タイミングの指示に応じ、転送タイミング
制御手段により１つのＣ素子の出力タイミングを
制御するようにしたので、必要な時にはデータを
ゆつくり伝搬させることができる効果がある。
第１図は本発明の一実施例によるデータ伝送装
置の構成図、第２図は本件出願人の開発に係るデ
ータ伝送装置の全体構成図、第３図及び第４図は
ともに上記装置において用いられている非同期自
走式シフトレジスタの１例を示す回路構成図、第
５図はこの非同期自走式シフトレジスタの機能を
説明するための図、第６図及び第７図は上記装置
の具体的な回路構成図、第８図ａ，ｂは本発明で
使用される他のＣ素子の例を示す図である。 ５……データ伝送路、６……並列データラツ
チ、７……Ｃ素子（転送制御回路）、３０……転
送タイミング制御回路（転送タイミング制御手
段）、３９……モメンタリスイツチ（指示手段）。
なお図中、同一符号は同一又は相当部分を示す。
置の構成図、第２図は本件出願人の開発に係るデ
ータ伝送装置の全体構成図、第３図及び第４図は
ともに上記装置において用いられている非同期自
走式シフトレジスタの１例を示す回路構成図、第
５図はこの非同期自走式シフトレジスタの機能を
説明するための図、第６図及び第７図は上記装置
の具体的な回路構成図、第８図ａ，ｂは本発明で
使用される他のＣ素子の例を示す図である。 ５……データ伝送路、６……並列データラツ
チ、７……Ｃ素子（転送制御回路）、３０……転
送タイミング制御回路（転送タイミング制御手
段）、３９……モメンタリスイツチ（指示手段）。
なお図中、同一符号は同一又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 複数のデータ記憶手段及び隣接段の転送制御
回路からの制御信号に応じて自段のデータ記憶手
段を制御する各段の転送制御回路からなる非同期
自走式シフトレジスタを用いて構成されたデータ
伝送路を備え、該データ伝送路によりシステム間
のデータ伝送を行なうデータ伝送装置において、 データ記憶手段１段分ずつのデータの転送タイ
ミングを指示するための指示手段と、 該指示手段の出力に応じて１つの上記転送制御
回路の制御信号の出力タイミングを制御する転送
タイミング制御手段とを備えたことを特徴とする
データ伝送装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60151984A JPS6210729A (ja) | 1985-07-09 | 1985-07-09 | デ−タ伝送装置 |
| US07/432,355 US4972445A (en) | 1985-07-09 | 1989-11-06 | Data transmission apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60151984A JPS6210729A (ja) | 1985-07-09 | 1985-07-09 | デ−タ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6210729A JPS6210729A (ja) | 1987-01-19 |
| JPH0444967B2 true JPH0444967B2 (ja) | 1992-07-23 |
Family
ID=15530517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60151984A Granted JPS6210729A (ja) | 1985-07-09 | 1985-07-09 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6210729A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2700956B2 (ja) * | 1991-01-18 | 1998-01-21 | シャープ株式会社 | データ伝送装置 |
| JP3488812B2 (ja) | 1997-08-28 | 2004-01-19 | シャープ株式会社 | データ伝送路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5916351B2 (ja) * | 1975-10-15 | 1984-04-14 | 株式会社東芝 | 情報制御装置 |
| NL7713706A (nl) * | 1977-12-12 | 1979-06-14 | Philips Nv | Informatiebuffergeheugen van het "eerst-in, eerst-uit" type met een variabele ingang en een variabele uitgang. |
| JPS5539965A (en) * | 1978-09-12 | 1980-03-21 | Nec Corp | Data buffer circuit |
-
1985
- 1985-07-09 JP JP60151984A patent/JPS6210729A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6210729A (ja) | 1987-01-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |