JPH04177447A - データ・バス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ・バス回路に関し、特に半導体集積回路
で構成されるデータ・バス回路に関する。

〔従来の技術〕

従来のデータバスは、第３図のように、制御信号７，８
がそれぞれ２連結インバータ２２．２３からなる入出力
同相形遅延回路の入力に接続し、それぞれ２人力ＡＮＤ
ゲート３，４を介して３ステ一トバツフア回路１，２の
出力制御端子に入力し、複数の３ステ一トバツフア回路
１，２の出力が全て１つに接続されている構成をもち、
複数の３ステ一トバツフア回路１，２のうち、０から１
に立ち上がる制御信号を受けた３ステ一トバツフア回路
だけが、入力信号１４．１５として出すことができ、そ
の他の３ステートバッファはＨｉ　−Ｚ（ハイインピー
ダンス）状態になる働きをもっている。

この働きを、１例として、第４図のタイミング図を用い
て説明する。

第４図において、信号１１は入力信号１４であり、１１
＝１とし、信号工。も入力信号１５であり、■２＝０と
したとき、信号Ｃ□、Ｃ２はそれぞれ制御信号７，８で
あり、出力０１，０□はそれぞれ３ステ一トバツフア回
路１，２の出力信号、信号２６の出力■□は出力信号で
ある。第４図で、信号Ｃ□の立ち下がりと信号Ｃ２の立
ち上がりが同時に起こると、それぞれの出力信号０１，
０□は、信号Ｃ，，Ｃ２の立ち上がり、立ち下がりより
も少し遅れて変化し、出力０１は１からＨｉ−Ｚへ、出
力０２はＨｉ−ＺからＯへ変わる。そして出力に出てく
る信号２６の出力■１はスムーズに１から０へと変化す
る。

〔発明が解決しようとする課題〕

前述した従来のデータ・バス回路は、例えば第５図で示
すような場合に、ある時間信号の競合が起こり、集積回
路外部より３ステ一トバツフア回路へ大電流が流れ込み
、−時的にこの集積回路へ印加されている電源電圧が低
下したり、また電位が上昇したりして、集積回路の誤動
作を引き起こす可能性が生ずるという欠点がある。

第５図の信号Ｉ　ｔｐＩ　ｆｌ＋ｃ１＊ｃＱ、出力Ｏｓ
　！　０２１出力Ｉ□は第４図と同様のものである。第
５図を見ると、信号Ｃ１の制御信号７と信号Ｃ２の制御
信号８とが同時に信号が変化しておらず、これは設計に
起因する。このように信号ＣユよりもＣ２の信号が先に
変化してしまうと、２ステ一トバツフア回路１，２の出
力信号０１，０゜は第５図の点線の範囲で競合してしま
い、大電流が流れて、誤動作を起、こす原因となってし
まうという問題点があった。

本発明の目的は、前記問題点を解決し、競合時の大電流
が流れないようにしたデータ舎バス回路を提供すること
にある。

〔課題を解決するための手段〕

本発明の構成は、制御端子を有する３ステートバッファ
がデータ・バス・ラインにそれぞれ接続され、制御信号
が遅延回路及びＡＮＤゲートを介して前記制御端子に接
続されたデータ拳バス回路において、前記制御信号のレ
ベルによって前記ＡＮＤゲートがレベル変化するのを遅
延させる回路が設けられていることを特徴とする。

〔実施例〕

次に本発明を図面を参照しながら説明する。

第１図は本発明の一実施例のデータ・バス回路を示すブ
ロック図である。

第１図において、本実施例は、３ステ一トバツフア回路
１，２が集積回路内部からの信号１４゜１５を集積回路
内部２６へ送る。ＡＮＤゲート３．４は、２人力ＡＮＤ
ゲートで、それぞれ３段のバッファゲートからなる遅延
ブロック５，８の出力信号と、２人力ＡＮＤゲート９の
出力信号を取り入れ、回路１，２の制御端子に制御を送
る。

この制御信号がハイレベルのときは、回路１，２の出力
信号は、信号１４と同じレベルの信号を出す。また、制
御信号がローレベルのときはゲート出力信号はＨｉ−Ｚ
（ハイインピーダンス）状態になるように、回路１，２
は構成されている。ゲート８は、ＡＮＤゲートで、２人
力ＮＡＮＤゲー）１０，１１の出力信号を取り入れ、２
人力ＡＮＤゲート３，４へ制御信号を送る。ゲー）１０
は、２人力ＮＡＮＤゲートで、３段のインバータゲート
からなる遅延ブロック１２の出力信号及び制御信号１６
を取り入れ、ゲート９へ出力信号を送る。これらのゲー
ト１０．ブロック１２．制御信号１６をまとめたものを
、片エツジ検出回路２４と定義する。制御信号１６は、
入力信号で、制御信号７のレベルと同様のものを、ゲー
ト１０へも送る。

さらＪこ、制御信号８からの制御信号１７と、３段のイ
ンバータからなる遅延ブロック１３の出力とを入力とす
る２人力ＮＡＮＤゲート１１を有する。

本実施例において、制御信号７がハイレベル。

ローレベルであろうとも、ゲート１０の出力信号はハイ
レベルを示す。しかし、制御信号７がローレベルからハ
イレベルに変化するときに、ブロック１２の遅延量に等
しいローレベルのパルスを発生する。このとき、ゲート
１０の出力信号がローレベルとなり、ゲート９からロー
レベルのパルスが一定時間発生し、制御信号７がローレ
ベルからハイレベルに変化するのを遅らせる。

本実施例のデータ・バス回路は、３ステ一トバツフア回
路１，２の出力制御信号に入力する制御信号に片エツジ
検出回路を備えたデータバスであり、制御信号Ｃ２が制
御信号Ｃ１よりも早く立ち上がる場合には従来では誤動
作を引き起こすことがあるので、制御信号がローレベル
からハイレベルに変化する信号のときには、片エツジ検
出回路からローレベルのパルスを発信させ、制御信号が
ローレベルからハイレベルに変わるのを遅らせる働きを
持つ。このため、ローレベルからパイレベルに変化する
制御信号が、ハイレベルからローレベルに変化する信号
よりも早く立ち上がることを防ぐことができる。

第２図は本発明の他の実施例のデータ・バス回路の回路
図である。ブロック２０は、３段のバッファゲートより
構成される遅延回路で、エクスクル−シブＮＯＲゲート
１８と共に、制御信号７の片エツジ検出回路２５を構成
している。ブロック２１は、３段のバッファゲートから
なり、この出力と制御信号２８とが、エクスクル−シブ
ＮＯＲゲート１９に入力される。本実施例では、ゲート
１８、ブロック２０．制御信号２７から成る片エツジ検
出回路は、制御信号７の立ち上がりで動作し、変化時に
ブロック２０の遅延量に等しいローレベルのパルスを発
生スる。

これにより、ゲート３の出力信号の立ち上がり時間を遅
らせることができ、回路１と２の出力信号が競合するこ
とを防ぐという利点がある。

本実施例は、それぞれに制御端子を有する複数の３ステ
ートバッファ１，２が接続されたデータ・バス回路にお
いて、３ステ一トバツフア回路１．２の出力制御端子に
制御信号７，８の入力が接続され、前記３ステートバッ
ファ１，２の出力制御端子にアクティブな信号が送られ
たときに、その信号を遅らせる働きをもち、制御信号７
，８から２つに分かれ、その１つが片エツジ検出回路２
５の入力端子に接続され、それぞれのエツジ検出回路２
５の出力信号が複数入力のＡＮＤゲートでまとめられ、
前記複数入力のＡＮＤゲートの出力信号が再びそれぞれ
の制御信号とＡＮＤゲート３でまとめられる構成の論理
回路を備えることを特徴とする。

〔発明の効果〕

以上説明したように、本発明は、特にモードコントロー
ル端子へ印加される信号を入力としたエツジ検出回路に
より、ＡＮＤゲートの出力信号が立上る時間を遅られた
ので、出力バッファ同士の出力信号が競合して大電流が
流れるという現象を防ぐという効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例のデータ書バス回路の回路図
、第２図は本発明の他の実施例のデータ・バス回路の回
路図、第３図は従来のデータ・バス回路の回路図、第４
図は第３図の正常信号動作の場合のタイミング図、第５
図は第３図の信号競合時のタイミング図である。 １．２・・・３ステ一トバツフア回路、３，４・・・２
人力ＡＮＤゲート、５，６・・・入出力同相形遅延回路
、７，８・・・制御（コントロール）信号、９・・・２
人力ＡＮＤゲート、ｉｏ、ｉｔ・・・２人力ＮＡＮＤゲ
ー）、１２，１３・・・入出力反転形遅延ブロック、１
４，１５・・・３ステ一トバツフア回路への入力信号、
１６．１７・・・２人力ＮＡＮＤゲートへの入力信号、
１８．１９・・・２人力エクスクルーシブＮＯＲゲー）
、２０．２１・・・入出力同相形遅延ブロック、２２．
２３・・・入出力同相形遅延回路、２７．２８・・・２
人力エクスクルーシブＮＯＲゲートに入力する入力信号
、２４．２５・・・片エツジ検出回路、２６・・・３ス
テ一トバツフア回路１，２から出る出力信号。

Claims (1)

【特許請求の範囲】
1. 制御端子を有する３ステートバッファがデータ・バス・
   ラインにそれぞれ接続され、制御信号が遅延回路及びＡ
   ＮＤゲートを介して前記制御端子に接続されたデータ・
   バス回路において、前記制御信号のレベルによって前記
   ＡＮＤゲートがレベル変化するのを遅延させる回路が設
   けられていることを特徴とするデータ・バス回路。