JPH0236012B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は計算機システムの主記憶装置等に対し
て設けられる記憶キーへのアクセスを制御するた
めの方式に関する。

計算機システムの主記憶装置等の記憶領域の管
理情報として、記憶領域を通常一定の大きさに分
割した、記憶ブロツクごとに対して記憶キーを設
けることが一般に行われている。

各記憶キーは公知のように、通常大別して２部
分からなり、第１の部分は対応する記憶ブロツク
に対するアクセスを制御するための情報で、例え
ばキーと読み出し禁止ビツトからなる。

又、記憶キーの第２の部分は、いわゆる仮想記
憶方式を使用する場合等の、記憶ブロツク（いわ
ゆるページ）の置換制御等のための情報で、例え
ば参照ビツトと変更ビツトからなる。

これらの記憶キー、特にその中の上記第２部分
は、対応記憶領域にアクセスがあるごとに、少な
くとも一方の書き込みを要するので、計算機シス
テムの性能上、比較的高速のアクセスが必要とさ
れる。

〔従来の技術〕

第２図は計算機システムの構成の一例を示すブ
ロツク図である。

システムは記憶制御装置（以下においてMCU
という）１１に主記憶装置（MSU）１２、中央
処理装置（CPU）１３、チヤネル制御装置
（CHP）１４等を接続して構成される。

MCU１１は中央処理装置１３、チヤネル制御
装置１４等からの主記憶アクセス要求を受け付け
て、指定の主記憶アドレスを後記のように変換し
た、主記憶装置１２の１つへのアクセスを制御す
る。

又、指定の主記憶アドレスを使つてキー記憶部
１６にアクセスし、キー記憶部１６に保持する、
該当記憶ブロツクの参照ビツトを‘1'にし、又書
き込みの場合は変更ビツトも‘1'にする。

各主記憶装置１２は、システムの所要記憶容量
に応じて、構成に融通性を持たせ、又複数の並行
アクセスを可能にする等のために、物理的に分割
した記憶機能の単位で構成し、各単位を記憶セグ
メントと呼び、例えば各8MB（メガバイト）〜
32MB程度の大きさとして、例えば４個までの所
要数の記憶セグメントで１主記憶装置を構成する
ことができる。

各記憶セグメントは、それぞれ連続した記憶ア
ドレスを持つが、構成の自由度を高めるために、
各記憶セグメントの先頭記憶アドレスは所要のア
ドレスに設定することができるようにされる。

このために、MCU１１では、例えば第３図に
示すように先頭アドレスレジスタ２０−０〜２０
−７を設け、それらに各記憶セグメントに割り当
てる先頭記憶アドレスの上位ビツトを記憶してお
く。

前記のように各装置から出される主記憶アクセ
ス要求を処理する場合に、MCU１１では指定の
記憶アドレスを、要すればいわゆるインタリーブ
処理等を行つた後に、レジスタ２１にセツトす
る。

レジスタ２１の記憶アドレスの例えば上位４ビ
ツトに一致する先頭記憶アドレスを持つ記憶セグ
メントを、選択回路２２がレジスタ２０−０〜２
０−７を参照して決定することにより、セグメン
トアドレスをアドレス線２３に出力する。

セグメントアドレスは、その記憶セグメントを
実際に制御するためのアドレスとして、使用され
る。

アドレス線２３は主記憶装置１２の１つと、そ
の中の記憶セグメントの１つを特定し、記憶セグ
メント内のアドレスはレジスタ２１の下位ビツト
を出力するアドレス線２４によつて指定されるの
で、それらのアドレスを使用して主記憶装置１２
に対するアクセス制御を実行することができる。

一方、キー記憶部１６に対するアクセスは、実
際に主記憶装置１２にアクセスを実行しない場合
にも必要であり、且つ前記のように比較的高速を
要する。

且つ従来は、主記憶装置の記憶容量が比較的小
さかつたので、システムの主記憶装置最大容量に
対応する記憶キーを保持するメモリ２５を設け、
例えば中央処理装置１３等からのアクセス要求で
指定された記憶アドレスを、そのまゝ使用してア
クセスする構成になつている。

〔発明が解決しようとする問題点〕

近年比較的大型の計算機システムの構成とし
て、第４図に一例を示すような構成方式が必要に
なつてきた。

第４図のシステムにおいては、第２図と同様の
構成の２システムがMCU３３で相互に接続され
ている。

MCU３３は、それぞれに接続す中央処理装置
１３及びチヤンネル制御装置１４等の主記憶アク
セス要求を、前記MCU１１と同様に制御するほ
か、指定の記憶アドレスが相手MCU３３に接続
する主記憶装置１２に割り当てられている場合に
は、アクセス要求情報を制御線３４によつて、相
手MCU３３に転送して、そこでアクセスを実行
させる。

このような構成において、MCU３３に従来の
方式のキー記憶部３５を設けた場合には、次のよ
うな問題が生じる。

(a) 記憶キーを保持するメモリが大量に必要にな
る。

(b) 両MCU３３の記憶キーを更新しなければな
らないので、両者間の情報転送や処理の負荷が
大きくなり、又制御が複雑になる。

〔問題点を解決するための手段〕

前記の問題点は、記憶装置と、記憶制御装置
と、キー記憶部とを有し、該記憶装置は複数の記
憶セグメントによつて構成されて、該記憶制御装
置と接続し、該各記憶セグメントは、複数の記憶
ブロツクからなり、該各記憶ブロツクは所定の大
きさの記憶領域を有し、該キー記憶部は複数のキ
ー群領域からなり、該各キー群領域は、それぞれ
該各記憶セグメントに対応して、当該記憶セグメ
ントの該記憶ブロツクに対応する所定の記憶キー
を保持し、該記憶制御装置は、該キー記憶部にア
クセスする場合に、該記憶セグメントを選択する
信号によつて該キー群領域を選択し、該記憶セグ
メント内の該記憶ブロツクを選択する信号によつ
て、該選択したキー群領域内の該記憶キーを選択
するように構成されている本発明の記憶キー制御
方式によつて解決される。

〔作用〕

即ち、記憶キーを保持するメモリを、主記憶装
置の記憶セグメント構成に対応させたメモリ構成
とする。

このような構成にすることによつて、記憶キー
（のメモリ）へのアクセスは主記憶と同様にして
決定したセグメントアドレス及びセグメント内ア
ドレスを使つて実行されるようになる。

従つて、又、各MCU３３には、それぞれに接
続されている主記憶装置１２に実装されている記
憶セグメントに対応する記憶キーのメモリのみを
実装し、１アクセスについては一方のMCU３３
のみが記憶キーアクセスを実行すればよい。

〔実施例〕

第１図は本発明の一実施例構成を示すブロツク
図である。

図はMCU３３の記憶キーアクセスに関連する
部分の構成を示し、第３図と同一の部分には同じ
符号を付す。

MCU３３ではアクセス要求の指定記憶アドレ
スを処理し、例えばその高位ビツトで自身に接続
する主記憶装置か否かを識別し、自身で処理すべ
きアドレスであればレジスタ２１にセツトする。

レジスタ２１の記憶アドレスは前記と同様にし
て選択回路２２により、セグメントアドレスに変
換してアドレス線２３に出力され、アドレス線２
４と共に主記憶装置１２のアクセス制御に使われ
る。

又、本発明により、アドレス線２３のセグメン
トアドレスは、記憶セグメントに対応して設けら
れて、それぞれ記憶キー群を保持する記憶キーメ
モリ４０−０〜４０−７の１メモリを選択する。

選択された記憶キーメモリ４０−０〜４０−７
の、１メモリ内の１記憶キーのアドレスは、アド
レス線４１で指定される。レジスタ２１の下位ビ
ツト列によつて決定する。

〔発明の効果〕

以上の説明から明らかなように本発明によれ
ば、大型の計算機システムにおける記憶キーのメ
モリ容量を縮小し、記憶キーに対するアクセス負
荷を減少するので、計算機システムの経済性及び
性能を改善するという著しい工業的効果がある。

【図面の簡単な説明】

第１図は本発明一実施例の構成ブロツク図、第
２図は計算機システムの一構成例を示す図、第３
図は従来のMCUの構成例ブロツク図、第４図は
計算機システムの別の構成例を示す図である。図
において １１，３３はMCU、１２は主記憶装置、１３
は中央処理装置、１４はチヤネル制御装置、１
６，３５はキー記憶部、２０−０〜２０−７は先
頭アドレスレジスタ、２１はレジスタ、２２は選
択回路、２５，４０−０〜４０−７は記憶キーメ
モリを示す。

Claims (1)

1. 【特許請求の範囲】 １ 記憶装置と、記憶制御装置と、キー記憶部と
   を有し、 該記憶装置は複数の記憶セグメントによつて構
   成されて、該記憶制御装置と接続し、 該各記憶セグメントは、複数の記憶ブロツクか
   らなり、該各記憶ブロツクは所定の大きさの記憶
   領域を有し、 該キー記憶部は複数のキー群領域４０−０〜４
   ０−７からなり、該各キー群領域は、それぞれ該
   各記憶セグメントに対応して、当該記憶セグメン
   トの該記憶ブロツクに対応する所定の記憶キーを
   保持し、 該記憶制御装置は、該キー記憶部にアクセスす
   る場合に、該記憶セグメントを選択する信号２３
   によつて該キー群領域を選択し、該記憶セグメン
   ト内の該記憶ブロツクを選択する信号４１によつ
   て、該選択したキー群領域内の該記憶キーを選択
   する２０−０〜２０−７，２１，２２ように構成
   されていることを特徴とする記憶キー制御方式。