JPS583175A - 仮想記憶制御装置 - Google Patents
仮想記憶制御装置Info
- Publication number
- JPS583175A JPS583175A JP56101494A JP10149481A JPS583175A JP S583175 A JPS583175 A JP S583175A JP 56101494 A JP56101494 A JP 56101494A JP 10149481 A JP10149481 A JP 10149481A JP S583175 A JPS583175 A JP S583175A
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- Japan
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- tlb
- page
- storage key
- bit
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、仮想記憶方式のデータ処理装置における仮想
記憶制御装置の改良に関し、特に記憶キー中の変更ビッ
ト （チェンジ・ビット）および参照ビット （リファ
レンス・ビット）の簡易な管理制御機構をもつ仮想記憶
制御装置に関する。
記憶制御装置の改良に関し、特に記憶キー中の変更ビッ
ト （チェンジ・ビット）および参照ビット （リファ
レンス・ビット）の簡易な管理制御機構をもつ仮想記憶
制御装置に関する。
従来、記憶キーを管理するだめの制御機構は、はとんど
がハードウェアで構成されていて、比較的小型のデータ
処理装置に採用するのには、コストその仲の面で問題が
あった。本発明け、ページへの書き込みおよびページへ
のアクセスの発生を、記憶キー装置自身で検知（７記録
することをせず、ＴＬＢ （テーブル・ルックアサイ
ド・テーブル）の機能を部分的に増強してＴ Ｌ Ｂ中
にページ男き換え発生の記録をもたせ、記憶キーについ
ては、そこからの情報をもとにマイクロ・プログラムに
よって変更ビットおよび参照ビットの情報表示を設定す
るようにして、記憶キー管理機構のファーム・ウェアに
よるｈハ易化を図ったもので２＋る。
がハードウェアで構成されていて、比較的小型のデータ
処理装置に採用するのには、コストその仲の面で問題が
あった。本発明け、ページへの書き込みおよびページへ
のアクセスの発生を、記憶キー装置自身で検知（７記録
することをせず、ＴＬＢ （テーブル・ルックアサイ
ド・テーブル）の機能を部分的に増強してＴ Ｌ Ｂ中
にページ男き換え発生の記録をもたせ、記憶キーについ
ては、そこからの情報をもとにマイクロ・プログラムに
よって変更ビットおよび参照ビットの情報表示を設定す
るようにして、記憶キー管理機構のファーム・ウェアに
よるｈハ易化を図ったもので２＋る。
本発明は、そのための構成とし７て、主記憶装置上の各
ページについての書き換えの有無を示す第１のページ変
更表示部およびアクセスの有無を示すページ参照表示部
を含む記憶キー装置とＴＬＢ装置とをそなえた仮想記憶
方式のデータ処理装置において、前記ＴＬＢ装置内のテ
ーブルにアドレス変換データのそれぞれに対応させて前
記記憶キー装置の第１のページ変更表示部と同様な第２
のページ変更表示部を設け、ＴＬＢフォルト等によりＴ
ＬＢの内容が更新されるときＴ Ｌ Ｂ装置から追い出
された旧アドレス変換データに付属する前記第２のペー
ジ変更表示部を調べ、その内容に基づいて前記記憶キー
装置内の第１のページ変更表示およびページ参照表示を
書き換える記憶キー制御手段を有することを特徴とする
仮想配憶制御装置、を提供するものである。
ページについての書き換えの有無を示す第１のページ変
更表示部およびアクセスの有無を示すページ参照表示部
を含む記憶キー装置とＴＬＢ装置とをそなえた仮想記憶
方式のデータ処理装置において、前記ＴＬＢ装置内のテ
ーブルにアドレス変換データのそれぞれに対応させて前
記記憶キー装置の第１のページ変更表示部と同様な第２
のページ変更表示部を設け、ＴＬＢフォルト等によりＴ
ＬＢの内容が更新されるときＴ Ｌ Ｂ装置から追い出
された旧アドレス変換データに付属する前記第２のペー
ジ変更表示部を調べ、その内容に基づいて前記記憶キー
装置内の第１のページ変更表示およびページ参照表示を
書き換える記憶キー制御手段を有することを特徴とする
仮想配憶制御装置、を提供するものである。
はじめに、本発明の背景となっている従来技術について
説明する。第１図は、記憶キーとＴＬＢとをそなえた従
来の仮想記憶制御装置の概略構成図である。図中、１は
中央処理装置、２は記憶制御装置、３は主記憶装置、４
は仮想（論理）アドレスをもつ命令、５はＴＬＢ、６は
ＴＬＢ制御部、７は記憶キー、８は記憶キー制御部、９
は主記憶装置の実（物理）アドレスを表わしている。
説明する。第１図は、記憶キーとＴＬＢとをそなえた従
来の仮想記憶制御装置の概略構成図である。図中、１は
中央処理装置、２は記憶制御装置、３は主記憶装置、４
は仮想（論理）アドレスをもつ命令、５はＴＬＢ、６は
ＴＬＢ制御部、７は記憶キー、８は記憶キー制御部、９
は主記憶装置の実（物理）アドレスを表わしている。
中央処理装置１が仮想アドレスを使用する変換モードの
処理を行なう場合、命令実行時に主記憶装置をアクセス
するごとに仮想アドレスを主記憶装置上の実アドレスに
変換しなければならない。
処理を行なう場合、命令実行時に主記憶装置をアクセス
するごとに仮想アドレスを主記憶装置上の実アドレスに
変換しなければならない。
そのため、セグメント・テーブルおよびページ・テーブ
ル（図示せず）を参照して実アドレスの一部とがるペー
ジ枠アドレスＰＦＮを求めることが行なわれる。ＴＬＢ
５は、その時点でのアクセ頻度の高いセグメントおよ
びページと実アドレス（ＰＦＮ）との対を複数個高速レ
ジスタにまとめたものでＴＬＢ制御部６によって制御さ
れ、セグメント・テーブルおよびページ・テーブルを参
照する時間を節約することができる。しかし、ＴＬＢは
、高速性を要求されるためにあまり容量を大きくするこ
とができない。したがって、ＴＬＢを参照しても求める
仮想アドレスと実アドレスの対のデータを発見できない
場合が起る。このときＴＬＢフォルトが生じ、必要な仮
想アドレスと実アドレスの対をセグメント・テーブルお
よびページ・テーブルから読み出してＴＬＢが更新され
る。この更新の際新らしい仮想アドレスと実アドレスの
対の代りに、使用頻度の少ない仮想アドレスと実アドレ
スの対がＴＬＢから追い出される。、壕だ、仮想アドレ
ス空間が変えられた場合も、それ壕でのＴＬＢの内容は
使用できず、パージ（ＰＵＲＧＥ）ＴＬＢ命令によって
ＴＬＢの内容は無効にされる。なお、本発明は、後述す
るように、とのＴＬＢフォルトまたはパージＴＬＢが起
ったとき、ＴＬＢから旧い仮想アドレスと実アドレスの
対データが追い出されることに着目して、それが追い出
されたときに記憶キー上の参照ビットおよび変更ビット
のセットを行なうものである。
ル（図示せず）を参照して実アドレスの一部とがるペー
ジ枠アドレスＰＦＮを求めることが行なわれる。ＴＬＢ
５は、その時点でのアクセ頻度の高いセグメントおよ
びページと実アドレス（ＰＦＮ）との対を複数個高速レ
ジスタにまとめたものでＴＬＢ制御部６によって制御さ
れ、セグメント・テーブルおよびページ・テーブルを参
照する時間を節約することができる。しかし、ＴＬＢは
、高速性を要求されるためにあまり容量を大きくするこ
とができない。したがって、ＴＬＢを参照しても求める
仮想アドレスと実アドレスの対のデータを発見できない
場合が起る。このときＴＬＢフォルトが生じ、必要な仮
想アドレスと実アドレスの対をセグメント・テーブルお
よびページ・テーブルから読み出してＴＬＢが更新され
る。この更新の際新らしい仮想アドレスと実アドレスの
対の代りに、使用頻度の少ない仮想アドレスと実アドレ
スの対がＴＬＢから追い出される。、壕だ、仮想アドレ
ス空間が変えられた場合も、それ壕でのＴＬＢの内容は
使用できず、パージ（ＰＵＲＧＥ）ＴＬＢ命令によって
ＴＬＢの内容は無効にされる。なお、本発明は、後述す
るように、とのＴＬＢフォルトまたはパージＴＬＢが起
ったとき、ＴＬＢから旧い仮想アドレスと実アドレスの
対データが追い出されることに着目して、それが追い出
されたときに記憶キー上の参照ビットおよび変更ビット
のセットを行なうものである。
ＴＬＢを参照して、目的のページ枠アドレスＰＦＮが得
られたあと、このページ枠アドレスＰＦＮによって記憶
キー装置７のテーブルが検索され、対応する記憶キーが
読み取られる。読み取られた記憶キーは、記憶装置３の
アクセス制御の記憶保護情報として使用される。
られたあと、このページ枠アドレスＰＦＮによって記憶
キー装置７のテーブルが検索され、対応する記憶キーが
読み取られる。読み取られた記憶キーは、記憶装置３の
アクセス制御の記憶保護情報として使用される。
以下に記憶キー装置７について説明する。データ処理装
置において実行中のプログラムが、記憶装置上の他のプ
ログラム領域、データ領域、あるいはオペレーティング
・システム領域などの重要な記憶領域を誤ってアクセス
した場合、プログラムの暴走が生じたり、他のプログラ
ムやデータを破壊するおそれがある。このため、一般に
は記憶保護情報が設けられていて、その１つに、主記憶
装置をページその他の適当な大きさのブロックに分割し
てそれぞれに１つずつ記憶キーを設けておく方法がある
。
置において実行中のプログラムが、記憶装置上の他のプ
ログラム領域、データ領域、あるいはオペレーティング
・システム領域などの重要な記憶領域を誤ってアクセス
した場合、プログラムの暴走が生じたり、他のプログラ
ムやデータを破壊するおそれがある。このため、一般に
は記憶保護情報が設けられていて、その１つに、主記憶
装置をページその他の適当な大きさのブロックに分割し
てそれぞれに１つずつ記憶キーを設けておく方法がある
。
記憶キーの構成例を第２図に示す。図の記憶キーは、プ
ログラム状態語ＰＳｗまたはチャネル・アドレス語ＣＡ
Ｗ中の保謄キーとの一致によってアクセスの可否を決定
するためのアクセス制御ピッ）Ａと、記憶装置から情報
を読み出す場合の記憶保護情報の有無を示す読み出し保
諸ピッ）Ｆと、主記憶装置内のページ（ブロック）がア
クセスされたか否かを示す参照ピッ）Ｒと、主記憶装置
内のページ（ブロック）について書き込みがあったか否
かを示す変更ビットＣとからなっている。
ログラム状態語ＰＳｗまたはチャネル・アドレス語ＣＡ
Ｗ中の保謄キーとの一致によってアクセスの可否を決定
するためのアクセス制御ピッ）Ａと、記憶装置から情報
を読み出す場合の記憶保護情報の有無を示す読み出し保
諸ピッ）Ｆと、主記憶装置内のページ（ブロック）がア
クセスされたか否かを示す参照ピッ）Ｒと、主記憶装置
内のページ（ブロック）について書き込みがあったか否
かを示す変更ビットＣとからなっている。
本発明は、上述した記憶キーの中の参照ビットＲと変更
ビットＣの管理を行なう制御部８に特に関連するもので
ある。参照ピッ）Ｒは、対応するページがアクセスされ
たとき１＃にセットされ、そして適当な時期に読み出さ
れて、対応ページの使用頻度を表わす情報としてＬ Ｒ
ＴＪ管理の基礎データに使用される。また変更ピッ）Ｃ
は、対応ページに書き込みがなされたとき”１″にセッ
トされ、対応ページが主記憶と補助記憶とで不一致にな
ったことを表わし、稜にそのページを主記憶装置から補
助記憶装置へ転送させるだめの情報となる０ ＴＬＢ ５から得られたページ枠アドレスＰＦＮと命令
アドレスのページ内変位とは合成されて、アクセスのた
め主記憶装置３に実アドレス９として与えられる。この
とき、記憶キー制御部８は、対応するページの配憶キー
の参照ビットＲを１”にセットし、またそのアクセスが
書き込みを行なうものでめったならば変更ビットＣを＠
１．１１にセットする。以上の処理は、これまで制御
部８のハードウェア・ロジック機構によって実行されて
いた。
ビットＣの管理を行なう制御部８に特に関連するもので
ある。参照ピッ）Ｒは、対応するページがアクセスされ
たとき１＃にセットされ、そして適当な時期に読み出さ
れて、対応ページの使用頻度を表わす情報としてＬ Ｒ
ＴＪ管理の基礎データに使用される。また変更ピッ）Ｃ
は、対応ページに書き込みがなされたとき”１″にセッ
トされ、対応ページが主記憶と補助記憶とで不一致にな
ったことを表わし、稜にそのページを主記憶装置から補
助記憶装置へ転送させるだめの情報となる０ ＴＬＢ ５から得られたページ枠アドレスＰＦＮと命令
アドレスのページ内変位とは合成されて、アクセスのた
め主記憶装置３に実アドレス９として与えられる。この
とき、記憶キー制御部８は、対応するページの配憶キー
の参照ビットＲを１”にセットし、またそのアクセスが
書き込みを行なうものでめったならば変更ビットＣを＠
１．１１にセットする。以上の処理は、これまで制御
部８のハードウェア・ロジック機構によって実行されて
いた。
次に、本発明の実施例を図にしたがって説明する。第３
図は本発明の詳細な説明するだめの概略構成図である。
図は本発明の詳細な説明するだめの概略構成図である。
第３図に示すＴＬＢ９は、そのテーブル内に、仮想アド
レスと実アドレスの対ごとに変更ビットＣ′を有してい
る点で従来のものとは相違している。このＴＬＢ内の変
更ビットＣ′は、ＴＬＢがアドレス変換をサービスした
ページに書き込みがあった場合に“１″にセットされる
よう、にＴＬＢ内において制御される。従来の記憶キー
装置では、参照ピッ）Ｒおよび変更ビットＣの記録を迅
速に行なうために、専用のハードウェア・ロジック回路
が用意されていたが、本発明の記憶キー装置では、ＴＬ
Ｂがハードウェアとして記憶キーと同じページ対応をも
ち、しかも現にアクセス要求のあった使用度の高いペー
ジ・アドレスのみを格納するという機能をもつ点を活用
して、ページ書き込み発生の検出記録をＴＬＢのノ・−
ドウエアに第１次的に行なわせ、またページ参照発生の
検出は当該ページがＴＬＢに格納されていたという事実
を情報として使用して、簡易にファームウェアによって
記憶キーのＲ，Ｃビット記録を作成するようにしている
。ＴＬＢの変更ビットＣ′は、命令４の実行が主記憶装
置に対する書き込みアクセスを含む場合、デコーダ１０
からの書き込み制御出力と、比較器１１からのＴＬＢテ
ーブル検索出力とのＡＮＤゲート１２における一致によ
って１”がセットされる。
レスと実アドレスの対ごとに変更ビットＣ′を有してい
る点で従来のものとは相違している。このＴＬＢ内の変
更ビットＣ′は、ＴＬＢがアドレス変換をサービスした
ページに書き込みがあった場合に“１″にセットされる
よう、にＴＬＢ内において制御される。従来の記憶キー
装置では、参照ピッ）Ｒおよび変更ビットＣの記録を迅
速に行なうために、専用のハードウェア・ロジック回路
が用意されていたが、本発明の記憶キー装置では、ＴＬ
Ｂがハードウェアとして記憶キーと同じページ対応をも
ち、しかも現にアクセス要求のあった使用度の高いペー
ジ・アドレスのみを格納するという機能をもつ点を活用
して、ページ書き込み発生の検出記録をＴＬＢのノ・−
ドウエアに第１次的に行なわせ、またページ参照発生の
検出は当該ページがＴＬＢに格納されていたという事実
を情報として使用して、簡易にファームウェアによって
記憶キーのＲ，Ｃビット記録を作成するようにしている
。ＴＬＢの変更ビットＣ′は、命令４の実行が主記憶装
置に対する書き込みアクセスを含む場合、デコーダ１０
からの書き込み制御出力と、比較器１１からのＴＬＢテ
ーブル検索出力とのＡＮＤゲート１２における一致によ
って１”がセットされる。
プログラムの進行につれて、ＴＬＢ内に必要とするアド
レス変換データが存在しない場合が起り、１３に示すＴ
ＬＢフォルトとそれに続＜ＴＬＢ更新の処理が行なわれ
る。要求がめった新らしいアドレス変換データがＴＬＢ
のデープルに挿入されるとき、使用頻度が少ないと判断
されるアドレス変換データ１４がＴＬＢテーブルから追
い出される。
レス変換データが存在しない場合が起り、１３に示すＴ
ＬＢフォルトとそれに続＜ＴＬＢ更新の処理が行なわれ
る。要求がめった新らしいアドレス変換データがＴＬＢ
のデープルに挿入されるとき、使用頻度が少ないと判断
されるアドレス変換データ１４がＴＬＢテーブルから追
い出される。
記憶キー７の参照ピッ）Ｒおよび変更ピッ）Ｃは、この
追い出された旧ＴＬＢアドレス変換データ１４の変更ビ
ットＣ′を参照してセットされる。
追い出された旧ＴＬＢアドレス変換データ１４の変更ビ
ットＣ′を参照してセットされる。
旧ＴＬＢデータの変更ビットＣ′が１′″であれば、そ
れは最近その対応ページに書き込みアクセスがなされた
ことを表わしているから、記憶キーの対応する参照ピッ
）Ｒおよび変更ビットＣはともに′″１＃にセットされ
なければならない。また、旧’Ｉ’ＬＢデータ１４の変
更ビットＣ′が０”のときには、それは最近その対応ペ
ージに書き込みアクセスがなされなかったことを表わし
ているから、記憶キーの変更ビットＣを１”にセットす
る必要はない。しかし、その旧ＴＬＢアドレス変換デー
タ１４はたとえ使用頻度が少いという理由で追い出され
たものであっても、以前はＴＬＢ内テーブルに登録され
ていたものである以上、比較的最近にかつて主記憶装置
のアクセスのために使用されたものであると見ることが
できる。しだがって、この場合には、記憶キーの対応す
る参照ピッ）Ｒのみを°′１”にセットする。以上の処
理をまとめたものが図の１５である。
れは最近その対応ページに書き込みアクセスがなされた
ことを表わしているから、記憶キーの対応する参照ピッ
）Ｒおよび変更ビットＣはともに′″１＃にセットされ
なければならない。また、旧’Ｉ’ＬＢデータ１４の変
更ビットＣ′が０”のときには、それは最近その対応ペ
ージに書き込みアクセスがなされなかったことを表わし
ているから、記憶キーの変更ビットＣを１”にセットす
る必要はない。しかし、その旧ＴＬＢアドレス変換デー
タ１４はたとえ使用頻度が少いという理由で追い出され
たものであっても、以前はＴＬＢ内テーブルに登録され
ていたものである以上、比較的最近にかつて主記憶装置
のアクセスのために使用されたものであると見ることが
できる。しだがって、この場合には、記憶キーの対応す
る参照ピッ）Ｒのみを°′１”にセットする。以上の処
理をまとめたものが図の１５である。
旧ＴＬＢデータ１４に対応する記憶キー７のテープル位
置探索は、データ１４のページ枠アドレスＰＦＮを用い
て行なう。記憶キー装置７を通常の記憶装置で構成し、
処理１５をマイクロ・プログラムで実行することによっ
て、記憶キー装置のハードウェア構成を大巾に簡易化す
ることができる。
置探索は、データ１４のページ枠アドレスＰＦＮを用い
て行なう。記憶キー装置７を通常の記憶装置で構成し、
処理１５をマイクロ・プログラムで実行することによっ
て、記憶キー装置のハードウェア構成を大巾に簡易化す
ることができる。
なお、ＴＬＢの変更ビットＣ′の表示に対して記憶キー
の変更ピッ）Ｃの表示が、ＴＬＢフォルトによるアドレ
ス変換データ追い出しによって修正処理される１での間
一致せず、変更ビットＣが実際の状態を反映しない期間
をもつことになる点は、データ処理装置に伺らかの誤動
作をひき起すような支障とはならない。それは、ＴＬＢ
フォルトによる入れ替えが起るまでは主記憶装置上に該
当ページが更新されて存在し続けており、それをおいて
補助記憶装置上の更新されていない対応ページを操作す
る処理が行なわれることはないからである０ 同様に、記憶キーの参照ピッ）Ｈの表示が実際の状態よ
りも遅れることになる点がＬＰＵ管理の性能に与える影
響は、極く僅かなものである。
の変更ピッ）Ｃの表示が、ＴＬＢフォルトによるアドレ
ス変換データ追い出しによって修正処理される１での間
一致せず、変更ビットＣが実際の状態を反映しない期間
をもつことになる点は、データ処理装置に伺らかの誤動
作をひき起すような支障とはならない。それは、ＴＬＢ
フォルトによる入れ替えが起るまでは主記憶装置上に該
当ページが更新されて存在し続けており、それをおいて
補助記憶装置上の更新されていない対応ページを操作す
る処理が行なわれることはないからである０ 同様に、記憶キーの参照ピッ）Ｈの表示が実際の状態よ
りも遅れることになる点がＬＰＵ管理の性能に与える影
響は、極く僅かなものである。
以上、本発明を実施例にしたがって説明したが、Ｔ Ｌ
Ｂ ［オいて変更ビットを処理するだめのハードウェ
アが僅かに増加するけれども、記憶キーの管理制御部は
ファームウェア化することができるから、全体と１．て
装置が簡易化される効果は大きい０
Ｂ ［オいて変更ビットを処理するだめのハードウェ
アが僅かに増加するけれども、記憶キーの管理制御部は
ファームウェア化することができるから、全体と１．て
装置が簡易化される効果は大きい０
【図面の簡単な説明】
第１図は、従来方式の仮想記憶制御装置の概略構成図で
ある。第２図は、記憶キーの構成例を示す。第３図は、
本発明の実施例の概略構成図である０ 図中、４Ｆｉ仮想アドレスを含む命令、９はＴＬＢテー
ブル、１０は命令デコーダ、１１Ｆｉアドレス比較器、
１２はＡＮＤゲート、１３けＴＬＢ更新処理、１４はＴ
ＬＢから追い出されたアドレス変換データ、１５は記憶
キーの更新処理、をそれぞれ表わ１−７ている０ 特許出願人 富士通株式会社 代理人・弁理士 森 １） 寛 ピッ目 ５４ ３ Ｚｌ ０ｚｆｆｉ
ある。第２図は、記憶キーの構成例を示す。第３図は、
本発明の実施例の概略構成図である０ 図中、４Ｆｉ仮想アドレスを含む命令、９はＴＬＢテー
ブル、１０は命令デコーダ、１１Ｆｉアドレス比較器、
１２はＡＮＤゲート、１３けＴＬＢ更新処理、１４はＴ
ＬＢから追い出されたアドレス変換データ、１５は記憶
キーの更新処理、をそれぞれ表わ１−７ている０ 特許出願人 富士通株式会社 代理人・弁理士 森 １） 寛 ピッ目 ５４ ３ Ｚｌ ０ｚｆｆｉ
Claims (1)
- 主記憶装置上の各ページについての書き換えの有無を示
す第１のページ変更表示部およびアクセスの有無を示す
ページ参照表示部を含む記憶キー装置とＴＬＢ装置とを
そなえた仮想記憶方式のデータ処理装置において、前記
ＴＬＢ装置内のテーブルにアドレス変換データのそれぞ
れに対応させて前記記憶キー装置の第１のページ変更表
示部と同様な第２のページ変更表示部を設け、ＴＬＢフ
ォルト等によりＴＬＢの内容が更新されるとすＴＬＢ装
置から追い出された旧アドレス変換データに付属する前
記第２のページ変ｙ表示部を調べ、その内容に基づいて
前記記憶キー装置内の第１のページ変更表示およびペー
ジ参照表示′ｆ：ｖｐ換える記憶キー制御手段を有する
ことを特徴とする仮想記憶制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101494A JPS583175A (ja) | 1981-06-30 | 1981-06-30 | 仮想記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101494A JPS583175A (ja) | 1981-06-30 | 1981-06-30 | 仮想記憶制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583175A true JPS583175A (ja) | 1983-01-08 |
| JPS612977B2 JPS612977B2 (ja) | 1986-01-29 |
Family
ID=14302210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101494A Granted JPS583175A (ja) | 1981-06-30 | 1981-06-30 | 仮想記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583175A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61165156A (ja) * | 1984-12-24 | 1986-07-25 | Fujitsu Ltd | 記憶キ−制御方式 |
-
1981
- 1981-06-30 JP JP56101494A patent/JPS583175A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61165156A (ja) * | 1984-12-24 | 1986-07-25 | Fujitsu Ltd | 記憶キ−制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS612977B2 (ja) | 1986-01-29 |
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