JPH0236427A - マルチプロセッサ方式 - Google Patents
マルチプロセッサ方式Info
- Publication number
- JPH0236427A JPH0236427A JP63187114A JP18711488A JPH0236427A JP H0236427 A JPH0236427 A JP H0236427A JP 63187114 A JP63187114 A JP 63187114A JP 18711488 A JP18711488 A JP 18711488A JP H0236427 A JPH0236427 A JP H0236427A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- mode
- line
- bus
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 8
- 238000012544 monitoring process Methods 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 238000004891 communication Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Retry When Errors Occur (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マルチプロセッサ方式に関し、特に、その方
式を採用する端末装置のバスインターフェースを改良し
たマルチプロセッサ方式に関する。
式を採用する端末装置のバスインターフェースを改良し
たマルチプロセッサ方式に関する。
従来のマルチプロセッサ方式を構成する端末装置では、
障害が発生したＣＰＵボードのデータ採取を行う場合、
汎用のバスを使用して行う。
障害が発生したＣＰＵボードのデータ採取を行う場合、
汎用のバスを使用して行う。
したがって、従来のマルチプロセッサ方式では、バスの
性能低下を招いたり、あるいは障害の原因がバスにあっ
た場合はデータ採取ができないということがあった。
性能低下を招いたり、あるいは障害の原因がバスにあっ
た場合はデータ採取ができないということがあった。
本発明のマルチプロセッサ方式は、シリアル送倍信号線
、シリアル受信信号線、ＣＰＵ番号選択線、モード選択
線群により構成される監視用ビットバスとを用意し、汎
用のバスに障害の原因がある場合でも監視用ビットバス
を用いてＣＰＵの状態センス、ＣＰＵのメモリダンプを
可能とし、場合により、ＣＰＵのリセット処理を行い、
再試行も可能となる。
、シリアル受信信号線、ＣＰＵ番号選択線、モード選択
線群により構成される監視用ビットバスとを用意し、汎
用のバスに障害の原因がある場合でも監視用ビットバス
を用いてＣＰＵの状態センス、ＣＰＵのメモリダンプを
可能とし、場合により、ＣＰＵのリセット処理を行い、
再試行も可能となる。
次に本発明の実施例を示す図面を参照して、本発明の詳
細な説明する。
細な説明する。
第１図は本発明の一実施例しこおけるブロック図を示す
。ＣＰＵＩからＣＰ Ｕ ７、および中央監視ボード（
Ｃ５Ｍ）８が汎用バス１０と監視用ビットバス９により
構成さ九る。
。ＣＰＵＩからＣＰ Ｕ ７、および中央監視ボード（
Ｃ５Ｍ）８が汎用バス１０と監視用ビットバス９により
構成さ九る。
第２図は監視用ビットバス９の接続例を示す。
シルアル送信データ線１１．シリアル受信データ線Ｅｌ
、ＣＰＵ番号選択線１３，１４，１５、およびモード選
択線１６，１．７が監視用ビットバス９を構成する。Ｃ
ＰＵ番号選択線１３，１４．１５により表１のようにＣ
ＰＵ番号を指定する。
、ＣＰＵ番号選択線１３，１４，１５、およびモード選
択線１６，１．７が監視用ビットバス９を構成する。Ｃ
ＰＵ番号選択線１３，１４．１５により表１のようにＣ
ＰＵ番号を指定する。
モード選択線１６．１７の組み合わせ（，３，より表２
のように動作モードを指定する。シルアル送信データ線
１１とシリアル受信データ線１２は調歩同期方式により
通信を行う。
のように動作モードを指定する。シルアル送信データ線
１１とシリアル受信データ線１２は調歩同期方式により
通信を行う。
通常モードでは送信データ、受信データ、ＣＰＵ番号選
択信号の状態は全く無意味なものである。
択信号の状態は全く無意味なものである。
センスモードではＣＰＵ番号選択線により指定されたＣ
ＰＵは運用状態を、予め決められた手順により中央監視
ボード８に通知する。
ＰＵは運用状態を、予め決められた手順により中央監視
ボード８に通知する。
ダンプモードではＣＰＵ番号選択線により指定されたＣ
ＰＵがロギング゛情報や、メモリダンプデータを、やは
り予め決めら九た手順により中央監視ボード８に通知す
る。
ＰＵがロギング゛情報や、メモリダンプデータを、やは
り予め決めら九た手順により中央監視ボード８に通知す
る。
リセットモードではＣＰ Ｕ番号選択線により指定され
たＣＰＵがリセットされる、 監視用ビットバスの各信号線はプルアップ１１（抗１８
により識号レベルが１′１″′に固定されており、中央
監視ボードがない場合には動作しないようになっている
。
たＣＰＵがリセットされる、 監視用ビットバスの各信号線はプルアップ１１（抗１８
により識号レベルが１′１″′に固定されており、中央
監視ボードがない場合には動作しないようになっている
。
次にＣＰＵ５の場合を例として、もう少し詳細に説明を
行へ ＣＰ Ｕ ＳのＣＰＵ番号デコーダ１９は第３図に示す
回路で構成される。このデコーダから論理Ｉｆ ｌ Ｉ
Ｉが出力さ九る時、ＣＰ Ｕ ５は自身が選択されたと
認識する。
行へ ＣＰ Ｕ ＳのＣＰＵ番号デコーダ１９は第３図に示す
回路で構成される。このデコーダから論理Ｉｆ ｌ Ｉ
Ｉが出力さ九る時、ＣＰ Ｕ ５は自身が選択されたと
認識する。
ＣＰＵ５はこの時、モードデコーダ２０の出力により動
作モードを決定する。ＣＰＵ５のモードデコーダ２０は
第４図に示す回路で構成する。
作モードを決定する。ＣＰＵ５のモードデコーダ２０は
第４図に示す回路で構成する。
モードデコーダ２０の出力により、リセット動作、ダン
プ動作、センス動作または通常動作を決定する。
プ動作、センス動作または通常動作を決定する。
以上の処理を第５図にフローチャート形式で示す。ステ
ップ５］で通常動作を行い、ステップ５２でＣ，Ｐ Ｕ
番号デコーダ出力は自身ＣＰＵ番号と同じかどうかを判
断し、それが同じのとき、ステップ５３でモードデコー
ダが動作する。この出力に応じてステップ５４でリセッ
ト動作をするか、ステップ５５でダンプ動作をするか、
ステップ５６でセンス動作をするか、通常動作に移行す
るかする。
ップ５］で通常動作を行い、ステップ５２でＣ，Ｐ Ｕ
番号デコーダ出力は自身ＣＰＵ番号と同じかどうかを判
断し、それが同じのとき、ステップ５３でモードデコー
ダが動作する。この出力に応じてステップ５４でリセッ
ト動作をするか、ステップ５５でダンプ動作をするか、
ステップ５６でセンス動作をするか、通常動作に移行す
るかする。
以上説明（、たように、本発明によれば、シリアル送信
信号線、シリアル受信信号線、ＣＰＵ番号選択線、モー
ド選択線群により構成される監視用ビットバスとを用意
し、汎用のバスと別の管理をすることで、従来情報を得
られなかった障害データが採取可能となる。
信号線、シリアル受信信号線、ＣＰＵ番号選択線、モー
ド選択線群により構成される監視用ビットバスとを用意
し、汎用のバスと別の管理をすることで、従来情報を得
られなかった障害データが採取可能となる。
また、汎用のバスの性能を落とさないように運用監視を
実行でき、更に必要に応じて個別のＣＰ表２ （以下余白） ／〜７−・ｃｒＵ ８−甲大監視上−ド９− 型ぼＬ用
ビ゛井バス ／ρ−−−−几用ハ久万３回 箭４回
実行でき、更に必要に応じて個別のＣＰ表２ （以下余白） ／〜７−・ｃｒＵ ８−甲大監視上−ド９− 型ぼＬ用
ビ゛井バス ／ρ−−−−几用ハ久万３回 箭４回
第１図は本発明の一実施例におけるブロック図、第２図
は本発明の実施例における接続図、第３図は第２図中の
ＣＰＵ番号デコーダを示す回路図、第４図は第２図中の
モードデコーダを示す回路図、第５図は第２図の動作を
示すフローチャートである。 １〜７・・・ＣＰＵ、８−中央監視ボード、９・・・監
視用ビットバス、１０・・・汎用バス、１１・・・シル
アル送信データ線、１２・・・シリアル受信データ線、
１３〜１５・・・ＣＰＵ番号選択線、１６．１７・・・
モード選択線、１８・−・プルアップ抵抗、１９・・・
ＣＰＵ番号デコーダ、２０・・・モードデコーダ。
は本発明の実施例における接続図、第３図は第２図中の
ＣＰＵ番号デコーダを示す回路図、第４図は第２図中の
モードデコーダを示す回路図、第５図は第２図の動作を
示すフローチャートである。 １〜７・・・ＣＰＵ、８−中央監視ボード、９・・・監
視用ビットバス、１０・・・汎用バス、１１・・・シル
アル送信データ線、１２・・・シリアル受信データ線、
１３〜１５・・・ＣＰＵ番号選択線、１６．１７・・・
モード選択線、１８・−・プルアップ抵抗、１９・・・
ＣＰＵ番号デコーダ、２０・・・モードデコーダ。
Claims (1)
- シリアル送信信号線、シリアル受信信号線、ＣＰＵ番号
選択線、モード選択線群により構成される監視用ビット
バスと、前記ＣＰＵ番号選択線に接続したＣＰＵ番号デ
コーダ、および前記モード選択線に接続したモードデコ
ーダをそれぞれ有する複数のＣＰＵとを具備し、前記Ｃ
ＰＵ番号選択線からＣＰＵ番号を指定し、前記モード選
択線の組み合わせにより動作モードを指定し、前記シリ
アル送信データ線とシリアル受信データ線は調歩式同期
方式により通信を行い、前記ＣＰＵのそれぞれは、前記
ＣＰＵ番号デコーダの出力が自身の番号であるときに前
記モードデコーダのうち自身のモードデコーダを動作さ
せ、そのモードデコーダの出力に応じてリセット動作を
するか、ダンプ動作をするか、センス動作をするか、通
常動作に移行するようにしたことを特徴とするマルチプ
ロセッサ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63187114A JPH0236427A (ja) | 1988-07-26 | 1988-07-26 | マルチプロセッサ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63187114A JPH0236427A (ja) | 1988-07-26 | 1988-07-26 | マルチプロセッサ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0236427A true JPH0236427A (ja) | 1990-02-06 |
Family
ID=16200351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63187114A Pending JPH0236427A (ja) | 1988-07-26 | 1988-07-26 | マルチプロセッサ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0236427A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05158904A (ja) * | 1991-12-04 | 1993-06-25 | Mitsubishi Electric Corp | マルチプロセッサシステム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115558A (ja) * | 1981-12-29 | 1983-07-09 | Nec Corp | プロセツサ監視方式 |
| JPS58221462A (ja) * | 1982-06-17 | 1983-12-23 | Fuji Electric Co Ltd | マルチプロセツサシステム |
-
1988
- 1988-07-26 JP JP63187114A patent/JPH0236427A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115558A (ja) * | 1981-12-29 | 1983-07-09 | Nec Corp | プロセツサ監視方式 |
| JPS58221462A (ja) * | 1982-06-17 | 1983-12-23 | Fuji Electric Co Ltd | マルチプロセツサシステム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05158904A (ja) * | 1991-12-04 | 1993-06-25 | Mitsubishi Electric Corp | マルチプロセッサシステム |
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