JPS6148185B2 - - Google Patents
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- JPS6148185B2 JPS6148185B2 JP56101493A JP10149381A JPS6148185B2 JP S6148185 B2 JPS6148185 B2 JP S6148185B2 JP 56101493 A JP56101493 A JP 56101493A JP 10149381 A JP10149381 A JP 10149381A JP S6148185 B2 JPS6148185 B2 JP S6148185B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- channel
- output
- interrupt
- system reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明は、チヤネル制御方式、特にホスト中央
処理装置の命令として新しく用意された命令即ち
入出力システムをリセツトしかつ全サブ・チヤネ
ルの割込条件を初期化する如きクリア・チヤネル
命令を例えばチヤネル処理装置（CHP）側にお
いて実行すべく、入出力インタフエースなどにお
いてエラーが生じた際の既存のエラー処理部の一
部を共用して、上記クリア・チヤネル命令に対応
した入出力システム・リセツト動作と全サブ・チ
ヤネルの割込条件を初期化する動作とを実行せし
めるようにしたチヤネル制御方式に関するもので
ある。
処理装置の命令として新しく用意された命令即ち
入出力システムをリセツトしかつ全サブ・チヤネ
ルの割込条件を初期化する如きクリア・チヤネル
命令を例えばチヤネル処理装置（CHP）側にお
いて実行すべく、入出力インタフエースなどにお
いてエラーが生じた際の既存のエラー処理部の一
部を共用して、上記クリア・チヤネル命令に対応
した入出力システム・リセツト動作と全サブ・チ
ヤネルの割込条件を初期化する動作とを実行せし
めるようにしたチヤネル制御方式に関するもので
ある。
最近、入出力システム全体に対して、ホスト中
央処理装置から、入出力システムをリセツトしか
つ全サブ・チヤネルに存在するかも知れない割込
条件を初期化する処理を、命令によつて実行させ
る構成が提案された。このような命令は一般にク
リア・チヤネル命令と呼ばれる。
央処理装置から、入出力システムをリセツトしか
つ全サブ・チヤネルに存在するかも知れない割込
条件を初期化する処理を、命令によつて実行させ
る構成が提案された。このような命令は一般にク
リア・チヤネル命令と呼ばれる。
しかし、既存の例えばチヤネル処理装置
（CHP）においては、入出力インタフエースにお
いてエラーが発生した際の処理として、(i)対応す
るチヤネルについて当該エラー原因を調べるため
の入出力割込処理動作、(ii)当該エラーに対応した
エラー情報をログ・アウトするログ・アウト動
作、(iii)入出力システムをリセツトする入出力シス
テム・リセツト動作、(iv)当該チヤネルに属する全
サブ・チヤネルに存在するかも知れない割込条件
を初期化する全サブ・チヤネル初期化動作とが存
在している。
（CHP）においては、入出力インタフエースにお
いてエラーが発生した際の処理として、(i)対応す
るチヤネルについて当該エラー原因を調べるため
の入出力割込処理動作、(ii)当該エラーに対応した
エラー情報をログ・アウトするログ・アウト動
作、(iii)入出力システムをリセツトする入出力シス
テム・リセツト動作、(iv)当該チヤネルに属する全
サブ・チヤネルに存在するかも知れない割込条件
を初期化する全サブ・チヤネル初期化動作とが存
在している。
本発明は、上記の点に着目して、上記新しく提
案されたクリア・チヤネル命令を、簡単な構成上
の変更のみで実行できるようにすることを目的と
している。そしてそのため、本発明のチヤネル制
御方式は、入出力装置に対する処理を制御すると
共に、少なくとも入出力インタフエースにおいて
エラーが発生した際に、当該対応するチヤネルに
ついて入出力割込処理動作とログ・アウト動作と
入出力システム・リセツト動作と当該チヤネルに
属する全サブ・チヤネルの割込条件を初期化する
動作とを実行する入出力システムにおいて、ホス
ト中央処理装置からの入出力システム・リセツト
と全サブ・チヤネルの割込条件を初期化するクリ
ア・チヤネル命令を解読する命令解読部をそなえ
ると共に、当該クリア・チヤネル命令の解読結果
に対応して上記入出力割込処理動作と上記ログ・
アウト動作とを省略して上記入出力システム・リ
セツト動作と上記全サブ・チヤネルの割込条件を
初期化する動作とを起動するよう構成し、上記ク
リア・チヤネル命令を実行するようにしたことを
特徴としている。以下図面を参照しつつ説明す
る。
案されたクリア・チヤネル命令を、簡単な構成上
の変更のみで実行できるようにすることを目的と
している。そしてそのため、本発明のチヤネル制
御方式は、入出力装置に対する処理を制御すると
共に、少なくとも入出力インタフエースにおいて
エラーが発生した際に、当該対応するチヤネルに
ついて入出力割込処理動作とログ・アウト動作と
入出力システム・リセツト動作と当該チヤネルに
属する全サブ・チヤネルの割込条件を初期化する
動作とを実行する入出力システムにおいて、ホス
ト中央処理装置からの入出力システム・リセツト
と全サブ・チヤネルの割込条件を初期化するクリ
ア・チヤネル命令を解読する命令解読部をそなえ
ると共に、当該クリア・チヤネル命令の解読結果
に対応して上記入出力割込処理動作と上記ログ・
アウト動作とを省略して上記入出力システム・リ
セツト動作と上記全サブ・チヤネルの割込条件を
初期化する動作とを起動するよう構成し、上記ク
リア・チヤネル命令を実行するようにしたことを
特徴としている。以下図面を参照しつつ説明す
る。
第１図はチヤネル処理装置の構成を概念的に示
す構成例、第２図は従来公知のエラー処理機能を
表わすフローチヤート、第３図は本発明による処
理を説明する一実施例フローチヤート、第４図は
本発明の一実施例要部構成を示す。
す構成例、第２図は従来公知のエラー処理機能を
表わすフローチヤート、第３図は本発明による処
理を説明する一実施例フローチヤート、第４図は
本発明の一実施例要部構成を示す。
従来からチヤネル処理装置（CHP）は、第１
図図示の如き構成が採用されている。図中の符号
１は対中央処理装置インタフエース、２は対主記
憶装置インタフエース、３は対入出力装置インタ
フエース、４は対コンソール・インタフエース、
５はオペレーシヨン・コントロール・ロジツク、
６はデータ・アクセス・コントロール・ロジツ
ク、７はセントラル・インタフエース・コントロ
ール・ロジツク、８はシフテイング・チヤネル・
ステータスであつてチヤネル・ステータスが或る
タイミングで割込まれまた或るタイミングで読取
られるべく上記各ロジツク５，６，７と結合され
ているもの、９はレジスタおよびステータテイツ
ク部を表わしている。
図図示の如き構成が採用されている。図中の符号
１は対中央処理装置インタフエース、２は対主記
憶装置インタフエース、３は対入出力装置インタ
フエース、４は対コンソール・インタフエース、
５はオペレーシヨン・コントロール・ロジツク、
６はデータ・アクセス・コントロール・ロジツ
ク、７はセントラル・インタフエース・コントロ
ール・ロジツク、８はシフテイング・チヤネル・
ステータスであつてチヤネル・ステータスが或る
タイミングで割込まれまた或るタイミングで読取
られるべく上記各ロジツク５，６，７と結合され
ているもの、９はレジスタおよびステータテイツ
ク部を表わしている。
各インタフエース１，２，３，４は夫々の相手
装置側とのインタフエース制御を行なう。また図
において、対入出力インタフエースや、対主記憶
装置インタフエースや、レジスタおよびスタテイ
ツク部９などにおいてエラーが検出されると、上
記各ロジツク５，６，７は夫々のエラー状態情報
をシフテイング・チヤネル・ステータス８上に表
示し、また各ロジツク５，６，７は当該エラー状
態情報を読取つて必要な対応処理を行なうよう構
成されている。
装置側とのインタフエース制御を行なう。また図
において、対入出力インタフエースや、対主記憶
装置インタフエースや、レジスタおよびスタテイ
ツク部９などにおいてエラーが検出されると、上
記各ロジツク５，６，７は夫々のエラー状態情報
をシフテイング・チヤネル・ステータス８上に表
示し、また各ロジツク５，６，７は当該エラー状
態情報を読取つて必要な対応処理を行なうよう構
成されている。
入出力インタフエースなどにエラーが発生した
場合、従来から、オペレーシヨン・コントロー
ル・ロジツク５がシフテイング・チヤネル・ステ
ータス（SCS）８の＃０レジスタ段階において上
記エラー発生を検出し、第２図図示フローチヤー
トに示す如き処理が、上記シフテイング・チヤネ
ル・ステータス（SCS）８上での流れに対応して
実行するようにされている。即ち、エラーの発生
が検出されると、オペレーシヨン・コントロー
ル・ロジツク５において、(i)エラー解析および入
出力割込動作、(ii)エラー情報ログ・アウト動作、
(iii)入出力システム・リセツト動作、(iv)全サブ・チ
ヤネルの割込条件初期化を実行するようにしてい
る。
場合、従来から、オペレーシヨン・コントロー
ル・ロジツク５がシフテイング・チヤネル・ステ
ータス（SCS）８の＃０レジスタ段階において上
記エラー発生を検出し、第２図図示フローチヤー
トに示す如き処理が、上記シフテイング・チヤネ
ル・ステータス（SCS）８上での流れに対応して
実行するようにされている。即ち、エラーの発生
が検出されると、オペレーシヨン・コントロー
ル・ロジツク５において、(i)エラー解析および入
出力割込動作、(ii)エラー情報ログ・アウト動作、
(iii)入出力システム・リセツト動作、(iv)全サブ・チ
ヤネルの割込条件初期化を実行するようにしてい
る。
本発明においては、上記の点に着目して、上記
クリア・チヤネル命令によつて上記エラーの発生
と同様な状態情報を強制的に割込んでおき、第３
図図示の如く、オペレーシヨン・コントロール・
ロジツク５が上記エラーに対応する処理を実行し
ようとしたときにクリア・チヤネル命令が存在し
ていれば、上記(i)エラー解析及び入出力割込動作
と(ii)エラー情報ログ・アウト動作とをスキツプせ
しめるようにしている。
クリア・チヤネル命令によつて上記エラーの発生
と同様な状態情報を強制的に割込んでおき、第３
図図示の如く、オペレーシヨン・コントロール・
ロジツク５が上記エラーに対応する処理を実行し
ようとしたときにクリア・チヤネル命令が存在し
ていれば、上記(i)エラー解析及び入出力割込動作
と(ii)エラー情報ログ・アウト動作とをスキツプせ
しめるようにしている。
第４図は本発明の一実施例要部構成を示す。図
中の符号１，５，７，８―０，８―１，８―２，
８―３，８―５は第１図に対応している。またＵ
はエラー表示フラグ、ｉは割込状態フラグ、Ｓは
システム・リセツト表示フラグ、CLRCHはクリ
ア・チヤネル命令の存在を示す。またオペレーシ
ヨン・コントロール・ロジツク５内において、１
０は割込み起動フラグ、１１は割込み制御手段、
１２はCSW（チヤネル・ステータス語）ストア
起動フラグ、１３はCSWストア制御手段、１４
はログ・アウト起動フラグ、１５はエラー情報ロ
グ・アウト制御手段、１６はサブ・チヤネル状態
初期化起動フラグ、１７はサブ・チヤネル状態初
期化制御手段、１８はチヤネル状態初期化制御手
段、１９はシステム・リセツト起動フラグ、２０
はシステム・リセツト監視制御手段、２１ないし
２３は夫々アンド回路、２４，２５は夫々オア回
路を表わす。
中の符号１，５，７，８―０，８―１，８―２，
８―３，８―５は第１図に対応している。またＵ
はエラー表示フラグ、ｉは割込状態フラグ、Ｓは
システム・リセツト表示フラグ、CLRCHはクリ
ア・チヤネル命令の存在を示す。またオペレーシ
ヨン・コントロール・ロジツク５内において、１
０は割込み起動フラグ、１１は割込み制御手段、
１２はCSW（チヤネル・ステータス語）ストア
起動フラグ、１３はCSWストア制御手段、１４
はログ・アウト起動フラグ、１５はエラー情報ロ
グ・アウト制御手段、１６はサブ・チヤネル状態
初期化起動フラグ、１７はサブ・チヤネル状態初
期化制御手段、１８はチヤネル状態初期化制御手
段、１９はシステム・リセツト起動フラグ、２０
はシステム・リセツト監視制御手段、２１ないし
２３は夫々アンド回路、２４，２５は夫々オア回
路を表わす。
また対中央処理装置インタフエース１内におい
て、２６は命令解読部、２７は制御部であつて命
令の有効性などをチエツクするもの、２８は条件
コード制御手段、２９，３０は夫々アンド回路、
３１はノツト回路を表わす。
て、２６は命令解読部、２７は制御部であつて命
令の有効性などをチエツクするもの、２８は条件
コード制御手段、２９，３０は夫々アンド回路、
３１はノツト回路を表わす。
更にセントラル・インタフエース・コントロー
ル・ロジツク７において、３２はシステム・リセ
ツト制御手段を表わしている。
ル・ロジツク７において、３２はシステム・リセ
ツト制御手段を表わしている。
(1) 通常のエラー処理の場合とは、レジスタ８―
０の段階においてエラー表示フラグｕが立てら
れている形となり、オア回路２５を介して、レ
ジスタ８―２上に割込状態フラグｉが書込まれ
る。
０の段階においてエラー表示フラグｕが立てら
れている形となり、オア回路２５を介して、レ
ジスタ８―２上に割込状態フラグｉが書込まれ
る。
(2) この状態のまま、シフライング・チヤネル・
ステータスがいわば一周まわつて、レジスタ８
―０に達したとき、オペレーシヨン・コントロ
ール・ロジツク（OCL）５は上記フラグｉに
もとづいて、割込み起動フラグ１０をセツトす
る。なおこの状態においてはクリア・チヤネル
命令が存在していないために、図示の点は論
理「０」でありかつの点は論理「１」であ
る。
ステータスがいわば一周まわつて、レジスタ８
―０に達したとき、オペレーシヨン・コントロ
ール・ロジツク（OCL）５は上記フラグｉに
もとづいて、割込み起動フラグ１０をセツトす
る。なおこの状態においてはクリア・チヤネル
命令が存在していないために、図示の点は論
理「０」でありかつの点は論理「１」であ
る。
(3) これによつて、割込み制御手段１１が動作
し、以下、順次、１２，１３，１４，１５，１
６，１７，１８，１９が動作する。
し、以下、順次、１２，１３，１４，１５，１
６，１７，１８，１９が動作する。
(4) そして、システム・リセツト起動フラグ１９
によつてレジスタ８―２上にシステム・リセツ
ト指示フラグＳを書込む。
によつてレジスタ８―２上にシステム・リセツ
ト指示フラグＳを書込む。
(5) 該シフテイング・チヤネル・ステータスがレ
ジスタ８―３に達したとき、上記フラグＳがセ
ントラル・インタフエース・コントロール・ロ
ジツク７に読込まれ、システム・リセツト制御
手段３２によつてシステム・リセツトが行なわ
れる。
ジスタ８―３に達したとき、上記フラグＳがセ
ントラル・インタフエース・コントロール・ロ
ジツク７に読込まれ、システム・リセツト制御
手段３２によつてシステム・リセツトが行なわ
れる。
(6) この終了はレジスタ８―５に書込まれる。そ
してレジスタ８―１に廻つて行つたときに、シ
ステム・リセツト監視制御手段２０によつてチ
エツクされ、この結果によつて条件コード制御
手段２８から条件コードが中央処理装置側へ通
知される。
してレジスタ８―１に廻つて行つたときに、シ
ステム・リセツト監視制御手段２０によつてチ
エツクされ、この結果によつて条件コード制御
手段２８から条件コードが中央処理装置側へ通
知される。
通常のエラー処理の場合には上述の如く動作
するよう構成されているが、上述のクリア・チ
ヤネル命令が中央処理装置から供給されてきた
ときには次の如く動作する。
するよう構成されているが、上述のクリア・チ
ヤネル命令が中央処理装置から供給されてきた
ときには次の如く動作する。
(7) クリア・チヤネル命令が供給されてくると、
命令解読部２６において解読される。これによ
つてアンド回路２９がオンされると、CLRCH
信号が論理「１」となる。また上記命令の有効
性が確認されると、アンド回路３０とオア回路
２５とを介して、レジスタ８―２上に割込状態
フラグｉがセツトされる。
命令解読部２６において解読される。これによ
つてアンド回路２９がオンされると、CLRCH
信号が論理「１」となる。また上記命令の有効
性が確認されると、アンド回路３０とオア回路
２５とを介して、レジスタ８―２上に割込状態
フラグｉがセツトされる。
(8) この状態のまま、上記動作２と同様に、シフ
テイング・チヤネル・ステータスが一周まわつ
て、レジスタ８―０に達したときにオペレーシ
ヨン・コントロール・ロジツク（OCL）５は
これを読込む。
テイング・チヤネル・ステータスが一周まわつ
て、レジスタ８―０に達したときにオペレーシ
ヨン・コントロール・ロジツク（OCL）５は
これを読込む。
(9) しかし、このとき信号が論理「０」
であるために、割込起動フラグ１０はセツトさ
れない。そしてアンド回路２１がオンされるこ
ととなる。これによつて、図示２４，１４，２
２，１６，１７，１８，１９が動作する。
であるために、割込起動フラグ１０はセツトさ
れない。そしてアンド回路２１がオンされるこ
ととなる。これによつて、図示２４，１４，２
２，１６，１７，１８，１９が動作する。
(10) 以下の動作は、上記動作４，５，６といわば
全く同様である。
全く同様である。
以上説明した如く、本発明によれば、いわば既
存のエラー処理に対応する機能の一部を利用し
て、新しいクリア・チヤネル命令を簡単に実行す
ることが可能となる。
存のエラー処理に対応する機能の一部を利用し
て、新しいクリア・チヤネル命令を簡単に実行す
ることが可能となる。
第１図はチヤネル処理装置の構成を概念的に示
す構成例、第２図は従来公知のエラー処理機能を
表わすフローチヤート、第３図は本発明による処
理を説明する一実施例フローチヤート、第４図は
本発明の一実施例要部構成を示す。 図中１は対中央処理装置インタフエース、２は
対主記憶装置インタフエース、３は対入出力装置
インタフエース、５はオペレーシヨン・コントロ
ール・ロジツク、６はデータ・アクセス・コント
ロール・ロジツク、７はセントラル・インタフエ
ース・コントロール・ロジツク、８はシフテイン
グ・チヤネル・ステータス、１０は割込み起動フ
ラグ、１２はCSWストア起動フラグ、１４はロ
グ・アウト起動フラグ、１６はサブ・チヤネル状
態初期化起動フラグ、１９はシステム・リセツト
起動フラグ、２６は命令解読部を表わす。
す構成例、第２図は従来公知のエラー処理機能を
表わすフローチヤート、第３図は本発明による処
理を説明する一実施例フローチヤート、第４図は
本発明の一実施例要部構成を示す。 図中１は対中央処理装置インタフエース、２は
対主記憶装置インタフエース、３は対入出力装置
インタフエース、５はオペレーシヨン・コントロ
ール・ロジツク、６はデータ・アクセス・コント
ロール・ロジツク、７はセントラル・インタフエ
ース・コントロール・ロジツク、８はシフテイン
グ・チヤネル・ステータス、１０は割込み起動フ
ラグ、１２はCSWストア起動フラグ、１４はロ
グ・アウト起動フラグ、１６はサブ・チヤネル状
態初期化起動フラグ、１９はシステム・リセツト
起動フラグ、２６は命令解読部を表わす。
Claims (1)
- １ 入出力装置に対する処理を制御すると共に、
少なくとも入出力インタフエースにおいてエラー
が発生した際に、当該対応するチヤネルについて
入出力割込処理動作とログ・アウト動作と入出力
システム・リセツト動作と当該チヤネルに属する
全サブ・チヤネルの割込条件を初期化する動作と
を実行する入出力システムにおいて、ホスト中央
処理装置からの入出力システム・リセツトと全サ
ブ・チヤネルの割込条件を初期化するクリア・チ
ヤネル命令を解読する命令解読部をそなえると共
に、当該クリア・チヤネル命令の解読結果に対応
して上記入出力割込処理動作と上記ログ・アウト
動作とを省略して上記入出力システム・リセツト
動作と上記全サブ・チヤネルの割込条件を初期化
する動作とを起動するよう構成し、上記クリア・
チヤネル命令を実行するようにしたことを特徴と
するチヤネル制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101493A JPS583013A (ja) | 1981-06-30 | 1981-06-30 | チヤネル制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101493A JPS583013A (ja) | 1981-06-30 | 1981-06-30 | チヤネル制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583013A JPS583013A (ja) | 1983-01-08 |
| JPS6148185B2 true JPS6148185B2 (ja) | 1986-10-23 |
Family
ID=14302187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101493A Granted JPS583013A (ja) | 1981-06-30 | 1981-06-30 | チヤネル制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583013A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61202257A (ja) * | 1985-03-05 | 1986-09-08 | Fujitsu Ltd | チヤネル初期化制御方式 |
| JPS6273913U (ja) * | 1985-10-25 | 1987-05-12 |
-
1981
- 1981-06-30 JP JP56101493A patent/JPS583013A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS583013A (ja) | 1983-01-08 |
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