JPH023836A - エミュレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマルチプロセッサシステムのようなターゲット
システムのシステムデバッグに最適なエミュレータに関
するものである。

〔従来技術〕

マイクロコンピュータ応用機器（以下単にターゲットシ
ステムとも記す）の開発において、そのシステムデバッ
グもしくはシステム評価を行うためのエミュレータは、
ターゲットシステムに含まれるプロセッサもしくはマイ
クロコンピュータ（単にターゲットプロセッサとも記す
）の機能を代行しながらシステムデバッグを可能とする
ものである。

エミュレータは、ターゲットプロセッサと同等のマイク
ロプロセッサもしくはマイクロコンピュータ（単にエミ
ユレーション用プロセッサとも記す）をターゲットシス
テムとのインタフェース部に備え、このエミユレーショ
ン用プロセッサにソフトウェアデバッグ対象とされるプ
ログラムを実行させてターゲットシスムを代行制御する
。このとき、デバッグ対象プログラムの内容を任意に変
更したりして、その制御状態をトレース回路に蓄え、ブ
レークコントロール回路に予め設定しておいたブレーク
条件の成立に呼応してエミュレーションのためのプログ
ラムの実行を停止させたりして、それまでのトレース結
果を確認可能にしながらターゲットシステムのシステム
デバッグを支援する。

このようなエミュレータは従来ターゲットシステムに含
まれる１つのマイクロプロセッサもしくはマイクロコン
ピュータをサポートするに留まっていた。

ところで、今日マイクロコンピュータシステムには複数
個のマイクロコンピュータが含まれることが多く、例え
ばホストプロセッサ並びに専用処理に割り当てられたプ
ロセッサとを含むシステムでは、ホストプロセッサが全
体の制御を司りながら専用プロセッサにコマンドを発行
し、全体的に複数のプロセッサが一定の相関をもって並
列動作する。

このようなマルチプロセッサシステム全体のシステムデ
バッグを行う場合、従来はターゲットシステムに含まれ
る個々のプロセッサに１対１対応で複数台のエミュレー
タを接続していた。その場合に、各エミュレータの制御
は本質的に独立して行われるため、これらを同期動作さ
せることは極めて難しかった。しかしながら、ターゲッ
トシステムに含まれる個々のターゲットプロセッサは多
くの場合相互に相関をもって動作し、しかも共にアセス
可能な資源を共有することが多い、このようなターゲッ
トシステムに対し、マルチエミュレーションによって例
えば共有資源に関連した内容のシステムデバッグを行う
ような場合に、所定のエミュレータがブレークしたとき
、その他のエミュレータを介して共有資源がアクセスさ
れたりすると、ブレークしたエミユレーション用プロセ
ッサにとってはターゲットシステムの状態が不所望に変
化されたことになり、そのブレークを解除して次の動作
へ移ったときに、ターゲットシステムにおける制御動作
の流れもしくはターゲットシステムの本来的な動作の連
続性が失われて、システムデバッグがやり難くなる。

このような事情のもとであえて複数台のエミュレータを
同期させようとする場合には、インタフェースケーブル
とは別に外部から所望の情報を入力してトレース回路や
ブレークコントロール回路に供給可能な外部プローブを
利用して、ターゲットシステム内の所望信号をトレース
したり、この信号に基づいてブレークポイント制御を行
うことができる。さらに、エミュレーション動作中、エ
ミユレーション用プロセッサが特定の制御状態に達した
とき、ターゲットシステム内部の所望部位の状態をロジ
ックアナライザなどにより実時間で観測したいという要
求を満足するために設けられているトリガ信号出力機能
を利用することができる。このトリガ信号は予め設定さ
れたブレーク条件の成立に呼応してアサートされる。

尚、外部プローブとトリガ信号出力機能を持つエミュレ
ータについて記載された文献の例としては昭和６０年８
月株式会社日立製作所発行の「日立マイクロコンピュー
タシステム６４１８０ＡＳＥ−Ｉユーザズマニュアル」
がある。

〔発明が解決しようとする課題〕

しかしながら外部プローブやトリガ信号出方機能を利用
しても複数台のエミュレータを所望の状態で同期動作さ
せることは難しく、また、そのような手段ではシステム
デバッグ内容に応じてその都度外部プローブやロジック
アナライザをつなぎ変えなければならずその操作が極め
て煩雑になり。

しかも微妙なタイミング条件の設定例えばマルチエミュ
レーションに際して所定のエミュレータがブレークした
ときこれに完全に連動して他のエミュレータもブレーク
してやるというような条件設定などは困難とされる。

本発明の目的は、マルチエミュレーションに際してシス
テムデバッグ効率を向上させることができるエミュレー
タを提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、エミュレーション機能部を複数個備え、各エ
ミュレーション機能部の動作を統合的に制御する制御手
段を含めてエミュレータを構成するものである。

このとき、制御手段は、所定のエミュレーション機能部
でブレーク条件が成立するときその他所望のエミュレー
ション機能部を連動してブレークさせたり、複数のエミ
ュレーション機能部の夫々において成立する条件の一致
に対して所望の論理を採って所望のエミュレーション機
能部をフレークさせたりするような制御機能を持つこと
ができる。

〔作　用〕

上記した手段によれば、複数のエミュレーション機能部
を統合的に制御する制御手段が、各エミュレーション機
能部にエミュレーション動作条件の指示やエミュレーシ
ョン動作によって発生する情報の取得並びに通知の指示
などを与えて、必要に応じて所望のエミュレーション機
能部を同期動作させるように働き、これにより従来の外
部プローブやトリガ信号出力機能だけに頼ることなく効
率的に且つ信頼性をもってマルチエミュレーションを可
能とするものである。

〔実施例〕

第１図には本発明の一実施例であるエミュレータが示さ
れる。

エミュレータ１は、ターゲットシステム２に含まれるプ
ロセッサの代行制を行うと共に、ターゲットシステムと
やりとりする情報を蓄えるトレース回路及び予め設定さ
れた条件の成立をターゲットシステム２とやりとりする
情報に基づいて判別することによりブレークポイント制
御を行うブレークコントロール回路を含んだ３個のエミ
ュレーション機能部３〜５と、エミュレーションインタ
フェース回路６〜８を介して個別的に結合される上記各
エミュレーション機能部３〜５の動作を統合的に制御す
る制御手段としてのホストコントローラ９を有する。

ここで先ずエミュレーション機能部３〜５の詳細な一例
を説明する。上記エミュレーション機能部３〜５は、特
に制限されないが、相互に同一の構成を持ち、第２図に
はエミュレーション機能部３の一例が代表的に示される
。

各エミュレーション機能部３〜５は、特に制限されない
が、エミュレーションボッド１２とエミュレータ本体１
３によって構成される。

上記エミュレーションボッド１２には、ターゲットシス
テム２に含まれる図示しないターゲットプロセッサと同
等のエミユレーション用プロセッサ１５を備える。この
エミユレーション用プロセッサ１５は、特に制限されな
いが、図示しないターゲットプロセッサの論理を所望に
追加変更してエミュレータ本体１３と信号をやりとりし
ながらターゲットシステム２を代行制御可能に構成され
ている。尚、エミユレーション用プロセッサ１５は、全
てのエミュレーション機能部３〜５において相互に同一
である必要はなく、本質的にはターゲットシステム２に
含まれる図示しないターゲットプロセッサと同等もしく
はそれ以上の機能を有するものであればよい。

エミユレーション用プロセッサ１５とターゲットシステ
ム２とのインタフェースはインタフェースケーブル１６
によって行われ、当該ケーブル１６の先端はターゲット
システム２における図示しないターゲットプロセッサ用
のＩＣソケット１７に結合可能にされている。

エミユレーション用プロセッサ１５とエミュレ−タ本体
１３とのインタフェースは、エミュレータ本体１３に含
まれエミュレーションバス１８に結合されたケーブル１
９によって行われる。エミュレータ本体１３にはターゲ
ットシステム２とエミユレーション用プロセッサ１５と
がやりとりする情報やエミユレーション用プロセッサ１
５の内部状態に応する情報などがケーブル１９を介して
エミュレーションバス１８に与えられ、また、このエミ
ュレーションバス１８を介してエミュレーションのため
の各種制御信号や情報がエミユレーション用プロセッサ
１５に与えられるようになっている。

エミュレーションバス１８には、ターゲットシステム２
におけるデータメモリやプログラムメモリを代行するた
めの夫々ＲＡＭで成るようなエミュレーションメモリ２
０と、エミユレーション用プロセッサ１５の制御状態や
エミュレーションバス１８の状態を監視してその状態が
予め設定されている状態に到達したときにこれを外部に
通報したりエミユレーション用プロセッサ１５によるプ
ログラムの実行を停止させてブレークしたりするための
ブレークコントロール回路２１と、エミュレーションバ
ス１８に与えられるデータやアドレスさらには制御情報
を逐次トレースして蓄えるリアルタイムトレース回路２
２などが夫々結合される。上記エミュレーションメモリ
２０．ブレークコントロール回路２１、及びリアルタイ
ムトレース回路２２は、コントロールバス２４を通じて
ホストインタフェース回路２６に結合され、このホスト
インタフェース回路２６は上記ホストコントローラ９と
インタフェース可能にされている。

上記ブレークコントロール回路２１はブレーク条件を設
定するための図示しないレジスタを備え。

これらレジスタには、プログラムカウンタの値、アドレ
スバスの値やデータバスの値などがホストコントローラ
９によって初期設定される。このブレークコントロール
回路２１は、エミュレーションバス１８の情報を逐次所
定のタイミングでサンプリングし、これがブレーク条件
に到達すると、その旨をホストコントローラ９に通知す
ると共に。

ホストコントローラ９の指示もしくは初期設定条件に応
じてエミユレーション用プロセッサ５によ′るプログラ
ムの実行を停止させるブレークを行ったりする。

また、上記リアルタイムトレース回路２２は、エミュレ
ーションバス１８上に現れるアドレス。

データ、及びエミユレーション用プロセッサ１５の入出
力制御信号などをトレース情報として逐次所定のタイミ
ングで内蔵ＲＡＭに蓄えていく。

上記ホストコントローラ９は、ＣＰＵ　（セントラル・
プロセッシング・ユニット）３０．メモリやダイレクト
・メモリ・アクセス・コントローラなどのモジュールを
含む機能ブロック３１．システム開発装置を構成するコ
ンソール３２や補助記憶装置３３などとインタフェース
されるインタフェース回路３４．３５を備える。ＣＰＵ
３０は上記エミュレーションインタフェース回路６〜８
を介してエミュレーション機能部３〜５と情報のやりと
りが可能になっている。

このＣＰＵ３０は、夫々のエミュレーション機能部３〜
５に含まれるホストインタフェース回路２６を介してブ
レークコントロール回路２１におけるブレーク条件の設
定や、リアルタイムトレース回路２２におけるトレース
開始条件の設定などを行い、エミュレーションメモリに
エミュレーションのためのプログラムのローディングや
その他エミュレーション動作の指示などを行う、また。

エミュレーション動作中には、エミュレーション機能部
３〜５とターゲットシステムがやりとりする所定の情報
やブレーク信号などをサンプリングしながらエミュレー
ション機能部３〜５の状態を監視する。ＣＰＵ３０は、
エミュレーション機能部３〜５に対する初期設定条件や
エミュレーション動作中のサンプリング情報に基づいて
エミュレーション機能部３〜５を統合的に制御する。

例えば、上記ＣＰＵ３０は、所定のエミュレーシ３ン機
能部でブレーク条件が成立するときその他所望のエミュ
レーション機能部を連動してブレークさせたり、複数の
エミュレーション機能部の夫々において成立する条件の
一致に対して所望の論理を採って所望のエミュレーショ
ン機能部をブレークさせたりしてエミュレーション機能
部３〜５を統合的にもしくは同期させて制御することに
より、マルチエミュレーションを行う。

また、エミュレーション機能部３のリアルタイムトレー
ス回路２２に設定した条件の成立に呼応して全てのエミ
ュレーション機能部３〜５にトレースの開始を指示した
り、エミュレーション機能部４のブレークコントロール
回路２１に設定した条件の成立に呼応して全てのエミュ
レーション機能部３〜５をブレークさせたり、さらには
、エミュレーション機能部５のリアルタイムトレース回
路２２に設定した条件の成立に呼応して全てのエミュレ
ーション機能部３〜５にトレースの開始を指示すると共
に、エミュレーション機能部５のブレークコントロール
回路２１に設定した条件の成立に呼応して当該エミュレ
ーション機能部５のをブレークし、エミュレーション機
能部４のブレークコントロール回路２１に設定した条件
とエミュレーション機能部３のブレークコントロール回
路２１に設定した条件の双方が成立することに呼応して
エミュレーション機能部３及び４をブレークしたりする
ような統合的制御を行う。

ホストコントローラ９によるマルチエミュレーション動
作の指示はシステム開発装置を構成するコンソールによ
って与えられる。また、コンソールには、エミュレーシ
ョン動作中にホストコントローラ９がサンプリングした
情報を逐次表示したり、エミュレーション機能部がブレ
ークするまでにトレースした情報を表示したりする。こ
のときの表示内容は複数のエミュレーション機能部にお
けるトレース情報の並列的表示であったり、また、をＣ
ＰＵ３０がモディファイして成る情報とすることもでき
るようになっている。

上記実施例によれば以下の作用効果を得るものである。

本実施例のエミュレータにおいてホストコントローラ９
は、各エミュレーション機能部３〜５にエミュレーショ
ン動作条件の指示やエミュレーション動作によって発生
する情報の取得並びに通知の指示などを与えると共に、
それらの指示に従った情報を各エミュレーション機能部
３〜５から受は取って、複数個のエミュレーション機能
部３〜５を統合的に制御するから、ホストコントローラ
９は、所定のエミュレーション機能部でブレーク条件が
成立するときその他所望のエミュレーション機能部を連
動してブレークさせたり、複数のエミュレーション機能
部の夫々において成立する条件の一致に対して所望の論
理を採って所望のエミュレーション機能部を動作させた
リブレークしたりするように、必要に応じて所望のエミ
ュレーション機能部を同期動作させることができるよう
になり、従来の外部プローブやトリガ信号出力機能だけ
に頼ることなく効率的に且つ信頼性をもってマルチエミ
ュレーションを行うことができる。これにより、複数の
プロセッサを含むシステムの開発を容易化することを達
成することができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることはいうまでもない。

例えば上記実施例では各エミュレーション機能部にトレ
ース回路やブレークコントロール回路を設けたが、その
ような回路ブロックは上記実施例のホストコントローラ
に含めることもできる６また、エミュレーション機能部
の数や構成は上記実施例に限定されず、エミユレーショ
ン用プロセッサをエミュレータ本体に内蔵させたり、エ
ミュレーション機能部を３個以上設けたりすることもで
きる。

また、エミュレーション機能部をホストコントローラ９
のような制御手段から着脱自在にすることもでき、その
場合に制御手段を、エミュレーション機能部に含まれる
エミユレーション用プロッサの種類に拘らず適用可能な
構成にすることにより、本発明に係るエミュレータの汎
用性が増す。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマルチエミュレーシ
ョンに適用した場合について説明したが、１つのマイク
ロコンピュータを含むシステムのシステムデバッグにも
利用することができることはいうまでもなく、各種シス
テムデバッグに広く適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、エミュレーション機能部を複数個備え、各エ
ミュレーション機能部の動作を統合的に制御する制御手
段を含めてエミュレータを構成するから、制御手段が各
エミュレーション機能部にエミュレーション動作条件の
指示やエミュレーション動作によって発生する情報の取
得並びに通知の指示などを与えることにより、エミュレ
ーション機能部はそれら指示に従って同期動作可能にな
り、これにより従来の外部プローブやトリガ信号出力機
能だけに頼ることなく効率的に且つ信頼性をもってマル
チエミュレーションを行うことができるようになるとい
う効果がある。したがって、複数のプロセッサを含むシ
ステムの開発をも容易化することができるようになる。

【図面の簡単な説明】

第１図は本発明の一実施例であるエミュレータ全体のブ
ロック図、 第２図はエミュレーション機能部の一例を示すブロック
図である。 １・・・エミュレータ、２・・・ターゲットシステム、
３〜５・・・エミュレーション機能部、６〜８・・・エ
ミュレーションインタフェース回路、９・・・ホストコ
ントローラ、１５・・・エミユレーション用プロセッサ
、２０・・・エミュレーションメモリ、２１・・・ブレ
ークコントロール回路、２２・・・リアルタイムトレー
ス回路、２６・・・ホストインタフェース回路、３０・
・・ＣＰＵ、３２・・・コンソール。 第１ 図

Claims (1)

1. 【特許請求の範囲】 １、ターゲットシステムに含まれるプロセッサの代行制
   を行うエミュレーション機能部を複数個備え、各エミュ
   レーション機能部にエミュレーション動作条件の指示や
   エミュレーション動作によって発生する情報の取得並び
   に通知の指示を少なくとも与えて各エミュレーション機
   能部の動作を統合的に制御する制御手段を有するもので
   あることを特徴とするエミュレータ。 ２、上記各エミュレーション機能部は、ターゲットシス
   テムとやりとりする情報を蓄えるトレース回路及び予め
   設定された条件の成立をターゲットシステムとやりとり
   する情報に基づいて判別することによりブレークポイン
   ト制御を行うブレークコントロール回路を含み、上記制
   御手段は、所定のエミュレーション機能部でブレーク条
   件が成立するときその他所望のエミュレーション機能部
   を連動してブレークさせる機能を有するものであること
   を特徴とする特許請求の範囲第１項記載のエミュレータ
   。 ３、上記制御手段は、複数のエミュレーション機能部の
   夫々において成立する条件の一致に対して所望の論理を
   採って所望のエミュレーション機能部をブレークさせる
   機能を有するものであることを特徴とする特許請求の範
   囲第２項記載のエミュレータ。